DE112018000914T5 - Durch einen selbst-justierten Kontaktprozess für vertikale Transistoren gebildeter eingebetteter unterer Metallkontakt - Google Patents

Durch einen selbst-justierten Kontaktprozess für vertikale Transistoren gebildeter eingebetteter unterer Metallkontakt Download PDF

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Abstract

Ausführungsformen sind auf ein Verfahren und resultierende Strukturen für einen vertikalen Feldeffekttransistor (VFET) mit einem eingebetteten unteren Metallkontakt ausgerichtet. Ein Halbleiter-Fin wird auf einem dotierten Bereich eines Substrats gebildet. Ein Teil des dotierten Bereichs benachbart zu dem Halbleiter-Fin wird zurückgesetzt, und auf dem zurückgesetzten Teil wird ein eingebetteter Kontakt gebildet. Ein Material für die leitfähige Leiste wird derart gewählt, dass eine Leitfähigkeit des eingebetteten Kontakts höher als eine Leitfähigkeit des dotierten Bereichs ist.

Description

  • HINTERGRUND
  • Die vorliegende Erfindung bezieht sich allgemein auf Herstellungsverfahren und resultierende Strukturen für Halbleitereinheiten. Spezifischer bezieht sich die vorliegende Erfindung auf eingebettete untere Metallkontakte, die mittels eines selbst-justierten Prozesses (eines SAC-Prozesses) für vertikale Feldeffekttransistoren (VFETs) gebildet werden.
  • Bei gegenwärtigen Herstellungsprozessen für Halbleitereinheiten wird eine große Anzahl von Halbleitereinheiten, wie beispielsweise Feldeffekttransistoren (FETs), auf einem einzelnen Wafer hergestellt. Einige nicht-planare Transistor-Bauarten, wie beispielsweise VFETs, setzen Halbleiter-Fins und Seiten-Gates ein, die außerhalb des aktiven Bereichs kontaktiert werden können, so dass eine erhöhte Dichte von Einheiten und ein etwas erhöhtes Leistungsvermögen gegenüber lateralen Einheiten resultiert. Bei VFETs fließt der Source-Drain-Strom in einer Richtung senkrecht zu einer Hauptoberfläche des Substrats. Bei einer bekannten VFET-Konfiguration verläuft die Haupt-Substratoberfläche zum Beispiel horizontal, und ein vertikaler Fin oder ein vertikaler Nanodraht erstreckt sich von der Substratoberfläche aus nach oben. Der Fin oder der Nanodraht bildet den Kanalbereich des Transistors. Ein Source-Bereich und ein Drain-Bereich befinden sich in einem elektrischen Kontakt mit dem oberen und dem unteren Ende des Kanalbereichs, während das Gate auf einer oder mehreren der Fin- oder Nanodraht-Seitenwände angeordnet ist.
  • KURZDARSTELLUNG
  • Ausführungsformen der vorliegenden Erfindung sind auf ein Verfahren zur Herstellung einer Halbleitereinheit ausgerichtet. Ein nicht beschränkendes Beispiel für das Verfahren beinhaltet ein Bilden eines Halbleiter-Fin auf einem dotierten Bereich eines Substrats. Ein Teil des dotierten Bereichs benachbart zu dem Halbleiter-Fin wird zurückgesetzt, und auf dem zurückgesetzten Teil wird ein eingebetteter Kontakt gebildet. Ein Material des eingebetteten Kontakts wird derart gewählt, dass eine Leitfähigkeit des eingebetteten Kontakts höher als eine Leitfähigkeit des dotierten Bereichs ist.
  • Ausführungsformen der vorliegenden Erfindung sind auf ein Verfahren zur Herstellung einer Halbleitereinheit ausgerichtet. Ein nicht beschränkendes Beispiel für das Verfahren beinhaltet ein Bilden eines Halbleiter-Fin auf einem dotierten Bereich eines Substrats. Ein leitfähiges Gate wird über einem Kanalbereich des Halbleiter-Fin gebildet. Ein Teil des dotierten Bereichs benachbart zu dem Halbleiter-Fin wird zurückgesetzt, und auf dem zurückgesetzten Teil wird eine leitfähige Leiste gebildet. Zwischen der leitfähigen Leiste und dem leitfähigen Gate wird eine dielektrische Schicht gebildet. Auf einer Oberfläche der leitfähigen Leiste wird ein erster leitfähiger Kontakt gebildet, und ein zweiter leitfähiger Kontakt wird auf einer Oberfläche des Halbleiter-Fin gebildet. Ein Material der leitfähigen Leiste wird derart gewählt, dass eine Leitfähigkeit des eingebetteten Kontakts höher als eine Leitfähigkeit des dotierten Bereichs ist.
  • Ausführungsformen der Erfindung sind auf eine Halbleitereinheit ausgerichtet. Ein nicht beschränkendes Beispiel der Halbleitereinheit beinhaltet einen Halbleiter-Fin, der auf einem Substrat ausgebildet ist. Auf einem zurückgesetzten Teil des dotierten Bereichs entlang von drei Seiten des Halbleiter-Fin ist ein eingebetteter unterer Kontakt ausgebildet. Ein Material des eingebetteten unteren Kontakts ist derart gewählt, dass eine Leitfähigkeit des eingebetteten unteren Kontakts höher als eine Leitfähigkeit des dotierten Bereichs ist.
  • Ausführungsformen der Erfindung sind auf eine Halbleitereinheit ausgerichtet. Ein nicht beschränkendes Beispiel der Halbleitereinheit beinhaltet einen Halbleiter-Fin, der auf einem Substrat ausgebildet ist. Über einem Kanalbereich des Halbleiter-Fin ist ein leitfähiges Gate ausgebildet. Zwischen dem leitfähigen Gate und dem dotierten Bereich ist ein unterer Abstandshalter ausgebildet. Auf einem zurückgesetzten Teil des dotierten Bereichs ist eine leitfähige Leiste ausgebildet, und zwischen der leitfähigen Leiste und dem leitfähigen Gate ist eine dielektrische Schicht ausgebildet. Auf einer Oberfläche der leitfähigen Leiste ist ein erster leitfähiger Kontakt ausgebildet, und ein zweiter leitfähiger Kontakt ist auf einer Oberfläche des Halbleiter-Fin ausgebildet. Ein Material der leitfähigen Leiste ist derart gewählt, dass eine Leitfähigkeit der leitfähigen Leiste höher als eine Leitfähigkeit des dotierten Bereichs ist.
  • Ausführungsformen der vorliegenden Erfindung sind auf ein Verfahren zum Betreiben einer Halbleitereinheit ausgerichtet. Ein nicht beschränkendes Beispiel für das Verfahren beinhaltet ein Bereitstellen einer Halbleitereinheit. Die Einheit beinhaltet einen Halbleiter-Fin, der auf einem unteren dotierten Bereich eines Substrats ausgebildet ist. Ein leitfähiges Gate ist über einem Kanalbereich des Halbleiter-Fin ausgebildet. Auf einer Oberfläche des Halbleiter-Fin ist ein oberer dotierter Bereich ausgebildet, und auf einer Oberfläche des oberen dotierten Bereichs ist ein oberer Source-/Drain-Kontakt ausgebildet. Auf einem zurückgesetzten Teil des dotierten Bereichs ist eine leitfähige Leiste ausgebildet, und auf einer Oberfläche der leitfähigen Leiste ist ein unterer S/D-Kontakt ausgebildet. Ein Strom wird von dem oberen S/D-Kontakt durch einen Teil der leitfähigen Leiste hindurch zu dem unteren S/D-Kontakt geleitet.
  • Zusätzliche technische Merkmale und Vorteile werden durch die Techniken der vorliegenden Erfindung realisiert. Ausführungsformen und Aspekte der Erfindung sind hier im Detail beschrieben und werden als ein Teil des beanspruchten Gegenstands betrachtet. Für ein besseres Verständnis wird auf die detaillierte Beschreibung und auf die Zeichnungen Bezug genommen.
  • Figurenliste
  • Die Details der Exklusivrechte, die hierin beschrieben sind, sind insbesondere in den Ansprüchen am Ende der Beschreibung aufgezeigt und eindeutig beansprucht. Das Vorstehende und weitere Merkmale und Vorteile der Ausführungsformen der Erfindung werden aus der folgenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen ersichtlich, in denen:
    • 1 eine Querschnittsansicht einer Halbleiterstruktur nach einem Bearbeitungsvorgang gemäß einer Ausführungsform oder mehreren Ausführungsformen der vorliegenden Erfindung darstellt;
    • 2 eine Querschnittsansicht der Halbleiterstruktur nach einem Bearbeitungsvorgang gemäß einer Ausführungsform oder mehreren Ausführungsformen der vorliegenden Erfindung darstellt;
    • 3 eine Querschnittsansicht der Halbleiterstruktur nach einem Bearbeitungsvorgang gemäß einer Ausführungsform oder mehreren Ausführungsformen der vorliegenden Erfindung darstellt;
    • 4 eine Querschnittsansicht der Halbleiterstruktur nach einem Bearbeitungsvorgang gemäß einer Ausführungsform oder mehreren Ausführungsformen der vorliegenden Erfindung darstellt;
    • 5 eine Querschnittsansicht der Halbleiterstruktur nach einem Bearbeitungsvorgang gemäß einer Ausführungsform oder mehreren Ausführungsformen der vorliegenden Erfindung darstellt;
    • 6 eine Querschnittsansicht der Halbleiterstruktur nach einem Bearbeitungsvorgang gemäß einer Ausführungsform oder mehreren Ausführungsformen der vorliegenden Erfindung darstellt;
    • 7 eine Querschnittsansicht der Halbleiterstruktur nach einem Bearbeitungsvorgang gemäß einer Ausführungsform oder mehreren Ausführungsformen der vorliegenden Erfindung darstellt;
    • 8 eine Querschnittsansicht der Halbleiterstruktur nach einem Bearbeitungsvorgang gemäß einer Ausführungsform oder mehreren Ausführungsformen der vorliegenden Erfindung darstellt;
    • 9 eine Querschnittsansicht der Halbleiterstruktur nach einem Bearbeitungsvorgang gemäß einer Ausführungsform oder mehreren Ausführungsformen der vorliegenden Erfindung darstellt;
    • 10 eine Querschnittsansicht der Halbleiterstruktur nach einem Bearbeitungsvorgang gemäß einer Ausführungsform oder mehreren Ausführungsformen der vorliegenden Erfindung darstellt;
    • 11 eine Querschnittsansicht der Halbleiterstruktur nach einem Bearbeitungsvorgang gemäß einer Ausführungsform oder mehreren Ausführungsformen der vorliegenden Erfindung darstellt;
    • 12 ein Flussdiagramm darstellt, das ein Verfahren gemäß einer Ausführungsform oder mehreren Ausführungsformen der Erfindung zeigt.
  • Die hier gezeigten Schaubilder sind illustrativ. Es kann mehrere Variationen in Bezug auf das Schaubild oder die Vorgänge geben, die darin beschrieben sind, ohne von dem Inhalt der Erfindung abzuweichen. Zum Beispiel können die Prozesse in einer anderen Reihenfolge durchgeführt werden, oder es können Prozesse hinzugefügt, eliminiert oder modifiziert werden.
  • In den beigefügten Figuren und der folgenden detaillierten Beschreibung der Ausführungsformen der Erfindung sind die verschiedenen Elemente, die in den Figuren dargestellt sind, mit Bezugszeichen mit zwei oder drei Ziffern bereitgestellt. Mit wenigen Ausnahmen entspricht (entsprechen) die am weitesten links gelegene Ziffer (die am weitesten links gelegenen Ziffern) jedes Bezugszeichens der Figur, in der das Element als erstes dargestellt ist.
  • DETAILLIERTE BESCHREIBUNG
  • Der Kürze halber ist es möglich, dass herkömmliche Techniken in Bezug auf die Herstellung von Halbleitereinheiten und integrierten Schaltungen (ICs) hier im Detail beschrieben sind oder nicht beschrieben sind. Darüber hinaus können verschiedene Funktionen und Prozessschritte, die hierin beschrieben sind, in ein umfassenderes Verfahren oder einen umfassenderen Prozess miteinbezogen werden, das oder der zusätzliche Schritte oder Funktionsweisen aufweist, die hier nicht im Detail beschrieben sind. Insbesondere sind verschiedene Schritte bei der Herstellung von Halbleitereinheiten und ICs auf der Grundlage von Halbleitern allgemein bekannt, und so werden der Kürze halber viele gebräuchliche Schritte hier lediglich kurz erwähnt oder werden insgesamt weggelassen, ohne die allgemein bekannten Prozessdetails bereitzustellen.
  • Sich nunmehr einer Übersicht über Technologien zuwendend, die für Aspekte der vorliegenden Erfindung spezifischer relevant sind, wie zuvor hier angemerkt, setzen einige Bauarten von nicht-planaren Transistoreinheiten, wie beispielsweise VFETs, Halbleiter-Fins und Seiten-Gates ein, die außerhalb des aktiven Bereichs kontaktiert werden können, so dass eine erhöhte Dichte von Einheiten gegenüber lateralen Einheiten resultiert. Beim Skalieren von VFETs über den 10-nm-Knotenpunkt hinaus gibt es jedoch Herausforderungen. Zum Beispiel gibt es durch ein offensives Skalieren der VFET-Bauart praktische Beschränkungen in Bezug auf den minimalen Widerstand und die Gleichmäßigkeit eines Stromdurchgangs durch die untere Source/den unteren Drain (S/D). Insbesondere fließt ein Strom, der durch einen herkömmlichen VFET hindurch fließt, entlang von Pfaden mit unterschiedlicher Länge durch die untere Source/ den unteren Drain, bevor er den Kanal erreicht. Pfade mit der kürzesten Wegstrecke, d.h. jene, die durch den Rand des Fin am nächsten bei dem unteren S/D-Kontakt verlaufen, sind in hohem Maße bevorzugt, da der Strom entlang von Pfaden mit dem geringsten Widerstand fließt. Infolgedessen wird beim Aktivieren des VFET bevorzugt ein Teil des Kanals am Rand des Fin am nächsten bei dem unteren S/D-Kontakt genutzt. Von dem unteren S/D-Kontakt weiter entfernte Teile des Kanals werden wenig genutzt, und infolgedessen leidet die Leistungsfähigkeit der Einheit.
  • Darüber hinaus ist der Kontakt zu der unteren Source/dem unteren Drain in einem VFET in unmittelbarer Nähe des Gates (d.h. benachbart zu dem Gate) ausgebildet. Diese Konfiguration in Kombination mit der reduzierten Grundfläche von VFETs resultiert in einer großen parasitären Kapazität zwischen dem Gate und dem unteren S/D-Kontakt. Eine parasitäre Kapazität zwischen zwei Leitern (auch als Leiter-zu-Leiter-Kapazität bekannt) ist eine Funktion der Länge und der Dicke der Leiter ebenso wie des Abstands, der die Leiter trennt. Eine parasitäre Kapazität trägt zu unerwünschten Effekten der Einheit bei, wie beispielsweise einer resistiven-kapazitiven Verzögerung (RC-Verzögerung), einer Verlustleistung und einem Übersprechen. Die RC-Verzögerung bezieht sich auf die Verzögerung der Signalgeschwindigkeit oder der Ausbreitung, die eine Schaltung als Funktion des Produkts aus dem Widerstand und der Kapazität der Schaltungskomponenten erfährt. Ungünstigerweise nimmt die parasitäre Kapazität weiter zu, wenn die Abmessungen der Einheit und der Abstand der Komponenten kleiner werden, um zunehmende Forderungen nach kleineren elektronischen Einheiten zu erfüllen. Herkömmliche Vorgehensweisen zur Reduzierung der parasitären Kapazität zwischen dem Gate und dem unteren S/D-Kontakt waren nicht gänzlich erfolgreich. Bei einem herkömmlichen VFET ist es zum Beispiel möglich, dass der untere S/D-Kontakt weiter entfernt von dem Gate ausgebildet ist, um diese parasitäre Kapazität etwas abzuschwächen. Wird so verfahren, stellt dies jedoch ein Manko in Bezug auf die Fläche dar, das den Gesamtskalierungsfaktor der VFET-Bauart stark einschränkt.
  • Sich nunmehr einer Übersicht über Aspekte der vorliegenden Erfindung zuwendend, stellt eine Ausführungsform oder stellen mehrere Ausführungsformen der Erfindung Verfahren und Strukturen bereit, die so konfiguriert sind, dass der Widerstand des unteren S/D-Kontakts verringert wird und die Gleichmäßigkeit des Stroms in einem VFET verbessert wird. Eine in hohem Maße leitfähige vergrabene Kontaktleiste (z.B. ein Metall) ist entlang des gesamten Kanals des vertikalen Fin benachbart zu der unteren Source/dem unteren Drain ausgebildet. Die vergrabene Leiste befindet sich in einem ohmschen Kontakt sowohl mit der unteren Source/dem unteren Drain als auch dem unteren S/D-Kontakt und ist derart positioniert, dass sämtliche elektrischen Pfade durch die untere Source/den unteren Drain hindurch über eine gleiche Wegstrecke verlaufen, bevor sie die vergrabene Leiste erreichen. Auf diese Weise wird der effektive Widerstand der unteren Source/des unteren Drain beträchtlich verringert, und die Gleichmäßigkeit des Stroms wird verbessert. Darüber hinaus kann die vergrabene Kontaktleiste in einer dielektrischen Schicht eingebettet sein. Ein Einbetten der Kontaktleiste ermöglicht vorteilhafterweise eine Verringerung des Widerstands der unteren Source/des unteren Drain ohne eine Vergrößerung der parasitären Kapazität zwischen der unteren Source/dem unteren Drain und dem Gate.
  • Sich nunmehr einer detaillierteren Beschreibung von Aspekten der vorliegenden Erfindung zuwendend, stellt 1 eine Querschnittsansicht einer vereinfachten herkömmlichen VFET-Struktur 100 mit einem vertikalen Halbleiter-Fin 102 dar, der zwischen einem unteren S/D-Bereich 104 und einem oberen S/D-Bereich 106 ausgebildet ist. Ein leitfähiges Gate 108 ist über einem Kanalbereich des Fin 102 ausgebildet. Außerdem sind ein unterer S/D-Kontakt 110 und ein Gate-Kontakt 112 bereitgestellt. Wie zuvor hierin erörtert, fließt der Strom bevorzugt entlang leitfähiger Pfade mit dem geringsten Widerstand. Infolgedessen fließt ein Strom 114 bei dem herkömmlichen VFET 100 auf dem kürzesten Pfad durch den resistiven unteren S/D-Bereich 104 hindurch. Dementsprechend fließt ein Großteil des Stroms 114 durch einen Randbereich 116 des Fin 102 am nächsten bei dem unteren S/D-Kontakt 110, und ein entfernter Bereich 118 des Fin 102 wird wenig genutzt.
  • 2 stellt eine Querschnittsansicht einer Struktur 200 mit über einem unteren dotierten Bereich 204 eines Substrats 206 ausgebildeten vertikalen Halbleiter-Fins 202 während einer Zwischenstufe eines Verfahrens zur Herstellung einer Halbleitereinheit gemäß einer Ausführungsform oder mehreren Ausführungsformen der Erfindung dar. Die vertikalen Halbleiter-Fins 202 (im Folgenden die Fins 202) können unter Verwendung bekannter Front-End-of-Line(FEOL)-VFET-Herstellungstechniken über dem Substrat 206 gebildet werden. Bei einigen Ausführungsformen der Erfindung wird zum Beispiel eine Hartmaske 208 strukturiert, um Bereiche des Substrats 206 freizulegen. Die freigelegten Bereiche des Substrats 206 können dann entfernt werden, um eine Mehrzahl von vertikalen Halbleiter-Fins zu bilden, wobei ein Ätzprozess verwendet wird, bei dem es sich um einen Nassätzprozess, einen Trockenätzprozess oder eine Kombination derselben handeln kann. Jeder der Fins 202 kann eine Höhe in einem Bereich von 1 nm bis 150 nm aufweisen. Jeder der Fins 202 kann eine Breite in einem Bereich von 5 nm bis 40 nm aufweisen. Benachbarte Fins 202 können durch einen Abstand in einem Bereich von 10 nm bis 100 nm getrennt sein.
  • Bei dem Substrat 206 kann es sich um irgendein geeignetes Substratmaterial handeln, wie zum Beispiel monokristallines Si, SiGe, SiC, einen Ill-V-Verbindungshalbleiter, einen II-VI-Verbindungshalbleiter oder einen Halbleiter-auf-Isolator (SOI). Bei einigen Ausführungsformen beinhaltet das Substrat 206 eine vergrabene Oxidschicht (nicht dargestellt). Die Fins 202 können durch eine (nicht dargestellte) Isolation mit flachen Gräben von anderen Bereichen des Substrats 206 elektrisch isoliert sein. Die Isolation mit flachen Gräben kann aus irgendeinem geeigneten dielektrischen Material bestehen, wie zum Beispiel einem Siliciumoxid.
  • Bei dem unteren dotierten Bereich 204 kann es sich um einen Source- oder Drain-Bereich handeln, der mittels einer Vielzahl von Verfahren auf dem Substrat 206 gebildet wird. Bei einigen Ausführungsformen der vorliegenden Erfindung wird der untere dotierte Bereich 204 durch ein selektives epitaxiales Aufwachsen über dem Substrat 206 gebildet. Der untere dotierte Bereich 205 kann epitaxiale Halbleitermaterialien beinhalten, die aus gasförmigen oder flüssigen Ausgangsstoffen aufgewachsen werden. Epitaxiale Halbleitermaterialien können zum Beispiel unter Verwendung von Gasphasen-Epitaxie (VPE), MolekularstrahlEpitaxie (MBE), Flüssigphasen-Epitaxie (LPE) oder anderen geeigneten Prozessen aufgewachsen werden.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung beinhaltet die Gasquelle für die Abscheidung eines epitaxialen Halbleitermaterials eine Silicium enthaltende Gasquelle, eine Germanium enthaltende Gasquelle oder eine Kombination derselben. Eine epitaxiale Si-Schicht kann zum Beispiel aus einer Silicium-Gasquelle abgeschieden werden, die aus der Gruppe ausgewählt ist, die besteht aus: Silan, Disilan, Trisilan, Tetrasilan, Hexachlordisilan, Tetrachlorsilan, Dichlorsilan, Trichlorsilan, Methylsilan, Dimethylsilan, Ethylsilan, Methyldisilan, Dimethyldisilan, Hexamethyldisilan sowie Kombinationen derselben. Eine epitaxiale Germanium-Schicht kann aus einer Germanium-Gasquelle abgeschieden werden, die aus der Gruppe ausgewählt ist, die besteht aus: German, Digerman, Halogerman, Dichlorgerman, Trichlorgerman, Tetrachlorgerman sowie Kombinationen derselben. Eine epitaxiale Schicht aus einer Siliciumgermanium-Legierung kann unter Verwendung einer Kombination derartiger Gasquellen gebildet werden. Es können Trägergase wie Wasserstoff, Stickstoff, Helium und Argon verwendet werden.
  • Epitaxiales Silicium, Siliciumgermanium (SiGe) und/oder mit Kohlenstoff dotiertes Silicium (Si:C) können während der Abscheidung dotiert werden (Dotierung in-situ) oder können im Anschluss an die Epitaxie durch Hinzufügen von Dotierstoffen des n-Typs (z.B. As, P, Sb) oder von Dotierstoffen des p-Typs (z.B. Ga, B, BF2, AI) in Abhängigkeit von dem Typ des Transistors dotiert werden (d.h. durch Dotierstoffe des n-Typs für einen nFET und durch Dotierstoffe des p-Typs für einen pFET). Die Dotierstoffkonzentration kann in einem Bereich von 1 × 1019 cm-3 bis 2 × 1021 cm-3 oder zwischen 1 × 1020 cm-3 und 1 × 1021cm-3 liegen.
  • Über Kanalbereichen der Fins 202 werden unter Verwendung bekannter VFET-Prozesse leitfähige Gates 210 gebildet. Bei einigen Ausführungsformen der vorliegenden Erfindung werden die leitfähigen Gates 210 über eine Oberfläche der Fins 202 hinaus eingebracht und dann zum Beispiel unter Verwendung eines Nassätzvorgangs oder eines Trockenätzvorgangs unter eine Oberfläche der Halbleiter-Fins 202 zurückgesetzt.
  • Bei den leitfähigen Gates 210 kann es sich um Metall-Gates mit einem hohen k (HKMG) handeln, und diese können zum Beispiel eine dielektrische Schicht 212 mit einem hohen k oder mehrere dieser Schichten 212 und ein Austrittsarbeits-Metall oder mehrere Austrittsarbeitsmetalle beinhalten (WFM, nicht dargestellt). Die eine dielektrische Schicht 212 mit einem hohen k oder die mehreren dielektrischen Schichten 212 mit einem hohen k kann oder können aus einem dielektrischen Material mit einer Dielektrizitätskonstanten bestehen, die größer als zum Beispiel 3,9, 7,0 oder 10,0 ist. Nicht beschränkende Beispiele geeigneter Materialien für die dielektrischen Schichten 212 mit einem hohen k beinhalten Oxide, Nitride, Oxynitrde, Silicate (z.B. Metallsilicate), Aluminate, Titanate, Nitride oder irgendeine Kombination derselben. Beispiele für Materialien mit einem hohen k mit einer Dielektrizitätskonstanten, die größer als 7,0 ist, beinhalten, sind jedoch nicht beschränkt auf, Metalloxide, wie beispielsweise Hafniumoxid, Hafniumsiliciumoxid, Hafniumsiliciumoxynitrid, Lanthanoxid, Lanthanaluminiumoxid, Zirconiumoxid, Zirconiumsiliciumoxid, Zirconiumsiliciumoxynitrid, Tantaloxid, Titanoxid, Bariumstrontiumtitanoxid, Bariumtitanoxid, Strontiumtitanoxid, Yttriumoxid, Aluminiumoxid, Bleiscandiumtantaloxid sowie Bleizinkniobat. Die dielektrischen Schichten 212 mit einem hohen k können des Weiteren Dotierstoffe beinhalten, wie zum Beispiel Lanthan und Aluminium. Die dielektrischen Schichten 212 mit einem hohen k können durch geeignete Abscheidungsprozesse gebildet werden, wie zum Beispiel CVD, plasmaunterstütztes CVD (PECVD), ALD, Aufdampfung, PVD, Abscheidung aus einer chemischen Lösung oder andere ähnliche Prozesse. Die Dicke der dielektrischen Schichten 212 mit einem hohen k kann in Abhängigkeit von dem Abscheidungsprozess ebenso wie von der Zusammensetzung und der Anzahl von verwendeten dielektrischen Materialien mit einem hohen k variieren. Die dielektrischen Schichten 212 mit einem hohen k weisen eine Dicke in einem Bereich von etwa 0,5 nm bis etwa 20 nm auf.
  • Das WFM kann über den dielektrischen Schichten 212 mit einem hohen k angeordnet werden. Der Typ von Austrittsarbeits-Metall ist von dem Typ eines Transistors abhängig und kann bei nFET- und pFET-Einheiten unterschiedlich sein. Austrittsarbeits-Metalle vom p-Typ beinhalten Zusammensetzungen, wie beispielsweise Ruthenium, Palladium, Platin, Cobalt, Nickel und leitfähige Metalloxide oder irgendeine Kombination derselben. Austrittsarbeits-Metalle vom n-Typ beinhalten Zusammensetzungen, wie beispielsweise Hafnium, Zirconium, Titan, Tantal, Aluminium, Metallcarbide (z.B. Hafniumcarbid, Zirconiumcarbid, Titancarbid und Aluminiumcarbid), Aluminide oder irgendeine Kombination derselben. Das WFM kann durch einen geeigneten Abscheidungsprozess abgeschieden werden, wie zum Beispiel CVD, PECVD, PVD, Plattieren, thermische Aufdampfung oder Elektronenstrahl-Aufdampfung sowie Sputtern.
  • Das Bulk-Material (das Gate-Leitermaterial) für die leitfähigen Gates 210 kann über den dielektrischen Schichten 212 mit einem hohen k und dem WFM abgeschieden werden, um ein HKMG zu bilden. Nicht beschränkende Beispiele für geeignete leitfähige Materialien beinhalten Aluminium (AI), Platin (Pt), Gold (Au), Wolfram (W), Titan (Ti) oder irgendeine Kombination derselben. Das Gate-Leitermaterial kann durch einen geeigneten Abscheidungsprozess abgeschieden werden, wie zum Beispiel CVD, PECVD, PVD, Plattieren, thermische Aufdampfung oder Elektronenstrahl-Aufdampfung sowie Sputtern.
  • Zwischen den leitfähigen Gates 210 und dem Substrat 206 wird ein unterer Abstandshalter 214 gebildet. Der untere Abstandshalter 214 kann ein dielektrisches Material beinhalten, wie zum Beispiel SiN, SiC, SiOC, SiCN, BN, SiBN, SiBCN, SiOCN, SiOxNy sowie Kombinationen derselben. Bei dem dielektrischen Material kann es sich um ein Material mit einem niedrigen k mit einer Dielektrizitätskonstanten handeln, die kleiner als etwa 7, kleiner als etwa 5 oder sogar kleiner als etwa 2,5 ist. Der untere Abstandshalter 214 kann unter Verwendung bekannter Abscheidungsprozesse gebildet werden, wie zum Beispiel CVD, PECVD, ALD, PVD, Abscheidung aus einer chemischen Lösung oder anderer ähnlicher Prozesse. Bei einigen Ausführungsformen der vorliegenden Erfindung kann der untere Abstandshalter 214 mittels Durchführens eines gerichteten Abscheidungsprozesses gebildet werden, wie zum Beispiel mittels eines Gas-Cluster-lonenstrahl(GCIB)-Prozesses. Bei dem GCIB-Prozess handelt es sich um einen Abscheidungsprozess, der von seiner Natur her in hohem Maße gerichtet sein kann. Der gerichtete Abscheidungsprozess kann zum Beispiel in der Abscheidung eines dielektrischen Materials auf den horizontal ausgerichteten Oberflächen der Einheit resultieren, wie beispielsweise einer Oberfläche des unteren dotierten Bereichs 204, während eine Abscheidung irgendeiner wesentlichen Menge des dielektrischen Materials auf den vertikal ausgerichteten Oberflächen der Einheit vermieden wird, wie beispielsweise auf Seitenwänden der Fins 202.
  • Ein oberer Abstandshalter 216 wird über den leitfähigen Gates 210 und dem unteren Abstandshalter 214 gebildet. Der obere Abstandshalter 216 kann in einer ähnlichen Weise wie der untere Abstandshalter 214 gebildet werden und kann ein dielektrisches Material beinhalten, wie zum Beispiel SiN, SiC, SiOC, SiCN, BN, SiBN, SiBCN, SiOCN, SiOxNy sowie Kombinationen derselben.
  • Über dem unteren Abstandshalter 214 und den leitfähigen Gates 210 wird ein Zwischenschichtdielektrikum (ILD) 218 gebildet. Bei dem ILD 218 kann es sich um irgendein geeignetes dielektrisches Material handeln, wie zum Beispiel ein Siliciumoxid, und es kann unter Verwendung irgendeines geeigneten Prozesses gebildet werden. Bei einigen Ausführungsformen der vorliegenden Erfindung wird das ILD 218 unter Verwendung von zum Beispiel CMP bis zu einer Oberfläche von (nicht dargestellten) oberen Abstandshaltern planarisiert. Durch Entfernen von Bereichen des ILD 218 zum Beispiel unter Verwendung eines Nassätzvorgangs, eines Trockenätzvorgangs oder einer Kombination derselben wird ein Graben 220 gebildet. Der Graben 220 legt eine Oberfläche der Hartmaske 208 frei.
  • 3 stellt eine Querschnittsansicht der Struktur 200 nach einem Bilden von oberen dotierten Bereichen 300 auf einer Oberfläche der Fins 202 während einer Zwischenstufe eines Verfahrens zur Herstellung einer Halbleitereinheit gemäß einer Ausführungsform oder mehreren Ausführungsformen der Erfindung dar. Bei einigen Ausführungsformen der vorliegenden Erfindung werden die oberen dotierten Bereiche 300 epitaxial auf einer Oberfläche der Fins 202 aufgewachsen, nachdem die Hartmaske 208 entfernt wurde. Der Bereich der Hartmaske 208 in dem Graben 220 kann zum Beispiel unter Verwendung eines Nassätzvorgangs, eines Trockenätzvorgangs oder einer Kombination derselben entfernt werden, um eine Oberfläche der Fins 202 freizulegen. Dann können die oberen dotierten Bereiche 300 auf der freiliegenden Oberfläche der Fins 202 gebildet werden.
  • Bei den oberen dotierten Bereichen 300 kann es sich um Source- oder Drain-Bereiche handeln, die in einer ähnlichen Weise wie der untere dotierte Bereich 204 epitaxial aufgewachsen werden. Zum Beispiel können epitaxiale Materialien aus gasförmigen oder flüssigen Ausgangsstoffen unter Verwendung von VPE, MBE oder LPE aufgewachsen werden. Die oberen dotierten Bereiche 300 können während der Abscheidung durch Hinzufügen von Dotierstoffen dotiert werden (Dotierung in-situ), in Abhängigkeit von dem Typ des Transistors durch Hinzufügen von Dotierstoffen des n-Typs (z.B. Phosphor oder Arsen) oder durch Hinzufügen von Dotierstoffen des p-Typs (z.B. Bor oder Gallium). Die Dotierstoffkonzentration kann in einem Bereich von etwa 1 × 1019 cm-3 bis etwa 2 × 1021 cm-3 liegen, zum Beispiel zwischen etwa 2 × 1020 cm-3 und etwa 1 × 1021 cm-3.
  • 4 stellt eine Querschnittsansicht der Struktur 200 nach einem neuen Einbringen des ILD 218 über eine Oberfläche der oberen dotierten Bereiche 300 hinweg während einer Zwischenstufe eines Verfahrens zur Herstellung einer Halbleitereinheit gemäß einer Ausführungsform oder mehreren Ausführungsformen der Erfindung dar. Das ILD 218 kann mit dem gleichen dielektrischen Material oder einem anderen dielektrischen Material wie jenem neu eingebracht werden, das bei der anfänglichen Abscheidung des ILD 218 verwendet wurde (wie in 2 dargestellt). Bei einigen Ausführungsformen der vorliegenden Erfindung wird das ILD 218 zum Beispiel unter Verwendung von CMP planarisiert.
  • 5 stellt eine Querschnittsansicht der Struktur 200 nach einer Bildung eines Grabens 500, der Teile des unteren dotierten Bereichs 204 freilegt, während einer Zwischenstufe eines Verfahrens zur Herstellung einer Halbleitereinheit gemäß einer Ausführungsform oder mehreren Ausführungsformen der Erfindung dar. Der Graben 500 zieht sich um drei Seiten der Fins 202 herum und kann zum Beispiel unter Verwendung eines Nassätzvorgangs, eines Trockenätzvorgangs oder einer Kombination derselben gebildet werden. Bei einigen Ausführungsformen der vorliegenden Erfindung werden Teile des unteren dotierten Bereichs 204 unter Verwendung einer Reihe von RIE-Ätzvorgängen freigelegt. Zum Beispiel kann ein erster RIE-Ätzvorgang Teile des ILD 118 selektiv in Bezug auf den oberen Abstandshalter 216 entfernen, um den Graben 500 zu bilden. Auf diese Weise kann der Graben 500 selbst-justiert in Bezug auf den oberen Abstandshalter 216 gebildet werden. Ein zweiter RIE-Ätzvorgang kann Teile des oberen Abstandshalters 216 in dem Graben 500 entfernen. Ein dritter RIE-Ätzvorgang kann Teile des unteren Abstandshalters 214 in dem Graben 500 selektiv in Bezug auf den unteren dotierten Bereich 204 entfernen.
  • 6 stellt eine Querschnittsansicht der Struktur 200 nach einem Zurücksetzen von Teilen des unteren dotierten Bereichs 204 in dem Graben 500 während einer Zwischenstufe eines Verfahrens zur Herstellung einer Halbleitereinheit gemäß einer Ausführungsform oder mehreren Ausführungsformen der Erfindung dar. Der untere dotierte Bereich 204 kann zum Beispiel unter Verwendung eines Nassätzvorgangs, eines Trockenätzvorgangs oder einer Kombination derselben zurückgesetzt werden. Bei einigen Ausführungsformen der vorliegenden Erfindung wird der untere dotierte Bereich 204 etwa 10 nm bis etwa 15 nm zurückgesetzt, wenngleich auch andere Zurücksetztiefen innerhalb des ins Auge gefassten Umfangs der Erfindung liegen. Der untere dotierte Bereich 204 wird derart zurückgesetzt, dass die leitfähige Leiste 800 unter einer dielektrischen Schicht vergraben werden kann (wie in 9 dargestellt).
  • 7 stellt eine Querschnittsansicht der Struktur 200 nach einer Bildung einer leitfähigen Schicht 700 über dem unteren dotierten Bereich 204 und Seitenwänden des Grabens 500 während einer Zwischenstufe eines Verfahrens zur Herstellung einer Halbleitereinheit gemäß einer Ausführungsform oder mehreren Ausführungsformen der Erfindung dar. Die leitfähige Schicht 700 kann aus irgendeinem geeigneten leitenden Material bestehen, wie zum Beispiel einem Metall (z.B. Wolfram, Titan, Tantal, Ruthenium, Zirkonium, Cobalt, Kupfer, Aluminium, Blei, Platin, Zinn, Silber, Gold), einem leitenden metallischen Verbindungsmaterial (z.B. Tantalnitrid, Titannitrid, Tantalcarbid, Titancarbid, Titanaluminiumcarbid, Wolframsilicid, Wolframnitrid, Rutheniumoxid, Cobaltsilicid, Nickelsilicid), Kohlenstoff-Nanoröhren, leitfähigem Kohlenstoff, Graphen oder irgendeiner geeigneten Kombination dieser Materialien. Das Material für die leitfähige Schicht 700 wird derart gewählt, dass die Leitfähigkeit der leitfähigen Leiste 800 (wie in 8 dargestellt) viel höher als die Leitfähigkeit des unteren dotierten Bereichs 204 ist (z.B. mehr als doppelt so hoch).
  • Die leitfähige Schicht 700 kann zum Beispiel unter Verwendung von CVD, PECVD, ALD, PVD, Abscheidung aus einer chemischen Lösung oder anderer ähnlicher Prozesse konform gebildet werden. Bei einigen Ausführungsformen der vorliegenden Erfindung handelt es sich bei der unter Verwendung von PVD gebildeten leitfähigen Schicht 700 um Ti. Eine PVD-Abscheidung scheidet vorteilhafterweise eine dickere Schicht (z.B. etwa 10 nm bis etwa 15 nm) am Boden des Grabens 500 und eine dünne Schicht (z.B. weniger als etwa 2 nm) an Seitenwänden des Grabens 500 ab.
  • 8 stellt eine Querschnittsansicht der Struktur 200 nach einem Zurücksetzen der leitfähigen Schicht 700 an den Seitenwänden des Grabens 500 während einer Zwischenstufe eines Verfahrens zur Herstellung einer Halbleitereinheit gemäß einer Ausführungsform oder mehreren Ausführungsformen der Erfindung dar. Die leitfähige Schicht 700 kann zum Beispiel unter Verwendung eines Nassätzvorgangs, eines Trockenätzvorgangs oder einer Kombination derselben zurückgesetzt werden. Bei einigen Ausführungsformen der vorliegenden Erfindung wird die leitfähige Schicht 700 unter Verwendung von SC1 (H2O2/NH4OH) zurückgesetzt. Der Entfernungsprozess legt Seitenwände des oberen Abstandshalters 216 frei und setzt Teile der leitfähigen Schicht 700 am Boden des Grabens 500 zurück. Bei einigen Ausführungsformen der vorliegenden Erfindung werden die verbliebenen Teile der leitfähigen Schicht 700 am Boden des Grabens 500 etwa 3 nm bis etwa 5 nm unter eine Oberfläche des unteren Abstandshalters 214 zurückgesetzt. Diese verbliebenen Teile der leitfähigen Schicht 700 definieren eine leitfähige Leiste 800 (auch als ein vergrabener oder eingebetteter unterer Kontakt bekannt), die sich um drei Seiten der Fins 202 herum zieht. Die leitfähige Leiste 800 kann eine Dicke von etwa 7 nm bis etwa 12 nm aufweisen, wenngleich auch andere Dicken innerhalb des ins Auge gefassten Umfangs der Erfindung liegen.
  • 9 stellt eine Querschnittsansicht der Struktur 200 nach einem Einbringen eines dielektrischen Materials in den Graben 500 während einer Zwischenstufe eines Verfahrens zur Herstellung einer Halbleitereinheit gemäß einer Ausführungsform oder mehreren Ausführungsformen der Erfindung dar. In den Graben 500 kann das gleiche dielektrische Material oder ein anderes dielektrisches Material wie jenes eingebracht werden, das bei der anfänglichen Abscheidung des ILD 218 verwendet wird (wie in 2 dargestellt). Bei einigen Ausführungsformen der vorliegenden Erfindung wird das ILD 218 zum Beispiel unter Verwendung von CMP planarisiert.
  • 10 stellt eine Querschnittsansicht der Struktur 200 nach einem Bilden eines Grabens 1000, der Oberflächen der oberen dotierten Bereiche 300 freilegt, während einer Zwischenstufe eines Verfahrens zur Herstellung einer Halbleitereinheit gemäß einer Ausführungsform oder mehreren Ausführungsformen der Erfindung dar. Außerdem wird ein Graben 1002 gebildet, der eine Oberfläche 1100 der leitfähigen Leiste 800 freilegt (wie in 11 dargestellt). Das ILD 218 kann zum Beispiel unter Verwendung eines Nassätzvorgangs, eines Trockenätzvorgangs oder einer Kombination derselben strukturiert werden.
  • In die Gräben 1000 und 1002 werden dann unter Verwendung bekannter VFET-Metallisierungstechniken (nicht dargestellte) leitfähige Kontakte eingebracht. Bei einigen Ausführungsformen der vorliegenden Erfindung wird das ILD 218 ausgedehnt, und die Kontakte werden in die Gräben 1000 und 1002 abgeschieden. Bei einigen Ausführungsformen der vorliegenden Erfindung werden die Gräben mit den Kontakten überfüllt, so dass Überladungen über einer Oberfläche des ILD 218 gebildet werden. Für ein Entfernen der Überladungen kann CMP verwendet werden.
  • Die Kontakte können aus irgendeinem geeigneten leitenden Material hergestellt werden, wie zum Beispiel einem Metall (z.B. Wolfram, Titan, Tantal, Ruthenium, Zirconium, Cobalt, Kupfer, Aluminium, Blei, Platin, Zinn, Silber, Gold), einem leitenden metallischen Verbindungsmaterial (z.B. Tantalnitrid, Titannitrid, Tantalcarbid, Titancarbid, Titanaluminiumcarbid, Wolframsilicid, Wolframnitrid, Rutheniumoxid, Cobaltsilicid, Nickelsilicid), Kohlenstoff-Nanoröhren, leitfähigem Kohlenstoff, Graphen oder irgendeiner geeigneten Kombination dieser Materialien. Das leitfähige Material kann des Weiteren Dotierstoffe beinhalten, die während oder nach der Abscheidung eingebaut werden. Bei einigen Ausführungsformen der vorliegenden Erfindung können die Kontakte aus Kupfer oder Wolfram bestehen und können einen (nicht dargestellten) Überzug aus einem Barrierenmetall aufweisen. Der Überzug aus einem Barrierenmetall verhindert, dass Kupfer oder Wolfram in die umgebenden Materialien hinein diffundieren oder diese dotieren, was deren Eigenschaften verschlechtern kann. Silicium bildet zum Beispiel bei einer Dotierung mit Kupfer Einfangstellen auf tiefen Niveaus. Ein idealer Überzug aus einem Barrierenmetall muss das Diffusionsvermögen des Bulk-Metalls ausreichend begrenzen, um den Leiter von den umgebenden Materialien chemisch zu isolieren, und sollte eine hohe elektrische Leitfähigkeit aufweisen, wie zum Beispiel Tantal, Tantalnitrid, Titan, Titannitrid, Cobalt, Ruthenium, Mangan oder Titancarbid.
  • Bei einigen Ausführungsformen der vorliegenden Erfindung beinhalten die Kontakte ein Metall (z.B. Titan), das mit Halbleitermaterialien (z.B. den oberen dotierten Bereichen 300) reagiert und eine (nicht dargestellte) Silicidschicht zwischen den oberen dotierten Bereichen 300 und den Kontakten bildet. Da die Silicidschicht nur an der Grenzfläche zwischen den Kontakten und den oberen dotierten Bereichen 300 ausgebildet ist, lässt sich sagen, dass die Silicidschicht selbst-justiert zu den oberen dotierten Bereichen 300 ist (auf ein selbstjustiertes Silicid wird auch als ein Salicid Bezug genommen).
  • 11 stellt eine Querschnittsansicht der Struktur 200 mit einem leitfähigen Pfad 1102 (auch als ein elektrischer Pfad oder ein Kanalpfad bekannt) während eines EIN-Zustands gemäß einer Ausführungsform oder mehreren Ausführungsformen der Erfindung dar. 11 stellt eine alternative Ansicht der Struktur 200 dar, wie in 10 dargestellt, mit der Ausnahme, dass es nun eine Querschnittsansicht der Struktur 200 entlang eines Rands des Grabens 1002 ist. Aus dieser Ansicht wird deutlich, dass der Graben 1002 eine Oberfläche der leitfähigen Leiste 800 freilegt.
  • Der leitfähige Pfad 1102 beginnt bei dem oberen dotierten Bereich 300, verläuft durch den Kanalbereich des Fin 202 hindurch und quert den unteren dotierten Bereich 204 zu der leitfähigen Leiste 800 hin. Wie zuvor hierin erörtert, wird die leitfähige Leiste 800 unter Verwendung von in hohem Maße leitfähigen Materialien gebildet (z.B. aus einem Metall), die eine höhere Leitfähigkeit als der untere dotierte Bereich 204 aufweisen. Infolgedessen fließt ein Strom, der durch die Fins 202 hindurch fließt, um die leitfähige Leiste 800 zu erreichen, bevorzugt auf dem kürzesten zur Verfügung stehenden Pfad durch den unteren dotierten Bereich 204 hindurch. Der kürzeste zur Verfügung stehende Pfad durch den unteren dotierten Bereich 204 hindurch ist entlang der gesamten Länge des Kanals konstant, und es handelt sich um die geradlinige Wegstrecke zwischen den Fins 202 und der leitfähigen Leiste 800. Mit anderen Worten, sämtliche elektrischen Pfade verlaufen über eine gleiche Wegstrecke durch den unteren dotierten Bereich 204 hindurch, bevor sie die leitfähige Leiste 800 erreichen. Auf diese Weise wird der effektive Widerstand des unteren dotierten Bereichs 204 verringert, und die Gleichmäßigkeit des durch den unteren dotierten Bereich 204 hindurch fließenden Stroms wird verbessert.
  • 12 stellt ein Flussdiagramm 1200 dar, das ein Verfahren zur Herstellung einer Halbleitereinheit gemäß einer Ausführungsform oder mehreren Ausführungsformen der Erfindung zeigt. Wie in Block 1202 gezeigt, wird ein Halbleiter-Fin auf einem dotierten Bereich eines Substrats gebildet. Der Halbleiter-Fin kann in einer ähnlichen Weise wie die in 2 dargestellten Fins 202 gemäß einer Ausführungsform oder mehreren Ausführungsformen gebildet werden.
  • Wie in Block 1204 gezeigt, wird ein Teil des dotierten Bereichs benachbart zu dem Halbleiter-Fin zurückgesetzt. Der dotierte Bereich kann in einer ähnlichen Weise wie der in 6 dargestellte untere dotierte Bereich 204 gemäß einer Ausführungsform oder mehreren Ausführungsformen zurückgesetzt werden.
  • Wie in Block 1206 gezeigt, wird ein eingebetteter Kontakt auf dem zurückgesetzten Teil des dotierten Bereichs gebildet. Der eingebettete Kontakt kann in einer ähnlichen Weise wie die in den 7 und 8 dargestellte leitfähige Leiste 800 gemäß einer Ausführungsform oder mehreren Ausführungsformen gebildet werden. Wie zuvor hierin erörtert, wird ein Material des eingebetteten Kontakts derart gewählt, dass die Leitfähigkeit des eingebetteten Kontakts höher als eine Leitfähigkeit des dotierten Bereichs des Substrats ist.
  • Hierin sind verschiedene Ausführungsformen der vorliegenden Erfindung unter Bezugnahme auf die zugehörigen Zeichnungen beschrieben. Es können alternative Ausführungsformen konzipiert werden, ohne von dem Umfang dieser Erfindung abzuweichen. Wenngleich in der folgenden Beschreibung und in den Zeichnungen verschiedene Verbindungen und positionelle Beziehungen (z.B. über, unter, benachbart etc.) zwischen Elementen dargelegt sind, ist für einen Fachmann ersichtlich, dass viele der hier beschriebenen positionellen Beziehungen unabhängig von einer Orientierung sind, wenn die beschriebene Funktionsweise aufrechterhalten wird, auch wenn die Orientierung geändert wird. Diese Verbindungen und/oder positionellen Beziehungen können, wenn nicht anders spezifiziert, direkt oder indirekt sein, und die vorliegende Erfindung soll in dieser Hinsicht nicht beschränkend sein. In einer ähnlichen Weise beschreiben der Begriff „gekoppelt“ und Variationen desselben, dass ein Verbindungspfad zwischen zwei Elementen vorliegt, und es wird keine direkte Verbindung zwischen den Elementen ohne dazwischenliegende Elemente/Verbindungen zwischen diesen impliziert. Sämtliche dieser Variationen werden als ein Teil der Beschreibung betrachtet. Dementsprechend kann sich ein Koppeln von Einheiten entweder auf ein direktes Koppeln oder ein indirektes Koppeln beziehen, und eine positionelle Beziehung zwischen Einheiten kann eine direkte oder eine indirekte positionelle Beziehung sein. Als ein Beispiel für eine indirekte positionelle Beziehung beinhalten Bezugnahmen in der vorliegenden Beschreibung auf ein Bilden einer Schicht „A“ über einer Schicht „B“ Situationen, bei denen sich eine zwischenliegende Schicht oder mehrere zwischenliegende Schichten (z.B. eine Schicht „C“) zwischen der Schicht „A“ und der Schicht „B“ befindet oder befinden, solange die relevanten Eigenschaften und Funktionsweisen der Schicht „A“ und der Schicht „B“ durch die dazwischenliegende(n) Schicht(en) nicht wesentlich verändert werden.
  • Für die Interpretation der Ansprüche und der Beschreibung sind die folgenden Definitionen und Abkürzungen zu verwenden. Wie hierin verwendet, sollen die Begriffe „weist auf“, „aufweisend“, „beinhaltet“, „beinhaltend“, „weist auf“, „aufweisend“, „enthält“ oder „enthaltend“ oder irgendeine andere Variation derselben eine nicht-ausschließende Inklusion abdecken. Zum Beispiel ist eine Zusammensetzung, ein Gemisch, ein Prozess, ein Verfahren, ein Gegenstand oder eine Vorrichtung, die eine Liste von Elementen aufweist, nicht zwangsläufig auf lediglich jene Elemente beschränkt, sondern kann weitere Elemente beinhalten, die nicht ausdrücklich aufgelistet sind oder die in Bezug auf eine derartige Zusammensetzung, ein derartiges Gemisch, einen derartigen Prozess, ein derartiges Verfahren, einen derartigen Gegenstand oder eine derartige Vorrichtung inhärent sind.
  • Darüber hinaus ist der Begriff „exemplarisch“ hierin so verwendet, dass damit gemeint ist, dass etwas „als ein Beispiel, ein Fall oder eine Darstellung dient“. Irgendeine Ausführungsform oder Auslegung, die hierin als „exemplarisch“ beschrieben ist, ist nicht zwangsläufig als bevorzugt oder vorteilhaft gegenüber anderen Ausführungsformen oder Auslegungen aufzufassen. Die Begriffe „zumindest einer/eine/eines“ und „einer/eine/eines oder mehrere“ sind so zu verstehen, dass sie irgendeine ganze Zahl größer als oder gleich eins umfassen, d.h. eins, zwei, drei, vier etc. Der Begriff „eine Mehrzahl“ ist so zu versehen, dass er irgendeine ganze Zahl größer als oder gleich zwei umfasst, d.h. zwei, drei, vier, fünf etc. Der Begriff „Verbindung“ kann eine indirekte „Verbindung“ oder eine direkte „Verbindung“ umfassen.
  • Bezugnahmen in der Beschreibung auf „die eine Ausführungsform“, „eine Ausführungsform“, „eine beispielhafte Ausführungsform“ etc. zeigen an, dass die beschriebene Ausführungsform ein spezielles Merkmal, eine spezielle Struktur oder eine spezielle Eigenschaft beinhalten kann, dass es jedoch möglich ist, dass jede Ausführungsform das spezielle Merkmal, die spezielle Struktur oder die spezielle Eigenschaft beinhaltet oder nicht beinhaltet. Darüber hinaus beziehen sich derartige Formulierungen nicht zwangsläufig auf die gleiche Ausführungsform. Wenn des Weiteren ein spezielles Merkmal, eine spezielle Struktur oder eine spezielle Eigenschaft in Verbindung mit einer Ausführungsform beschrieben ist, wird übermittelt, dass es innerhalb der Kenntnis eines Fachmanns liegt, ein derartiges Merkmal, eine derartige Struktur oder eine derartige Eigenschaft in Verbindung mit anderen Ausführungsformen zu verändern, ob dies explizit beschrieben ist oder nicht.
  • Zum Zweck der Beschreibung sollen sich im Folgenden die Begriffe „oberer/obere/oberes“, „unterer/untere/unteres“, „rechts“, „links“, „vertikal“, „horizontal“, „oben“, „unten“ sowie Ableitungen derselben auf die beschriebenen Strukturen und Verfahren beziehen, wie sie in den Zeichnungsabbildungen orientiert sind. Mit den Begriffen „darüberliegend“, „über“, „auf der Oberseite“, „positioniert auf“ oder „positioniert über“ ist gemeint, dass ein erstes Element, wie beispielsweise eine erste Struktur, auf einem zweiten Element, wie beispielsweise einer zweiten Struktur, vorhanden ist, wobei zwischenliegende Elemente, wie beispielsweise eine Grenzflächenstruktur, zwischen dem ersten Element und dem zweiten Element vorhanden sein können. Mit dem Begriff „direkter Kontakt“ ist gemeint, dass ein erstes Element, wie beispielsweise eine erste Struktur, und ein zweites Element, wie beispielsweise eine zweite Struktur, an der Grenzfläche der zwei Elemente ohne irgendwelche dazwischenliegenden leitenden, isolierenden oder halbleitenden Schichten verbunden sind.
  • Die Begriffe „etwa“, „im Wesentlichen“, „ungefähr“ sowie Variationen derselben sollen den Fehlergrad, der mit einer Messung der speziellen Größe verknüpft ist, auf der Grundlage der Geräte beinhalten, die zum Zeitpunkt der Einreichung der Anmeldung zur Verfügung standen. Zum Beispiel kann „etwa“ einen Bereich von ±8 % oder 5 % oder 2 % eines gegebenen Werts umfassen.
  • Mit der Formulierung „selektiv in Bezug auf“, wie zum Beispiel „ein erstes Element selektiv in Bezug auf ein zweites Element“ ist gemeint, dass das erste Element geätzt werden kann und das zweite Element als ein Ätzstopp wirken kann.
  • Mit dem Begriff „konform“ (z.B. mit einer konformen Schicht) ist gemeint, dass die Dicke der Schicht auf sämtlichen Oberflächen im Wesentlichen die gleiche ist oder dass die Dickenvariation geringer als 15 % der nominellen Dicke der Schicht ist.
  • Mit den Begriffen „epitaxiales Aufwachsen und/oder epitaxiale Abscheidung“ und „epitaxial gebildet und/oder epitaxial aufgewachsen“ ist das Aufwachsen eines Halbleitermaterials (eines kristallinen Materials) auf einer Abscheidungsoberfläche eines anderen Halbleitermaterials (eines anderen kristallinen Materials) gemeint, bei dem das Halbleitermaterial, das aufgewachsen wird, (die kristalline darüberliegende Schicht) im Wesentlichen die gleichen kristallinen Eigenschaften wie das Halbleitermaterial der Abscheidungsoberfläche (des Kristallkeimmaterials) aufweist. Bei einem epitaxialen Abscheidungsprozess können die durch die Quellengase bereitgestellten chemischen Reaktanten so gesteuert werden und können die Systemparameter so vorgegeben werden, dass die Abscheidungsatome die Abscheidungsoberfläche des Halbleitersubstrats mit einer ausreichenden Energie erreichen, so dass sie sich auf der Oberfläche derart umherbewegen, dass sich die Abscheidungsatome in Bezug auf die Kristallanordnung der Atome der Abscheidungsoberfläche selbst ausrichten. Ein epitaxial aufgewachsenes Halbleitermaterial kann im Wesentlichen die gleichen kristallinen Eigenschaften wie die Abscheidungsoberfläche aufweisen, auf der das epitaxial aufwachsende Material gebildet wird. Zum Beispiel kann ein epitaxial aufgewachsenes Halbleitermaterial, das auf einer kristallinen Oberfläche mit einer {100}-Orientierung abgeschieden wird, eine {100}-Orientierung annehmen. Bei einigen Ausführungsformen der Erfindung können epitaxiale Aufwachs- und/oder Abscheidungsprozesse selektiv in Bezug auf eine Bildung auf einer Halbleiteroberfläche sein, und es ist möglich, dass ein Material nicht auf freiliegenden Oberflächen abgeschieden wird, wie beispielsweise Siliciumdioxid- oder Siliciumnitrid-Oberflächen.
  • Wie zuvor hierin angemerkt, ist es möglich, dass der Kürze halber herkömmliche Techniken in Bezug auf die Herstellung von Halbleitereinheiten und integrierten Schaltungen (ICs) im Detail hierin beschrieben sind oder nicht beschrieben sind. Als Hintergrund wird nunmehr jedoch eine allgemeinere Beschreibung der Herstellungsprozesse für Halbleitereinheiten bereitgestellt, die bei einer Realisierung von einer Ausführungsform oder mehreren Ausführungsformen der vorliegenden Erfindung genutzt werden können. Wenngleich spezifische Herstellungsvorgänge, die bei einer Realisierung von einer Ausführungsform oder mehreren Ausführungsformen der vorliegenden Erfindung verwendet werden, einzeln bekannt sein können, sind die beschriebenen Kombinationen von Vorgängen und/oder resultierenden Strukturen der vorliegenden Erfindung spezifisch. So nutzt die spezifische Kombination der beschriebenen Vorgänge in Verbindung mit der Herstellung einer Halbleitereinheit gemäß der vorliegenden Erfindung eine Vielzahl von einzeln bekannten physikalischen und chemischen Prozessen, die an einem Halbleitersubstrat (z.B. einem Silicium-Substrat) durchgeführt werden, von denen einige in den unmittelbar folgenden Abschnitten beschrieben sind.
  • Im Allgemeinen fallen die verschiedenen Prozesse, die zur Bildung eines Mikro-Chips verwendet werden, der in eine IC gepackt wird, in vier allgemeine Kategorien, und zwar Schichtabscheidung, Entfernen/Ätzen, Halbleiter-Dotierung und Strukturierung/Lithographie. Bei der Abscheidung handelt es sich um irgendeinen Prozess, bei dem ein Material auf dem Wafer aufwächst, diesen beschichtet oder ein Material auf eine andere Weise auf den Wafer transferiert wird. Zur Verfügung stehende Technologien beinhalten unter anderem physikalische Gasphasenabscheidung (PVD), chemische Gasphasenabscheidung (CVD), elektrochemische Abscheidung (ECD), Molekularstrahlepitaxie (MBE) und in jüngerer Zeit atomare Schichtabscheidung (ALD). Bei einem Entfernen/Ätzen handelt es sich um irgendeinen Prozess, durch den ein Material von dem Wafer entfernt wird. Beispiele beinhalten Ätzprozesse (entweder Nass- oder Trockenätzprozesse), chemisch-mechanische Planarisierung (CMP) und dergleichen. Reaktives lonenätzen (RIE) ist zum Beispiel eine Art eines Trockenätzprozesses, bei dem ein chemisch reaktives Plasma verwendet wird, um ein Material zu entfernen, wie beispielsweise eine maskierte Struktur aus einem Halbleitermaterial, indem das Material einem Beschuss mit Ionen ausgesetzt wird, die Teile des Materials von der dem Beschuss ausgesetzten Oberfläche entfernen. Das Plasma wird üblicherweise durch ein elektromagnetisches Feld unter einem geringen Druck (Vakuum) erzeugt. Bei einer Halbleiterdotierung handelt es sich um die Modifikation von elektrischen Eigenschaften, indem zum Beispiel Source und Drain von Transistoren im Allgemeinen durch Diffusion und/oder durch Ionenimplantation dotiert werden. Diesen Dotierungsprozessen folgt ein Tempern in einem Ofen oder ein schnelles thermisches Tempern (RTA). Das Tempern dient einer Aktivierung der implantierten Dotierstoffe. Schichten sowohl aus Leitern (z.B. Polysilicium, Aluminium, Kupfer etc.) als auch Isolatoren (z.B. aus verschiedenen Formen von Siliciumdioxid, Siliciumnitrid etc.) werden dazu verwendet, Transistoren und ihre Komponenten zu verbinden und zu isolieren. Ein selektives Dotieren verschiedener Bereiche des Halbleitersubstrats ermöglicht eine Änderung der Leitfähigkeit des Substrats beim Anlegen einer Spannung. Indem Strukturen dieser verschiedenen Komponenten erzeugt werden, können Millionen von Transistoren aufgebaut und miteinander verdrahtet werden, um den komplexen Schaltungsaufbau einer modernen mikroelektronischen Einheit zu bilden. Bei der Halbleiter-Lithographie handelt es sich um die Bildung von dreidimensionalen Reliefdarstellungen oder Strukturen auf dem Halbleitersubstrat für einen nachfolgenden Transfer der Struktur auf das Substrat. Bei der Halbleiter-Lithographie werden die Strukturen mittels eines lichtempfindlichen Polymers gebildet, das als ein Photoresist bezeichnet wird. Um die komplexen Strukturen, die einen Transistor ausmachen, und die vielen Drähte zu errichten, welche die Millionen von Transistoren einer Schaltung verbinden, werden Lithographie-Schritte und Schritte für einen Transfer der Ätzstruktur mehrere Male wiederholt. Jede Struktur, die auf den Wafer gedruckt wird, wird in Bezug auf die zuvor gebildeten Strukturen justiert, und nach und nach werden die Leiter, Isolatoren und selektiv dotierten Bereiche gebildet, um die endgültige Einheit zu erzeugen.
  • Das Flussdiagramm und die Blockschaubilder in den Figuren stellen mögliche Realisierungen von Herstellungs- und/oder Betriebsverfahren gemäß verschiedenen Ausführungsformen der vorliegenden Erfindung dar. Verschiedene Funktionen/Vorgänge des Verfahrens sind durch Blöcke in dem Flussdiagramm dargestellt. Bei einigen alternativen Realisierungen können die Funktionen, die in den Blöcken vermerkt sind, in einer anderen Reihenfolge auftreten, als in den Figuren angemerkt. Zwei Blöcke, die aufeinanderfolgend gezeigt sind, können zum Beispiel in Wirklichkeit im Wesentlichen gleichzeitig ausgeführt werden, oder die Blöcke können mitunter in Abhängigkeit von der involvierten Funktionsweise in der umgekehrten Reihenfolge ausgeführt werden.
  • Die Beschreibungen der verschiedenen Ausführungsformen der vorliegenden Erfindung wurden zu Zwecken der Darstellung präsentiert, sie sollen jedoch nicht erschöpfend oder auf die beschriebenen Ausführungsformen beschränkt sein. Für einen Fachmann sind viele Modifikationen und Variationen ersichtlich, ohne von dem Umfang und dem Inhalt der beschriebenen Ausführungsformen abzuweichen. Die hierin verwendete Terminologie wurde gewählt, um die Grundgedanken der Ausführungsformen, die praktische Anwendung oder die technische Verbesserung gegenüber Technologien am besten zu erläutern, die auf dem Markt zu finden sind, oder um es anderen Fachleuten zu ermöglichen, die hierin beschriebenen Ausführungsformen zu verstehen.

Claims (25)

  1. Verfahren zur Herstellung einer Halbleitereinheit, wobei das Verfahren umfasst: Bilden eines Halbleiter-Fin auf einem dotierten Bereich eines Substrats; Zurücksetzen eines Teils des dotierten Bereichs; und Bilden eines eingebetteten Kontakts auf dem zurückgesetzten Teil des dotierten Bereichs; wobei eine Leitfähigkeit des eingebetteten Kontakts höher als eine Leitfähigkeit des dotierten Bereichs ist.
  2. Verfahren nach Anspruch 1, das des Weiteren ein Bilden eines leitfähigen Gates über einem Kanalbereich des Halbleiter-Fin umfasst.
  3. Verfahren nach Anspruch 2, das des Weiteren ein Bilden eines unteren Abstandshalters zwischen dem dotierten Bereich und dem leitfähigen Gate umfasst.
  4. Verfahren nach Anspruch 3, das des Weiteren ein Bilden eines oberen Abstandshalters über dem leitfähigen Gate und dem unteren Abstandshalter umfasst.
  5. Verfahren nach Anspruch 1, das des Weiteren ein Bilden eines leitfähigen Kontakts auf einer Oberfläche des Halbleiter-Fin umfasst.
  6. Verfahren nach Anspruch 1, das des Weiteren ein Bilden eines leitfähigen Kontakts auf einer Oberfläche des eingebetteten Kontakts umfasst.
  7. Verfahren nach Anspruch 1, wobei sich der eingebettete Kontakt um drei Seiten des Halbleiter-Fin herum zieht.
  8. Verfahren nach Anspruch 1, wobei der eingebettete Kontakt ein Metall aufweist.
  9. Verfahren nach Anspruch 1, wobei der eingebettete Kontakt Titan aufweist.
  10. Verfahren nach Anspruch 1, wobei das Bilden des eingebetteten Kontakts ein konformes Abscheiden eines leitfähigen Materials über den zurückgesetzten Teil des dotierten Bereichs hinweg und über Seitenwände des leitfähigen Gates hinweg umfasst.
  11. Verfahren nach Anspruch 10, wobei das Bilden des eingebetteten Kontakts des Weiteren ein Entfernen der Teile des eingebetteten Kontakts umfasst, die auf Seitenwänden des leitfähigen Gates abgeschieden sind.
  12. Verfahren nach Anspruch 1, wobei der zurückgesetzte Teil des dotierten Bereichs etwa 10 nm bis etwa 15 nm zurückgesetzt ist.
  13. Verfahren zur Herstellung einer Halbleitereinheit, wobei das Verfahren umfasst: Bilden eines Halbleiter-Fin auf einem dotierten Bereich eines Substrats; Bilden eines leitfähigen Gates über einem Kanalbereich des Halbleiter-Fin; Zurücksetzen eines Teils des dotierten Bereichs benachbart zu dem Halbleiter-Fin; Bilden einer leitfähigen Leiste auf dem zurückgesetzten Teil des dotierten Bereichs; Bilden einer dielektrischen Schicht zwischen der leitfähigen Leiste und dem leitfähigen Gate; Bilden eines ersten leitfähigen Kontakts auf einer Oberfläche der leitfähigen Leiste; und Bilden eines zweiten leitfähigen Kontakts auf einer Oberfläche des Halbleiter-Fin; wobei eine Leitfähigkeit der leitfähigen Leiste höher als eine Leitfähigkeit des dotierten Bereichs ist.
  14. Verfahren nach Anspruch 13, wobei sich die leitfähige Leiste um drei Seiten des Halbleiter-Fin herum zieht.
  15. Verfahren nach Anspruch 13, wobei die leitfähige Leiste ein Metall aufweist.
  16. Verfahren nach Anspruch 15, wobei das Bilden der leitfähigen Leiste ein Abscheiden des Metalls über den zurückgesetzten Teil des dotierten Bereichs hinweg und über Seitenwände des leitfähigen Gates hinweg umfasst.
  17. Verfahren nach Anspruch 16, wobei das Bilden der leitfähigen Leiste des Weiteren ein Entfernen der Teile der leitfähigen Leiste umfasst, die auf Seitenwänden des leitfähigen Gates abgeschieden sind.
  18. Verfahren nach Anspruch 13, wobei die leitfähige Leiste eine Dicke von etwa 7 nm bis etwa 12 nm aufweist.
  19. Halbleitereinheit, die aufweist: einen Halbleiter-Fin auf einem dotierten Bereich eines Substrats; und einen eingebetteten unteren Kontakt, der auf einem zurückgesetzten Teil des dotierten Bereichs entlang drei Seiten des Halbleiter-Fin ausgebildet ist, wobei eine Leitfähigkeit des eingebetteten unteren Kontakts höher als eine Leitfähigkeit des dotierten Bereichs ist.
  20. Halbleitereinheit nach Anspruch 19, wobei der eingebettete untere Kontakt eine Dicke von etwa 7 nm bis etwa 12 nm aufweist.
  21. Halbleitereinheit, die aufweist: einen Halbleiter-Fin auf einem dotierten Bereich eines Substrats; ein leitfähiges Gate, das über einem Kanalbereich des Halbleiter-Fin ausgebildet ist; einen unteren Abstandshalter zwischen dem leitfähigen Gate und dem dotierten Bereich; eine leitfähige Leiste auf einem zurückgesetzten Teil des dotierten Bereichs; eine dielektrische Schicht zwischen der leitfähigen Leiste und dem leitfähigen Gate; einen ersten leitfähigen Kontakt auf einer Oberfläche der leitfähigen Leiste; und einen zweiten leitfähigen Kontakt auf einer Oberfläche des Halbleiter-Fin; wobei eine Leitfähigkeit der leitfähigen Leiste höher als eine Leitfähigkeit des dotierten Bereichs ist.
  22. Halbleitereinheit nach Anspruch 19, wobei der eingebettete untere Kontakt etwa 3 nm bis etwa 5 nm unter den unteren Abstandshalter zurückgesetzt ist.
  23. Verfahren zum Betreiben einer Halbleitereinheit, wobei das Verfahren umfasst: Bereitstellen einer Halbleitereinheit, die aufweist: einen Halbleiter-Fin auf einem unteren dotierten Bereich eines Substrats; ein leitfähiges Gate, das über einem Kanalbereich des Halbleiter-Fin ausgebildet ist; einen oberen dotierten Bereich auf einer Oberfläche des Halbleiter-Fin; einen oberen Source-/Drain(S/D)-Kontakt auf einer Oberfläche des oberen dotierten Bereichs; eine leitfähige Leiste auf einem zurückgesetzten Teil des dotierten Bereichs; und einen unteren S/D-Kontakt auf einer Oberfläche der leitfähigen Leiste; und Leiten eines Stroms von dem oberen S/D-Kontakt durch einen Teil der leitfähigen Leiste hindurch zu dem unteren S/D-Kontakt.
  24. Verfahren nach Anspruch 23, das des Weiteren einen ersten leitfähigen Pfad, der durch einen ersten Teil des Halbleiter-Fin hindurch verläuft, und einen zweiten leitfähigen Pfad aufweist, der durch einen zweiten Teil des Halbleiter-Fin hindurch verlä uft.
  25. Verfahren nach Anspruch 24, wobei der erste und der zweite leitfähige Pfad eine gleiche Wegstrecke durch den unteren dotierten Bereich hindurch aufweisen.
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