DE102019204737B4 - Hybrid-Gate-Schnitt - Google Patents

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Abstract

Verfahren zum Bilden einer Halbleiterstruktur, umfassend:
ein Bilden einer Vielzahl von Halbleiter-Finnen (120) über einem Halbleitersubstrat (100);
ein Bilden einer Opfergateschicht (400) über den Finnen (120);
ein Ätzen der Opfergateschicht (400), um Opfergates (430) und eine schmale Gateschnittöffnung (442) zu bilden, die sich durch einen Abschnitt eines der Opfergates (430) zwischen benachbarten Finnen (120) erstreckt;
danach ein Bilden einer ersten Abstandshalterschicht (450) über den Seitenwänden der Opfergates (430);
ein Bilden einer zweiten Abstandshalterschicht (460) über den Seitenwänden der ersten Abstandshalterschicht (450);
danach ein Ätzen eines der Opfergates (430), um eine breite Gateöffnung (482) zu bilden, die sich zwischen benachbarten Finnen (120) durch das Opfergate (430) erstreckt und orthogonal zu einer Längenabmessung der Finnen (120) gemessen eine größere Breite hat als die schmale Gateschnittöffnung (442); und
ein Bilden einer dielektrischen Füllschicht (490) innerhalb der breiten Gateschnittöffnung (482).

Description

  • Hintergrund
  • Die vorliegende Erfindung betrifft allgemein Halbleiterbauelemente und insbesondere Verfahren zur Herstellung von Finnen-Feldeffekttransistoren.
  • Vollständig verarmte Bauelemente wie Finnen-Feldeffekttransistoren (FinFETs) sind Kandidaten, um eine Skalierung der Gatelängen der nächsten Generation auf 14 nm und darunter zu ermöglichen. Finnen-Feldeffekttransistoren (FinFETs) weisen eine dreidimensionale Architektur auf, bei der der Transistorkanal über die Oberfläche eines Halbleitersubstrats angehoben wird, anstatt dass der Kanal an oder direkt unter der Oberfläche angeordnet ist. Mit einem erhöhten Kanal kann das Gate um die Seiten des Kanals gewickelt werden, was eine verbesserte elektrostatische Steuerung der Vorrichtung ermöglicht.
  • Die Herstellung von FinFETs nutzt typischerweise einen selbstausgerichteten Prozess, um extrem dünne Finnen, beispielsweise 20 nm oder weniger, auf der Oberfläche eines Substrats unter Verwendung von selektiven Ätztechniken zu erzeugen. Es wird dann eine GateStruktur abgeschieden, um mehrere Oberflächen von jeder Finne zu kontaktieren, so dass eine Multi-Gate-Architektur gebildet wird.
  • Die Gatestruktur kann unter Verwendung eines Gate-First- oder eines Gate-Last-Herstellungsprozesses gebildet werden. Ein Gate-Last-Prozess, wie ein Ersatz-Metal-Gate-Prozess (RMG-Prozess), verwendet ein Opfer- oder Dummy-Gate, das typischerweise nach der Aktivierung der Vorrichtung durch ein funktionales Gate ersetzt wird, d.h. nach der Dotiermittelimplantation in die Source/Drain-Bereiche der Finnen und einem zugehörigen Eintreib-Tempern, um zu vermeiden, dass die funktionalen Gatematerialien dem mit der Aktivierung verbundenen Wärmebudget ausgesetzt werden.
  • Vor dem Entfernen des Opfergates und dem Bilden eines betriebsfähigen Gates kann ein Gateschnitt-Modul verwendet werden, um das Opfergate abzutrennen (d.h. zu segmentieren), so dass mehrere benachbarte Bauelemente festgelegt und isoliert werden. In Verbindung mit einem solchen Prozess werden Teile des Opfergates entfernt, um Öffnungen zu bilden, die mit einem beim Ätzen selektiven dielektrischen Material, d.h. einer Isolierschicht, gefüllt sind, die eine Barriere zwischen benachbarten betriebsfähigen Gates nach dem Entfernen und Ersetzen des verbleibenden Opfergatematerial bereitstellen. An fortgeschrittenen Knoten bleibt es jedoch ungeachtet der jüngsten Entwicklungen eine Herausforderung, eine Gateschnittöffnung sowohl mit der gewünschten kritischen Abmessung (den kritischen Abmessungen) als auch mit der Ausrichtungsgenauigkeit inmitten einer Vielzahl von dicht angeordneten Finnen festzulegen.
  • Bekannt ist dabei aus US 2016/0 260 607 A1 ein Verfahren zur Bildung einer Halbleiterstruktur mit zwei Photolack-Belichtungsprozessen um einen Gateschnitt bereitzustellen, aus US 2017/0 025 511 A1 eine Halbleitervorrichtung mit Gatetrennungsmerkmalen sowei ein Verfahren zu deren Herstellung sowie aus US 2017/ 0 345 820 A1 eine FinFET-Vorrichtung und deren Herstellung, wobei die Vorrichtung wenigstens einen Kurz- sowie einen Langkanal FinFET enthält.
  • Zusammenfassung
  • Dementsprechend wäre es vorteilhaft, ein Verfahren zum Definieren eines Opfergates mit kritischen Abmessungen mit einem hohen Grad an Genauigkeit und Präzision bereitzustellen, insbesondere ein Opfergate, das die Bildung eines betriebsfähigen Gates an fortschrittlichen Knoten ermöglicht, während Kurzschlüsse an fortschrittlichen Knoten zwischen benachbarten Gates vermieden werden, Designregeln geändert werden oder Flächen anderweitig beeinträchtigt werden.
  • Gemäß der Verwendung hierin bezieht sich ein „betriebsfähiges Gate“ oder „Gate“ auf eine Struktur, die zur Steuerung des Ausgangsstroms (d.h. des Flusses von Ladungsträgern durch einen Kanal) einer Halbleitervorrichtung unter Verwendung eines elektrischen Feldes oder in einigen Fällen ein magnetisches Feld verwendet wird und ein Gatedielektrikum und einen Gateleiter umfasst.
  • Offenbart ist ein Hybrid-Gate-Schnitt-Schema, das in Verbindung mit einem Ersatzmetallgate (RMG) -Prozessfluss zum Herstellen von Finnen-Feldeffekttransistoren (FinFETs) verwendet werden kann, bei denen getrennte Strukturierungs-, Ätz- und Abscheidungsschritte zum Festlegen und Auffüllen von Gateschnittöffnungen verwendet werden, um jeweils schmale und breite Gateschnittöffnungen zu bilden, beispielsweise zwischen eng beabstandeten Finnen und entfernt angeordneten Finnen.
  • In beispielhaften Ausführungsformen werden schmale Gateschnittöffnungen unter Verwendung einer ersten Schnittmethode gebildet, wobei die schmalen Gateschnittöffnungen nach dem Abscheiden einer Opfergateschicht, aber vor einem Strukturieren (oder während eines Strukturierens) und Ätzen der Opfergateschicht gebildet werden, um Opfergates zu bilden. Die schmalen Gateschnittöffnungen sind mit einer zusammengesetzten dielektrischen Schicht, d.h. einer ersten und einer zweiten Abstandshalterschicht, gefüllt. Andererseits werden breite Gateschnittöffnungen unter Verwendung einer Cut-Last-Methodologie gebildet, wobei breite Gateschnittöffnungen nach dem Abscheiden und Strukturieren der Opfergateschicht gebildet werden, um die Opfergates zu bilden. Eine einzelne dielektrische Schicht wird abgeschieden, um die breiten Gateschnittöffnungen zu füllen.
  • Gemäß bestimmten Ausführungsformen umfasst ein Verfahren zum Bilden einer Halbleiterstruktur ein Bilden von einer Vielzahl von Halbleiterfinnen über einem Halbleitersubstrat, ein Bilden einer Opfergateschicht über den Finnen und ein Ätzen der Opfergateschicht, um ein Opfergate und eine schmale Gateschnittöffnung zu bilden, die sich durch einen Teil des Opfergates zwischen benachbarten Finnen erstreckt.
  • Über den Seitenwänden des Opfergates wird eine erste Abstandshalterschicht gebildet und über den Seitenwänden der ersten Abstandshalterschicht wird eine zweite Abstandshalterschicht gebildet. Danach wird das Opfergate geätzt, um eine breite Gateöffnung zu bilden, die sich zwischen benachbarten Finnen durch das Opfergate erstreckt, und innerhalb der breiten Gateschnittöffnung wird eine dielektrische Füllschicht abgeschieden
  • Gemäß weiteren Ausführungsformen umfasst eine Halbleiterstruktur eine Vielzahl von Halbleiterfinnen, die über einem Halbleitersubstrat angeordnet sind, und ein betriebsfähiges Gate, das über einem Kanalbereich von jeder der Finnen angeordnet ist. Ein schmaler Gateschnittbereich erstreckt sich zwischen einem ersten betriebsfähigen Gate und einem zweiten betriebsfähigen Gate, wobei der schmale Gateschnittbereich eine erste Abstandshalterschicht und eine zweite Abstandshalterschicht umfasst. Die erste Abstandshalterschicht ist über einer Seitenwand des ersten betriebsfähigen Gates und über einer Seitenwand des zweiten betreibsfähigen Gates angeordnet und die zweite Abstandshalterschicht ist über Seitenwänden der ersten Abstandshalterschicht angeordnet.
  • Die Struktur umfasst ferner einen breiten Gateschnittbereich, der sich zwischen einem dritten betriebsfähigen Gate und einem vierten betriebsfähigen Gate erstreckt, wobei der breite Gateschnittbereich eine dielektrische Füllschicht umfasst.
  • Die offenbarten Verfahren können ein Aushöhlen eines Zwischenschichtdielektrikums (ILD) verhindern, das in der Nähe der schmalen Gateschnittöffnungen angeordnet ist, da die schmalen Gateschnittöffnungen vor der Abscheidung der ILD definiert werden. Darüber hinaus verringern die offenbarten Verfahren und resultierenden Strukturen die Neigung zu Kurzschlüssen zwischen benachbarten betriebsfähigen Gates.
  • Erfindungsgemäß ist ein Verfahren nach Anspruch 1 sowie eine Vorrichtung nach Anspruch 11.
  • Figurenliste
  • Die folgende detaillierte Beschreibung spezifischer Ausführungsformen der vorliegenden Erfindung kann am besten verstanden werden, wenn sie in Verbindung mit den folgenden Zeichnungen gelesen wird, wobei gleiche Strukturen mit gleichen Bezugszeichen bezeichnet sind und in welchen:
    • 1A eine vereinfachte Querschnittsansicht einer FinFET-Architektur gemäß verschiedenen Ausführungsformen ist, die einen engen Gateschnittbereich zwischen benachbarten Finnen zeigt;
    • 1B eine vereinfachte Querschnittsansicht einer FinFET-Architektur gemäß verschiedenen Ausführungsformen ist, die einen breiten Gateschnittbereich zeigt;
    • 2 eine schematische Draufsicht von oben nach unten ist, die die Bildung einer Opfergateschicht über einer Vielzahl von Halbleiterfinnen und einer strukturierten Hartmaske über der Opfergateschicht darstellt;
    • 3 das Ergebnis eines weiteren Ätzens der Hartmaske zeigt, um einen schmalen Gateschnittbereich zu definieren;
    • 4 eine Draufsicht von oben nach unten ist, die das Ätzen der Opfergateschicht unter Verwendung der Hartmaske als eine Ätzmaske zum Bilden von Opfergates und einer schmalen Gateschnittöffnung darstellt;
    • 4A ist eine Querschnittsansicht entlang der Linie A von 4 ist, die ein Opfergate und eine schmale Gateschnittöffnung zeigt, die über einer Flachgrabenisolationsschicht (STI-Schicht) zwischen benachbarten Finnen liegt;
    • 4B eine Querschnittsansicht entlang der Linie B von 4 ist, die ein Paar von Opfergates zeigt, die über einer Halbleiterfinne liegen;
    • 5 die Struktur von 4 nach der Bildung einer ersten Abstandshalterschicht über den Seitenwänden der Opfergates und innerhalb der engen Gateschnittöffnung zeigt.
    • 5A ein Opfergate und die erste Abstandshalterschicht darstellt, die über Seitenwänden des Opfergates angeordnet ist;
    • 5B die erste Abstandshalterschicht zeigt, die über den Seitenwänden des Paares von Opfergates angeordnet ist;
    • 6 die Bildung einer zweiten Abstandshalterschicht über den Seitenwänden der ersten Abstandshalterschicht und das Füllen der schmalen Gateschnittöffnung zeigt;
    • 6A die zweite Abstandshalterschicht zeigt, die einen Abschnitt der schmalen Gateschnittöffnung füllt;
    • 6B die Bildung von Source/Drain-Übergängen über Source/Drain-Bereichen der Finne zeigt;
    • 7 die Bildung eines Zwischenschichtdielektrikums über Kontakt- und Nichtkontaktbereichen zwischen den Opfergates zeigt;
    • 7A die Bildung des Zwischenschichtdielektrikums zwischen einem Opfergate und dem schmalen Gateschnittbereich zeigt;
    • 7B die Bildung des Zwischenschichtdielektrikums zwischen dem Paar von Opfergates und über den Source/Drain-Übergängen zeigt;
    • 8 das Entfernen der Hartmaske zum Freilegen der Opfergates zeigt;
    • 8A das Entfernen der Hartmaske über den Opfergates zeigt;
    • 8B das Entfernen der Hartmaske über den Opfergates und die resultierende planarisierte Struktur zeigt;
    • 9 die Bildung einer breiten Gateschnittöffnung über der Flachgrabenisolationsschicht und zwischen entfernt beabstandeten Finnen zeigt;
    • 9A die Struktur des schmalen Gateschnittbereichs nach dem Bilden der breiten Gateschnittöffnung zeigt;
    • 9B das Ätzen des Opfergates zum Bilden der Schnittöffnung für das breite Gate über STI zeigt;
    • 10 die Abscheidung einer dielektrischen Füllschicht innerhalb der breiten Gateschnittöffnung zeigt;
    • 10A eine Ansicht nach der Planarisierung ist, die den engen Gateschnittbereich nach der Ablagerung der dielektrischen Schicht zeigt, um die breite Gateschnittöffnung zu füllen; und
    • 10B eine Ansicht nach der Planarisierung ist, die den breiten Gateschnittbereich nach der Abscheidung der dielektrischen Füllschicht innerhalb der breiten Gateschnittöffnung zeigt.
  • Detaillierte Beschreibung
  • Es wird nun ausführlicher auf verschiedene Ausführungsformen der Erfindung Bezug genommen, von denen einige Ausführungsformen in den beigefügten Zeichnungen dargestellt sind. In allen Zeichnungen werden die gleichen Bezugszeichen verwendet, um auf dieselben oder ähnliche Teile Bezug zu nehmen.
  • Es werden FinFET-Vorrichtungsstrukturen und -verfahren zum Herstellen von FinFET-Bauelementen und insbesondere Verfahren offenbart, in denen das Trennen benachbarter Bauelemente die Bildung eines schmalen Gateschnittbereichs, wie zwischen eng beabstandeten Finnen, und eines breiten Gateschnittbereichs, wie zwischen entfernt beabstandeten Finnen, umfasst. Eine schmale Gateschnittöffnung, die zum Festlegen des engen Gateschnittbereichs mit einer ersten und einer zweiten Abstandshalterschicht gefüllt ist, wird während des Ätzens einer Opfergateschicht gebildet, um Opfergates zu bilden, während eine breite Gateschnittöffnung, die mit einer einzigen dielektrischen Schicht gefüllt ist, um den breiten Gateschnittbereich zu bilden, nach der Bildung der Opfergates gebildet wird.
  • In 1A und 1B sind mehrere Halbleiterfinnen 120 über einem Halbleitersubstrat 100 angeordnet und ein Opfergate 430 ist orthogonal zu den Finnen 120 angeordnet und überspannt sie. In 1A, wie hierin ausführlicher erläutert wird, unterteilt ein schmaler Gateschnittbereich 440 zwischen den Finnen 120 die Opfergates 430 und umfasst eine erste und zweite Abstandshalterschicht 450, 460 innerhalb des engen Gateschnittbereichs 440. In 1B umfasst ein breiter Gateschnittbereich 480 eine dielektrische Schicht 490 zwischen den Opfergates 430, die benachbarte Finnen 120 überlagern.
  • Es versteht sich, dass der schmale Gateschnittbereich 440 und der breite Gateschnittbereich 480 in verschiedenen Bauelementbereichen über dem gleichen Substrat 100 gebildet sein können. Verfahren zum Bilden einer solchen Hybrid-Gate-Schnitt-Architektur, die sowohl schmale als auch breite Gateschnittbereiche umfasst, werden hier mit Bezug auf die 2-10 beschrieben.
  • In den dargestellten Ausführungsformen sind die Halbleiterfinnen 120 parallel angeordnet und innerhalb eines Subfinnenbereichs 122 durch eine Flachgrabenisolationsschicht 200 seitlich voneinander isoliert. Die Finnen 120 erstrecken sich über eine obere Oberfläche der Flachgrabenisolationsschicht (STI) -Schicht 200 und definieren einen aktiven Vorrichtungsbereich 124. Gemäß verschiedenen Ausführungsformen kann eine erste Gruppe von Finnen 120, wie beispielsweise Finnen innerhalb eines ersten Vorrichtungsbereichs des Substrats 100, so konfiguriert sein, dass sie einen FET vom n-Typ bildet (NFET) bilden, während eine zweite Gruppe von Finnen 120, die sich in einem zweiten Vorrichtungsbereich des Substrats 100 befindet, so konfiguriert sein kann, dass sie einen FET (PFET) vom p-Typ bildet.
  • Das Substrat 100 kann ein Halbleitermaterial wie Silizium, z. B. einkristallines Si oder polykristallines Si, oder ein Silizium enthaltendes Material umfassen. Silizium enthaltende Materialien umfassen einkristallines Silizium-Germanium (SiGe), polykristallines Silizium-Germanium, mit Kohlenstoff dotiertes Silizium (Si: C), amorphes Si, sowie Kombinationen und mehrlagige Schichten davon. Der Begriff „Einkristall“, wie er hier verwendet wird, bezeichnet einen kristallinen Feststoff, in dem das Kristallgitter des gesamten Feststoffs zu den Rändern des Feststoffs hin im Wesentlichen kontinuierlich und im Wesentlichen ungebrochen ist und im Wesentlichen keine Korngrenzen aufweist.
  • Das Substrat 100 ist jedoch nicht auf Silizium enthaltende Materialien beschränkt, da das Substrat 100 andere Halbleitermaterialien umfassen kann, einschließlich Ge und Verbindungshalbleiter, einschließlich Ill-V-Verbindungshalbleiter wie beispielsweise GaAs, InAs, GaN, GaP, InSb, ZnSe und ZnS, sowie II-VI-Verbindungshalbleiter wie CdSe, CdS, CdTe, ZnSe, ZnS und ZnTe.
  • Das Substrat 100 kann ein Bulksubstrat oder ein Verbundsubstrat wie ein Halbleiterauf-Isolator-Substrat (SOI-Substrat) sein, das von unten nach oben einen Griffabschnitt, eine Isolierschicht (z. B. eine vergrabene Oxidschicht) und eine Halbleitermaterialschicht umfasst.
  • Das Substrat 100 kann Abmessungen aufweisen, wie sie typischerweise im Stand der Technik verwendet werden, und kann zum Beispiel ein Halbleiterwafer sein. Beispiele für Wafer-Durchmesser umfassen 50, 100, 150, 200, 300 und 450 mm, sind jedoch nicht darauf beschränkt. Die gesamte Substratdicke kann im Bereich von 250 Mikrometern bis 1500 Mikrometern liegen, obwohl in bestimmten Ausführungsformen die Substratdicke im Bereich von 725 bis 775 Mikrometern liegt, was Dickenabmessungen entspricht, die üblicherweise bei der Silizium-CMOS-Verarbeitung verwendet werden. Das Halbleitersubstrat 100 kann zum Beispiel Silizium mit der Orientierung (100) oder (111) umfassen.
  • In verschiedenen Ausführungsformen umfassen die Finnen 120 ein Halbleitermaterial, wie etwa Silizium, und können durch Strukturieren und anschließendes Ätzen des Halbleitersubstrats 100, z. B. eines oberen Abschnitts des Halbleitersubstrats, gebildet werden. In mehreren Ausführungsformen werden die Finnen 120 von dem Halbleitersubstrat 100 geätzt und grenzen daher an dieses an. Zum Beispiel können die Finnen 120 unter Verwendung eines Seitenwand-Bildübertragungsprozesses (SIT-Prozess) gebildet werden, wie er dem Fachmann bekannt ist.
  • In bestimmten Ausführungsformen können die Finnen 120 eine Breite von 5 nm bis 20 nm und eine Höhe von 40 nm bis 150 nm haben, obwohl andere Dimensionen in Betracht gezogen werden. Die Finnen 120 können auf dem Substrat 100 in einem regelmäßigen Abstand oder Pitch (d) angeordnet sein. Wie hier verwendet, bezieht sich der Begriff „Abstand“ auf die Summe aus der Finnenbreite und des Abstands zwischen einem Paar von benachbarten Finnen. In beispielhaften Ausführungsformen kann der Finnenabstand (d) innerhalb eines gegebenen Vorrichtungsbereichs innerhalb eines Bereichs von 20 bis 100 nm liegen, z. B. 20, 30, 40, 50, 60, 70, 80, 90 oder 100 nm, einschließlich der Bereiche zwischen jedem der vorhergehenden Werte, obwohl kleinere und größere Pitch-Werte verwendet werden können.
  • Mit weiterem Bezug auf die 1A und 1B kann die Flachgrabenisolationsschicht (STI-Schicht) 200 verwendet werden, um eine elektrische Isolierung zwischen den Finnen 120 und zwischen benachbarten Vorrichtungen bereitzustellen, wie es für die gebildeten Schaltungen erforderlich ist. Ein STI-Prozess für FinFET-Bauelemente umfasst ein Erzeugen von Isolationsgräben in dem Halbleitersubstrat 100 durch einen anisotropen Ätzprozess. Der Isolationsgraben zwischen jeder benachbarten Finne kann ein relativ niedriges Aspektverhältnis haben (z. B. das Verhältnis der Tiefe des Isolationsgrabens zu seiner Breite). Ein dielektrisches Füllmaterial, wie Siliziumdioxid, wird beispielsweise in den Isolationsgräben abgeschieden, wobei ein verbesserter Prozess mit hohem Aspektverhältnis (eHARP) zum Füllen der Isolationsgräben verwendet wird. Das abgeschiedene dielektrische Material kann dann durch einen chemisch-mechanischen Polierprozess (CMP) poliert werden, der das überschüssige dielektrische Material entfernt und eine planare STI-Struktur erzeugt. Das planarisierte Oxid wird dann zurückgeätzt, um eine vertiefte und gleichmäßig dicke Oxidisolationsschicht 200 zwischen den Finnen 120 zu bilden, wobei obere Seitenwände der Finnen 120, d.h. die Seitenwände innerhalb des aktiven Vorrichtungsbereichs 124, zur weiteren Verarbeitung freigelegt werden können.
  • „Planarisierung“ und „Planarisierung“, wie hierin verwendet, beziehen sich auf einen Materialentfernungsprozess, der mindestens mechanische Kräfte wie Reibungsmedien aufbringt, um eine im Wesentlichen zweidimensionale Oberfläche zu erzeugen. Ein Planarisierungsprozess kann ein chemisch-mechanisches Polieren (CMP) oder Schleifen umfassen. Das chemisch-mechanisches Polieren (CMP) ist ein Materialentfernungsprozess, bei dem sowohl chemische Reaktionen als auch mechanische Kräfte verwendet werden, um Material zu entfernen und eine Oberfläche zu planarisieren.
  • Abschnitte der Finnen 120 können mit einer dünnen konformen Oxidschicht beschichtet sein, die hier als erweiterte Gate- oder EG-Oxidschicht 310 bezeichnet wird. Die EG-Oxidschicht 310 kann zum Beispiel Siliziumdioxid umfassen und über den Finnen innerhalb des aktiven Vorrichtungsbereichs 124 gebildet sein. Die EG-Oxidschicht 310 kann eine Dicke von 2 bis 3 nm aufweisen. Während der Herstellung der FinFET-Vorrichtung kann das EG-Oxid 310 von den Source- und Drain-Bereichen der Finnen und/oder Kanalbereiche der Finnen entfernt werden.
  • In den 1A und 1B sind eine Ersatzmetallgate- (RMG) -Struktur nach der Bildung eines Opfergates 430 über den jeweiligen Kanalbereichen der Finnen 120 dargestellt. Das Opfergate 430 kann unter Verwendung herkömmlicher Abscheidungsprozesse, Photolithographieprozesse und Ätzprozesse gebildet werden. Das Opfergate 430 kann beispielsweise eine Schicht aus amorphem Silizium (a-Si) oder polykristallinem Silizium umfassen. Amorphes elementares Silizium kann unter Verwendung einer chemischen Gasphasenabscheidung, wie beispielsweise eine chemische Gasphasenabscheidung bei niedrigem Druck (LPCVD) bei Temperaturen im Bereich von 450 ° C bis 700 ° C abgeschieden werden. Silan (SiH4) kann als ein Precursor für die CVD-Siliziumabscheidung verwendet werden.
  • Das Opfergate 430 kann eine Dicke aufweisen, die ausreicht, um die Finnen 120 vollständig zu bedecken. Zum Beispiel kann eine Dicke des Opfergates 430 im Bereich von 50 bis 200 nm liegen, z. B. 50, 75, 100, 125, 150, 175 oder 200 nm, einschließlich der Bereiche zwischen einem der vorstehenden Werte, obwohl auch geringere und größere Dicken verwendet werden können.
  • Mit Bezug auf 2 kann ein Opfergate 430 aus einer großflächigen (blanket) Opfergateschicht 400 gebildet werden, die über den Finnen abgeschieden wird. Eine Hartmaske 410 wird über der Opfergateschicht 400 gebildet und zum Beispiel unter Verwendung herkömmlicher Photolithographie- und Ätztechniken strukturiert. Die Hartmaske 410 kann ein dielektrisches Material wie etwa Siliziumnitrid umfassen und kann unter Verwendung von einer chemischen Gasphasenabscheidung gebildet werden.
  • Mit Bezug auf 3 wird zusätzlich zur Strukturierung der Hartmaske 410 zum Definieren der Opfergates die Hartmaske 410 strukturiert, um den schmalen Gateschnittbereich 440 zu definieren. Der schmale Gateschnittbereich 440 befindet sich zwischen einem benachbarten Paar von Finnen und identifiziert den Abschnitt des Opfergates, der geschnitten wird.
  • Bezugnehmend auf 4 wird danach unter Verwendung der Hartmaske 410 als Ätzmaske die Opfergateschicht 400 geätzt, um die Opfergates 430 zu bilden, die eine schmale Gateschnittöffnung 442 umfassen, die ein Opfergate segmentiert. Das heißt, die schmale Gateschnittöffnung 442 wird während des Ätzschritts gebildet, der die Opfergates bildet. Wie in 4A zu sehen ist, befindet sich die schmale Gateschnittöffnung zwischen benachbarten Finnen, d.h. über der Flachgrabenisolationsschicht 200.
  • Der Strukturübertragungsätzprozess zum Bilden der Opfergates 430 und der schmalen Gateschnittöffnung 442 umfasst typischerweise ein anisotropes Ätzen. In bestimmten Ausführungsformen kann ein Trockenätzprozess, wie z.B. ein reaktives lonenätzen (RIE), verwendet werden. In anderen Ausführungsformen kann ein nasschemisches Ätzmittel verwendet werden. In noch weiteren Ausführungsformen kann eine Kombination aus Trockenätzen und Nassätzen verwendet werden.
  • Die Opfergates 430 sind dafür ausgelegt, eine temporäre Struktur für ein Ersatz-Metallgatemodul (RMG-Modul) bereitzustellen, das zum Bilden eines betriebsfähigen Gates über den jeweiligen Kanalbereichen einer Finne 120 verwendet wird.
  • Die schmale Gateschnittöffnung 442 kann Flächenabmessungen (Länge und Breite) aufweisen, die unabhängig von 10 bis 25 nm reichen können, z. B. 10, 15, 20 oder 25 nm, einschließlich der Bereiche zwischen einem der vorstehenden Werte, obwohl kleinere und größere Abmessungen verwendet werden können. Entlang einer Abmessung orthogonal zu einer Längsrichtung der Finnen ist eine seitliche Abmessung (kritische Dimension) (w) der schmalen Gateschnittöffnung 442 durch das betroffene Opfergate 430 und die darüberliegende Hartmaske 410 definiert.
  • Gemäß bestimmten Ausführungsformen kann durch Bilden der engen Gateschnittöffnung 442 vor oder während des Ätzvorgangs der Opfergateschicht 400 zum Bilden der Opfergates 430 die Menge des in der schmalen Gateschnittöffnung 442 verbleibenden Opfergatorrests kleiner sein als die Menge an Rest, die mit dem Ätzen der bereits gebildeten Opfergate 430 in einem späteren Ätzschritt verbunden ist, um die enge Gateschnittöffnung 442 zu bilden. Der Ätzrest innerhalb des schmalen Gateschnittbereichs 440 kann zu Gate-to-Gate (d.h. „Spitze-zu-Spitze“) -Kurzschlüsse zwischen später gebildeten betriebsfähigen Gates beitragen und die Leistung und den Ertrag beeinträchtigen. Es versteht sich, dass die Zurückhaltung des Ätzrückstands durch die relativ enge kritische Dimension (CD) der schmalen Gateschnittöffnung 442 verstärkt werden kann.
  • Mit Bezug auf 5, 5A und 5B wird eine erste Abstandshalterschicht 450 über den Seitenwänden der Opfergate 430 gebildet, einschließlich innerhalb der engen Gateschnittöffnung 442 über den Endwänden des geschnittenen Opfergates. Die erste Abstandshalterschicht 450 füllt die schmale Gateschnittöffnung 442 entlang einer zu einer Länge der Finnen 120 orthogonalen Abmessung teilweise aus. Das heißt, der schmale Gateabschnittbereich 440 umfasst eine erste Abstandshalterschicht 450, die über einem Paar von gegenüberliegenden Seitenwänden des schmalen Gateschnittöffnung 442 angeordnet ist. Wie in 5 dargestellt ist, ist die erste Abstandshalterschicht 450 über den Endwänden des Schnittopfergates 430 gebildet und erstreckt sich parallel zu einer Längsrichtung der Finnen 120.
  • Die erste Abstandshalterschicht 450 kann durch ein flächiges Abscheiden eines Abstandshaltermaterials (z. B. unter Verwendung einer Atomlagenabscheidung) gebildet werden, gefolgt von einem Richtungsätzen, wie etwa einem reaktiven lonenätzen (RIE), um das Abstandshaltermaterial von horizontalen Oberflächen zu entfernen. Geeignete Materialien für die erste Abstandshalterschicht 450 umfassen Oxide, Nitride und Oxynitride wie Siliziumdioxid, Siliziumnitrid, Siliziumoxynitrid und Materialien mit niedriger Dielektrizitätskonstante (low-k) wie amorpher Kohlenstoff, SiOC, SiCN, SiOCN und SiBCN als dielektrisches low-kMaterial. In bestimmten Ausführungsformen kann die Dicke der ersten Abstandshalterschicht 450 2 bis 5 nm betragen, z. B. 2, 3, 4 oder 5 nm, einschließlich der Bereiche zwischen beliebigen der vorstehenden Werte.
  • Wie zu erkennen ist, weisen die Verbindungen Siliziumdioxid und Siliziumnitrid Zusammensetzungen auf, die nominell als SiO2 bzw. Si3N4 dargestellt sind. Die Ausdrücke Siliziumdioxid und Siliziumnitrid beziehen sich nicht nur auf diese stöchiometrischen Zusammensetzungen, sondern auch auf Oxid- und Nitridzusammensetzungen, die von den stöchiometrischen Zusammensetzungen abweichen.
  • Wie hierin verwendet, bezieht sich „horizontal“ auf eine allgemeine Richtung entlang einer Hauptoberfläche eines Substrats und „vertikal“ ist eine Richtung, die im Allgemeinen dazu orthogonal ist. Weiterhin stellen „vertikal“ und „horizontal“ im dreidimensionalen Raum im Allgemeinen relativ zu der Orientierung des Substrats senkrechte Richtungen dar.
  • Mit Bezug auf 6, 6A und 6B ist eine zweite Abstandshalterschicht 460 über der ersten Abstandshalterschicht 450 gebildet. Wie in den 6 und 6A gezeigt ist, füllt die zweite Abstandshalterschicht 460 die schmale Gateschnittöffnung 440 zwischen den gegenüberliegenden Endwänden des geschnittenen Opfergates 430. Gemäß verschiedenen Ausführungsformen können die Verfahren und Materialien, die zur Bildung der ersten Abstandshalterschicht 450 verwendet werden, zur Bildung der zweiten Abstandshalterschicht 460 verwendet werden. In bestimmten Ausführungsformen kann die Dicke der zweiten Abstandshalterschicht 460 5 bis 10 nm betragen, z.B. 5, 8 oder 10 nm, einschließlich der Bereiche zwischen einem der vorstehenden Werte. Gemäß bestimmten Ausführungsformen sind die Materialien der ersten und zweiten Abstandshalterschicht in Bezug auf Siliziumdioxid und amorphes Silizium ätzselektiv. In einer beispielhaften Struktur umfasst die erste Abstandshalterschicht 450 Siliziumnitrid und die zweite Abstandshalterschicht 460 umfasst ein Low-k-Material.
  • Somit umfasst der schmale Gateschnittbereich 440 eine erste Abstandshalterschicht 450, die über den Seitenwänden des Opfergates gebildet ist, und eine zweite Abstandshalterschicht 460, die über den Seitenwänden und zwischen gegenüberliegenden ersten Abstandshalterschichten 450 gebildet ist. In bestimmten Ausführungsformen füllen die erste und zweite Abstandshalterschicht 450, 460 teilweise die schmale Durchgangsöffnung 442. In bestimmten Ausführungsformen füllen die erste und zweite Abstandshalterschicht 450, 460 die schmale Gateschnittöffnung 442 vollständig auf, wie in 6 und 6A gezeigt ist.
  • Mit Bezug auf 6B sind Source/Drain-Übergänge 500 über den Source/Drain-Bereichen der Finne 120 gebildet. Die Source/Drain-Übergänge 500 können durch lonenimplantation oder selektive Epitaxie nach der Bildung der Opfergates 430 und der Abstandshalterschichten 450, 460 gebildet werden, z.B. unter Verwendung der Abstandshalterschicht 460 als einer Ausrichtungsmaske.
  • Gemäß verschiedenen Ausführungsformen können die Source/Drain-Übergänge 500 Silizium (z.B. Si) oder ein Silizium enthaltendes Material wie Silizium-Germanium (SiGe) umfassen. Beispielsweise können SiGe-Source/Drain-Übergänge in eine PMOS-Vorrichtung eingebaut werden, um den Kanal mit Druckspannung zu beaufschlagen, wodurch die Trägerbeweglichkeit verbessert werden kann.
  • Die Ausdrücke „Epitaxie“, „epitaktisch“ und/oder „epitaktisches Wachstum und/oder epitaktische Abscheidung“ beziehen sich auf die Bildung einer Halbleitermaterialschicht auf einer Abscheidungsoberfläche eines Halbleitermaterials, in der die aufgewachsene Halbleitermaterialschicht die gleichen kristallinen Eigenschaften annimmt, wie das Halbleitermaterial der Abscheidungsoberfläche. Beispielsweise werden in einem epitaktischen Abscheidungsprozess chemische Reaktionspartner, die durch Quellgase bereitgestellt werden, gesteuert und es werden die Systemparameter so eingestellt, dass die Ablagerung von Atomen auf der Abscheidungsoberfläche erfolgt und durch Oberflächendiffusion ausreichend beweglich bleibt, um sich entsprechend der kristallinen Orientierung der Atome zu orientieren der Ablagerungsoberfläche. Daher hat ein epitaktisches Halbleitermaterial die gleichen kristallinen Eigenschaften wie die Abscheidungsoberfläche, auf der es ausgebildet ist. Beispiele für epitaktische Wachstumsprozesse umfassen eine Plasmaabscheidung mit niedriger Energie, eine Flüssigphasenepitaxie, eine Molekularstrahlepitaxie und eine chemische Dampfabscheidung bei Atmosphärendruck.
  • Die Source/Drain-Übergänge 500 können dotiert sein, was in situ durchgeführt werden kann, d.h. während des epitaktischen Wachstums oder nach dem epitaktischen Wachstum, beispielsweise unter Verwendung von Ionenimplantation oder Plasmadotierung. Durch Dotierung werden die Elektronen- und Lochträgerkonzentrationen eines intrinsischen Halbleiters im thermischen Gleichgewicht verändert. Eine dotierte Schicht oder ein dotierter Bereich kann vom p-Typ oder vom n-Typ sein.
  • Wie hierin verwendet, bezieht sich „p-Typ“ auf die Zugabe von Verunreinigungen zu einem intrinsischen Halbleiter, der einen Mangel an Valenzelektronen erzeugt. In einer Silizium enthaltenden Finne umfassen beispielhafte p-Dotiermittel, d.h. Verunreinigungen, ohne Beschränkung Bor, Aluminium, Gallium und Indium. Wie hier verwendet, bezieht sich „n-Typ“ auf die Zugabe von Verunreinigungen, die freie Elektronen zu einem intrinsischen Halbleiter beitragen. In einer Silizium enthaltenden Finne umfassen beispielhafte n-Dotiermittel, d.h. Verunreinigungen, ohne Beschränkung Antimon, Arsen und Phosphor.
  • Ein optionales Eintreib-Tempern kann verwendet werden, um Dotierstoffspezies zu diffundieren und ein gewünschtes Dotierstoffprofil zu erzeugen. In bestimmten Ausführungsformen können Dotierstoffatome innerhalb der Source/Drain-Übergänge 500 in die Halbleiterfinne 120 unter Verwendung einer Post-Epitaxie oder eines Post-Implantations-Temperns (z.B. bei einer Temperatur von 600°C bis 1400°C) diffundiert werden, um ein gewünschtes Dotierstoffprofil innerhalb der Finne zu erzeugen.
  • Unter Bezugnahme auf 7, 7A und 7B wird ein Zwischenschichtdielektrikum (ILD) 600 über den Finnen und über Source/Drain-Übergängen 500 sowie über der STI-Schicht 200 zwischen den Finnen 120 abgeschieden Der CMP-Schritt kann verwendet werden, um übermäßiges Material zu entfernen und eine planarisierte Struktur zu bilden, z. B. unter Verwendung der Hartmaske 410 als einer Ätzstoppschicht. Es versteht sich, dass die Abscheidung der ILD-Schicht 600 in verschiedenen Ausführungsformen nach der Abscheidung der ersten und zweiten Abstandshalterschicht 450, 460 durchgeführt wird, d.h. nach dem Füllen der schmalen Gateschnittöffnungen 442.
  • Die ILD-Schicht 600 kann zum Beispiel Siliziumdioxid umfassen und kann durch eine chemische Gasphasenabscheidung (CVD) gebildet werden. Wie in 8, 8A und 8B gezeigt, kann ein weiterer Polierschritt verwendet werden, um die Hartmaske 410 über den Opfergates 430 zu entfernen, so dass eine obere Oberfläche der Opfergates 430 freigelegt wird, z. B. unter Verwendung der Opfergates als einer Ätzstoppschicht.
  • Mit Bezug auf 9, 9A und 9B kann eine breite Gateschnittöffnung 482 durch ein gerichtetes Ätzen des Opfergates 430 gebildet werden. Wie in der dargestellten Ausführungsform gezeigt, erstreckt sich die breite Gateschnittöffnung 482 vollständig durch das Opfergate 430 und legt die STI-Schicht 200 frei. Die breite Gateschnittöffnung 482 ist konfiguriert, um einen Abschnitt der STI-Schicht 200 zwischen benachbarten Finnen freizulegen, ohne die Finnen selbst freizulegen.
  • Die breite Gateschnittöffnung 482 kann unter Verwendung von Strukturierungs- und Ätzprozessen gebildet werden, die dem Fachmann bekannt sind. Der Strukturierungsprozess kann zum Beispiel eine Photolithographie umfassen, die das Bilden einer Schicht aus einem Photolackmaterial (nicht gezeigt) auf einer oder mehreren zu strukturierenden Schichten umfasst. Das Photolackmaterial kann eine Positiv-Photolackzusammensetzung, eine Negativ-Photolackzusammensetzung oder eine Hybridtonphotolackzusammensetzung umfassen. Eine Schicht aus Photolackmaterial kann durch einen Abscheidungsprozess gebildet werden, beispielsweise durch Aufschleudern.
  • Der abgeschiedene Photolack wird dann einem Bestrahlungsmuster ausgesetzt und das belichtete Photolackmaterial wird unter Verwendung eines herkömmlichen Lackentwicklers entwickelt. Die durch das strukturierte Photolackmaterial bereitgestellte Struktur wird danach unter Verwendung von mindestens einem Strukturübertragungsätzprozess in das Opfergate 430 übertragen.
  • Der Strukturübertragungsätzprozess ist typischerweise ein anisotropes Ätzen. In bestimmten Ausführungsformen kann ein Trockenätzprozess wie beispielsweise ein reaktives lonenätzen (RIE) verwendet werden. In anderen Ausführungsformen kann ein nasschemisches Ätzmittel verwendet werden. In noch weiteren Ausführungsformen kann eine Kombination aus Trockenätzen und Nassätzen verwendet werden.
  • Es versteht sich, dass zusätzlich zu einer Schicht aus Photolack das Strukturieren und Ätzen des Opfergates 430 zur Bildung der breiten Gateschnittöffnung 482 das Bilden eines Lithographiestapels über dem Opfergate 430 umfassen kann. Ein Lithographiestapel kann eine oder mehrere aus einer optischen Planarisierungsschicht, einer Ätzstoppschicht, einer amorphen Kohlenstoffschicht, einer Haftschicht, einer Oxidschicht und einer Nitridschicht (nicht gezeigt). Solche Schichten können so konfiguriert sein, wie sie dem Fachmann bekannt sind, um eine geeignete Maskierungsschicht bereitzustellen, um das Opfergate 430 zu strukturieren und zu ätzen.
  • Eine breite Gateschnittöffnung 482 kann Flächenabmessungen (Länge und Breite) aufweisen, die unabhängig im Bereich von 30 bis 100 nm liegen, obgleich kleinere und größere Abmessungen verwendet werden können. Gemäß verschiedenen Ausführungsformen liegen die Flächenabmessungen der breiten Gateschnittöffnungen 482 in Lithographieprozessfenstern zum Bilden solcher Strukturen und ermöglichen, dass die breiten Gateschnittöffnungen 482 mit im Wesentlichen vertikalen Seitenwänden definiert werden. Wie hier verwendet, weichen „im Wesentlichen vertikale“ Seitenwände von einer Richtung senkrecht zu einer Hauptoberfläche des Substrats um weniger als 5 ° ab, z. B. 0, 1, 2, 3, 4 oder 5°, einschließlich der Bereiche zwischen einem der vorstehenden Werte. In bestimmten Ausführungsformen liegt die Breite (w) der breiten Gateschnittöffnung 482 im Bereich von 30 bis 100 nm, z. B. 30, 35, 40, 50 oder 100 nm, einschließlich der Bereiche zwischen beliebigen der vorstehenden Werte. Gemäß verschiedenen Ausführungsformen können die breiten Gateschnittöffnungen 482 mit im Wesentlichen vertikalen Seitenwänden definiert werden.
  • Mit Bezug auf 10, 10A und 10B wird eine dielektrische Füllschicht 490 in den breiten Gateschnittöffnungen 482 abgeschieden. In verschiedenen Ausführungsformen füllt die Füllschicht 490 die breiten Gateschnittöffnungen 482 vollständig auf. Zum Beispiel kann die Füllschicht 490 durch Atomlagenabscheidung (ALD) gebildet werden und ein dielektrisches Material wie Siliziumnitrid umfassen. In einem beispielhaften ALD-Prozess werden ein Silizium umfassender Precursor und ein Stickstoff umfassender Precursor nacheinander abgeschieden und reagiert, um die Nitridfüllschicht zu bilden.
  • Ein chemisch-mechanischer Polierschritt kann verwendet werden, um nach der Ablagerung der Füllschicht 490 übermäßiges Material selektiv zu entfernen und eine planarisierte Struktur zu erzeugen. Die Opfergates 430 können als ein CMP-Ätzstopp während des Entfernens des Materials der überschüssigen Füllschicht dienen, so dass der CMP-Schritt auch den Lithographiestapel entfernt.
  • Wie hier verwendet, bedeuten die Ausdrücke „selektiv“ oder „selektiv“ in Bezug auf einen Materialentfernungs- oder Ätzprozess, dass die Materialentfernungsrate für ein erstes Material größer ist als die Entfernungsrate für mindestens ein anderes Material der Struktur, auf die der Materialentfernungsprozess angewendet wird. In bestimmten Ausführungsformen kann zum Beispiel ein selektives Ätzen eine Ätzchemie enthalten, die ein erstes Material selektiv zu einem zweiten Material in einem Verhältnis von 2:1 oder mehr, beispielsweise 5:1, 10:1 oder 20:1, entfernt.
  • Eine zusätzliche Verarbeitung kann verwendet werden, um eine betriebsfähige Vorrichtung zu bilden, die ein Ersatzmetallgatemodul (RMG-Modul) umfasst, um die Opfergates durch betriebsfähige Gates und Middle-of-Line- und Back-End-of-Line-Metallisierung und Verbindungsmodule zu ersetzen, um geeignete elektrische Verbindungen herzustellen.
  • Wie hierin beschrieben, kann das Bilden oder Abscheiden einer Schicht oder Struktur, einschließlich der vorstehenden Schichten und Strukturen, eine oder mehrere Techniken umfassen, die für das Material oder die Schicht geeignet sind, das abgeschieden wird, oder die Struktur, die gebildet wird. Zusätzlich zu speziell genannten Techniken oder Verfahren umfassen verschiedene Techniken ohne Beschränkung eine chemische Gasphasenabscheidung (CVD), chemische Gasphasenabscheidung bei niedrigem Druck (LPCVD), plasmaunterstützte chemische Gasphasenabscheidung (PECVD), chemische Gasphasenabscheidung aus Mikrowellenplasma (MPCVD), metallorganische CVD (MOCVD), Atomlagenabscheidung (ALD), Molekularstrahlepitaxie (MBE), Elektroplattierung, stromlose Beschichtung, lonenstrahlabscheidung, Spin-On-Beschichtung, thermische Oxidation und physikalische Gasphasenabscheidung (PVD) wie Sputtern oder Verdampfen.
  • Wie hierin verwendet, umfassen die Singularformen „ein“, „eine“ und „der/die/das“ die Pluralform, sofern nicht der Kontext eindeutig etwas anderes vorschreibt. So umfasst beispielsweise die Bezugnahme auf eine „Halbleiterfinne“ Beispiele mit zwei oder mehr solcher „Halbleiterfinnen“, sofern der Kontext nicht eindeutig etwas anderes angibt.
  • Sofern nicht ausdrücklich etwas anderes angegeben ist, ist in keiner Weise beabsichtigt, dass irgendein hierin beschriebenes Verfahren so ausgelegt wird, dass es verlangt, dass seine Schritte in einer spezifischen Reihenfolge ausgeführt werden. Wenn also in einem Verfahrensanspruch nicht tatsächlich eine Reihenfolge angegeben wird, deren Schritte zu befolgen sind, oder wenn in den Ansprüchen oder Beschreibungen nicht anderweitig ausdrücklich angegeben ist, dass die Schritte auf eine bestimmte Reihenfolge zu beschränken sind, ist dies nicht beabsichtigt Reihenfolge hergeleitet werden. Ein einzelnes oder mehrere Merkmale oder Aspekte eines beliebigen Anspruchs in einem der Ansprüche können mit jedem anderen aufgeführten Merkmal oder Aspekt in einem beliebigen anderen Anspruch oder Anspruch kombiniert oder permutiert werden.
  • Es versteht sich, dass, wenn ein Element, wie beispielsweise eine Schicht, ein Bereich oder ein Substrat als auf einem anderen Element gebildet, abgeschieden oder „auf“ oder „über“ angeordnet ist, es direkt auf dem anderen Element sein kann oder dazwischenliegende Elemente können ebenfalls vorhanden sein. Wenn dagegen ein Element als „direkt auf“ oder „direkt über einem anderen Element“ bezeichnet wird, sind keine dazwischenliegenden Elemente vorhanden.
  • Während verschiedene Merkmale, Elemente oder Schritte bestimmter Ausführungsformen unter Verwendung der Übergangsphrase „umfassend“ offenbart werden können, sind alternative Ausführungsformen zu verstehen, einschließlich jener, die unter Verwendung der Übergangssätze „bestehend“ oder „im Wesentlichen bestehend“ beschrieben werden können von, sind impliziert. So umfassen zum Beispiel implizierte alternative Ausführungsformen für ein Opfergate, das amorphes Silizium umfasst, Ausführungsformen, bei denen eine Opfergateschicht im Wesentlichen aus amorphem Silizium besteht, und Ausführungsformen, bei denen ein Opfergate aus amorphem Silizium besteht.

Claims (17)

  1. Verfahren zum Bilden einer Halbleiterstruktur, umfassend: ein Bilden einer Vielzahl von Halbleiter-Finnen (120) über einem Halbleitersubstrat (100); ein Bilden einer Opfergateschicht (400) über den Finnen (120); ein Ätzen der Opfergateschicht (400), um Opfergates (430) und eine schmale Gateschnittöffnung (442) zu bilden, die sich durch einen Abschnitt eines der Opfergates (430) zwischen benachbarten Finnen (120) erstreckt; danach ein Bilden einer ersten Abstandshalterschicht (450) über den Seitenwänden der Opfergates (430); ein Bilden einer zweiten Abstandshalterschicht (460) über den Seitenwänden der ersten Abstandshalterschicht (450); danach ein Ätzen eines der Opfergates (430), um eine breite Gateöffnung (482) zu bilden, die sich zwischen benachbarten Finnen (120) durch das Opfergate (430) erstreckt und orthogonal zu einer Längenabmessung der Finnen (120) gemessen eine größere Breite hat als die schmale Gateschnittöffnung (442); und ein Bilden einer dielektrischen Füllschicht (490) innerhalb der breiten Gateschnittöffnung (482).
  2. Verfahren nach Anspruch 1, wobei die Opfergates (430) und die schmale Gateschnittöffnung (442) gleichzeitig gebildet werden.
  3. Verfahren nach Anspruch 1, wobei die erste Abstandshalterschicht (450) die schmale Gateschnittöffnung (442) teilweise füllt.
  4. Verfahren nach Anspruch 1, wobei die erste Abstandshalterschicht (450) und die zweite Abstandshalterschicht (460) die schmale Gateschnittöffnung (442) vollständig füllen.
  5. Verfahren nach Anspruch 1, wobei die erste Abstandshalterschicht (450) Siliziumnitrid umfasst und die zweite Abstandshalterschicht (460) ein Low-k-Dielektrikum umfasst.
  6. Verfahren nach Anspruch 1, wobei die dielektrische Füllschicht (490) Siliziumnitrid umfasst.
  7. Verfahren nach Anspruch 1, wobei die erste Abstandshalterschicht (450) ein Paar von gegenüberliegenden Seitenwänden der breiten Gateschnittöffnung (482) festlegt.
  8. Verfahren nach Anspruch 1, wobei die schmale Gateschnittöffnung (442) eine orthogonal zu einer Längenabmessung der Finnen (120) gemessene Breite von 10 bis 25 nm aufweist.
  9. Verfahren nach Anspruch 1, wobei die breite Gateschnittöffnung (482) eine orthogonal zu einer Längenabmessung der Finnen (120) gemessene Breite von 30 bis 100 nm aufweist.
  10. Verfahren nach Anspruch 1, ferner umfassend ein Bilden eines Zwischenschichtdielektrikums über dem Halbleitersubstrat (100) und zwischen benachbarten Opfergates (430) nach dem Bilden der ersten und zweiten Abstandshalterschichten (450, 460).
  11. Halbleiterstruktur, umfassend: eine Vielzahl von Halbleiter-Finnen (120), die über einem Halbleitersubstrat (100) angeordnet sind; betriebsfähige Gates, die über einem Kanalbereich von jeder der Finnen (120) angeordnet sind; einen schmalen Gateschnittbereich (440), der sich zwischen einem ersten betriebsfähigen Gate und einem zweiten betriebsfähigen Gate erstreckt, wobei der schmale Gateschnittbereich (440) eine erste Abstandshalterschicht (450) und eine zweite Abstandshalterschicht (460) umfasst, wobei die erste Abstandshalterschicht (450) über einer Endwand und einer Seitenwand des ersten betriebsfähigen Gates und über einer Endwand und einer Seitenwand des zweiten betriebsfähigen Gates angeordnet ist, und die zweite Abstandshalterschicht (460) über Seitenwänden der ersten Abstandshalterschicht (450) angeordnet ist; und einen breiten Gateschnittbereich (480), der sich zwischen einem dritten betriebsfähigen Gate und einem vierten betriebsfähigen Gate erstreckt und orthogonal zu einer Längenabmessung der Finnen (120) gemessen eine größere Breite hat als der schmale Gateschnittbereich (440), wobei der breite Gateschnittbereich (480) eine dielektrische Füllschicht (490) umfasst und die erste Abstandshalterschicht (450) über einer Seitenwand des dritten und vierten betriebsfähigen Gates angeordnet ist, aber nicht über Endwänden, die dem breiten Gateschnittbereich (480) zugewandt sind.
  12. Halbleiterstruktur nach Anspruch 11, wobei die erste Abstandshalterschicht (450) den schmalen Gateschnittbereich (440) teilweise füllt.
  13. Halbleiterstruktur nach Anspruch 11, wobei die erste Abstandshalterschicht (450) und die zweite Abstandshalterschicht (460) den schmalen Gateschnittbereich (440) vollständig füllen.
  14. Halbleiterstruktur nach Anspruch 11, wobei die erste Abstandshalterschicht (450) Siliziumnitrid umfasst und die zweite Abstandshalterschicht (460) ein Low-k-Dielektrikum umfasst.
  15. Halbleiterstruktur nach Anspruch 11, wobei die dielektrische Füllschicht (490) Siliziumnitrid aufweist.
  16. Halbleiterstruktur nach Anspruch 11, wobei der schmale Gateschnittbereich (440) eine orthogonal zu einer Längenabmessung der Finnen gemessene Breite von 10 bis 25 nm aufweist.
  17. Halbleiterstruktur nach Anspruch 11, wobei der breite Gateschnittbereich (480) eine orthogonal zu einer Längenabmessung der Finnen gemessene Breite von 30 bis 100 nm aufweist.
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