DE112017002600B4 - Verfahren zum ausbilden von vertikalen fet-einheiten mit mehreren kanallängen - Google Patents

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Abstract

Verfahren zum Ausbilden einer Halbleitereinheit, wobei das Verfahren aufweist:Ausbilden eines ersten Source-/Drain-Bereichs (802) und eines zweiten Source-/Drain-Bereichs (1002) auf einem Halbleitersubstrat (102);Ausbilden eines ersten Kanalbereichs und eines zweiten Kanalbereichs auf dem Substrat (102);Ausbilden eines unteren Abstandselements (1302, 1602) auf dem ersten Source-/Drain-Bereich (802) und dem zweiten Source-/Drain-Bereich (1002);Ausbilden eines ersten Gate-Stapels über Seitenwänden des ersten Kanalbereichs (1502a) und eines zweiten Gate-Stapels über Seitenwänden des zweiten Kanalbereichs (1502b);Ausbilden einer Gate-Leiterschicht (1902) über freiliegenden Abschnitten des unteren Abstandselements (1602) und um den ersten Gate-Stapel und den zweiten Gate-Stapel herum;Entfernen eines Abschnitts der Gate-Leiterschicht (1902) angrenzend an den ersten Gate-Stapel;Entfernen eines Abschnitts der Gate-Leiterschicht (1902) angrenzend an den zweiten Gate-Stapel, sodass der Gate-Leiter (1902) eine erste Dicke angrenzend an den ersten Gate-Stapel und eine zweite Dicke angrenzend an den zweiten Gate-Stapel aufweist, wobei die erste Dicke geringer als die zweite Dicke ist;Entfernen von Abschnitten des ersten Gate-Stapels und des zweiten Gate-Stapels so, dass Abschnitte des ersten Kanalbereichs und des zweiten Kanalbereichs freigelegt werden;Ausbilden eines Opferabstandselements (2302) über freiliegenden Abschnitten des ersten Kanalbereichs und des zweiten Kanalbereichs;Entfernen freiliegender Abschnitte der Gate-Leiterschicht so, dass Abschnitte des unteren Abstandselements (1602) freigelegt werden;Abscheiden eines oberen Abstandselements (2702) über dem ersten Gate-Stapel und dem zweiten Gate-Stapel;Entfernen freiliegender Abschnitte des ersten Kanalbereichs (1502a) so, dass ein Hohlraum in dem oberen Abstandselement (2702) ausgebildet wird; undAusbilden eines dritten Source-/Drain-Bereichs (3002, 3104) in dem Hohlraum in dem oberen Abstandselement und einer dielektrischen Zwischenebenenschicht (2802).

Description

  • HINTERGRUND
  • Die vorliegende Erfindung bezieht sich allgemein auf vertikale Feldeffekttransistoren (VFETs) und genauer auf VFETs mit unterschiedlichen Kanallängen.
  • Bei dem MOSFET handelt es sich um einen Transistor, der zum Schalten von elektronischen Signalen verwendet wird. Der MOSFET weist eine Source, einen Drain und eine Metalloxid-Gate-Elektrode auf. Das Metall-Gate ist gegenüber dem Haupthalbleiter-n-Kanal oder -p-Kanal durch eine dünne Schicht eines isolierenden Materials, zum Beispiel Siliciumdioxid oder Dielektrika mit hoher Dielektrizitätskonstante (high-k), elektrisch isoliert, wodurch der Eingangswiderstand des MOSFET relativ hoch wird. Die Gate-Spannung steuert, ob es sich bei dem Pfad von dem Drain zu der Source um einen offenen Schaltkreis („aus“) oder einen Widerstandspfad („ein“) handelt.
  • Bei n-Feldeffekttransistoren (nFET) und p-Feldeffekttransistoren (pFET) handelt es sich um zwei Typen komplementärer MOSFETs. Der nFET verwendet Elektronen als Stromträger und n-dotierte Source- und Drain-Übergänge. Der pFET verwendet Löcher als Stromträger und p-dotierte Source- und Drain-Übergänge.
  • Der FinFET ist ein Typ eines MOSFET. Der FinFET ist eine Multigate-MOSFET-Einheit, die die Wirkungen kurzer Kanäle mindert und eine Drain-induzierte Barrierenabsenkung verringert. Die „Finne“ bezieht sich auf ein Halbleitermaterial, das auf einem Substrat strukturiert ist, das häufig drei freiliegende Flächen aufweist, die den schmalen Kanal zwischen Source- und Drain-Bereichen ausbilden. Eine dünne dielektrische Schicht, die über der Finne angeordnet ist, trennt den Finnenkanal von dem Gate. Da die Finne eine dreidimensionale Fläche für den Kanalbereich bereitstellt, kann gegenüber einer planaren FET-Einheit eine größere Kanallänge in einem bestimmten Bereich des Substrats erzielt werden.
  • Bei einer Verkleinerung von CMOS bieten vertikale FET-Einheiten Vorteile. Ein vertikaler FET weist häufig eine auf einem Substrat angeordnete aktive Source-/Drain-Bereichsschicht auf. Eine untere Abstandselementschicht ist auf der aktiven Source-/Drain-Bereichsschicht angeordnet. Der Kanalbereich der FET-Einheit ist auf der unteren Abstandselementschicht angeordnet. Der Kanalbereich kann unterschiedlichste Formen einschließlich einer Finnenform beinhalten.
  • Der Gate-Stapel ist auf der unteren Abstandselementschicht und um den Kanalbereich herum angeordnet. Eine obere Abstandselementschicht ist auf dem Gate-Stapel angeordnet. Die Abstandselemente werden dazu verwendet, den Kanalbereich in aktiven Gebieten eines Halbleitersubstrats zu definieren, die sich angrenzend an das Gate befinden.
  • Eine Verkleinerung von Einheiten treibt die Halbleiterindustrie an, wodurch die Kosten gesenkt, der Stromverbrauch verringert und schnellere Einheiten mit mehr Funktionen pro Flächeneinheit bereitgestellt werden. Verbesserungen bei der optischen Lithographie haben eine große Rolle bei der Verkleinerung von Einheiten gespielt. Die optische Lithographie hat jedoch Grenzen bei Mindestabmessungen und dem Rasterabstand, die durch die Wellenlänge der Bestrahlung festgelegt werden.
  • In diesem Zusammenhang sind bereits folgenden Dokumente bekannt: das Dokument US 6 406 962 B1 beschreibt ein Verfahren zur Bildung von einem oder mehreren FETs mit vertikalen kanalartigen Doppel-Gates und einer Mehrzahl von wählbaren Gate-Längen. Das Dokument US 2010 / 0 032 739 A1 beschreibt auch ein Verfahren für einen vertikalen Feldeffekttransistor, bei dem eine Öffnung in das Halbleitermaterial geätzt wird. Dabei wird die Halbleitermaterialsäule des Kanals epiktaktisch aufgewachsen. Weiterhin beschreibt das Dokument US 2015 / 0 333 152 A1 ein Verfahren zur Bildung einer vertikalen Struktur über einem Substrat. Dabei befinden sich ein Source-Bereich und der Kanal über dem Substrat. Im weiteren Verfahren wird dabei auch ein Annealing-Prozess eingesetzt. Schließlich sein noch auf das Dokument JP 5 752 810 B2 verwiesen. Auch hierbei handelt es sich um einen vertikalen MOS-Transistor im Nano-Bereich, bei dem das Gate den Kanal oberhalb einer Nitrid-Schicht umgibt.
  • KU RZDARSTELLU NG
  • Gemäß der vorliegenden Erfindung weist ein Verfahren zum Ausbilden einer Halbleitereinheit ein Ausbilden eines ersten Source-/Drain-Bereichs und eines zweiten Source-/Drain-Bereichs auf einem Halbleitersubstrat, Ausbilden eines ersten Kanalbereichs und eines zweiten Kanalbereichs auf dem Substrat und Ausbilden eines unteren Abstandselements auf dem ersten Source-/Drain-Bereich und dem zweiten Source-/Drain-Bereich auf. Ein erster Gate-Stapel wird über den Seitenwänden des ersten Kanalbereichs und ein zweiter Gate-Stapel über den Seitenwänden des zweiten Kanalbereichs ausgebildet. Eine Gate-Leiterschicht wird über freiliegenden Abschnitten des unteren Abstandselements und um den ersten Gate-Stapel und den zweiten Gate-Stapel herum ausgebildet. Ein Abschnitt der Gate-Leiterschicht angrenzend an den ersten Gate-Stapel wird entfernt, und ein Abschnitt der Gate-Leiterschicht angrenzend an den zweiten Gate-Stapel wird entfernt, sodass der Gate-Leiter eine erste Dicke angrenzend an den ersten Gate-Stapel und eine zweite Dicke angrenzend an den zweiten Gate-Stapel aufweist, wobei die erste Dicke geringer als die zweite Dicke ist. Abschnitte des ersten Gate-Stapels und des zweiten Gate-Stapels werden so entfernt, dass Abschnitte des ersten Kanalbereichs und des zweiten Kanalbereichs freigelegt werden. Ein Opferabstandselement wird über freiliegenden Abschnitten des ersten Kanalbereichs und des zweiten Kanalbereichs ausgebildet. Freiliegende Abschnitte der Gate-Leiterschicht werden so entfernt, dass Abschnitte des unteren Abstandselements freigelegt werden. Ein oberes Abstandselement wird über dem ersten Gate-Stapel und dem zweiten Gate-Stapel abgeschieden. Freiliegende Abschnitte des ersten Kanalbereichs werden so entfernt, dass ein Hohlraum in dem oberen Abstandselement ausgebildet wird. Ein dritter Source-/Drain-Bereich wird in dem Hohlraum in dem oberen Abstandselement und der dielektrischen Zwischenebenenschicht ausgebildet.
  • In einer Ausführungsform der vorliegenden Erfindung weist ein Verfahren zum Ausbilden einer Halbleitereinheit ein Ausbilden eines ersten Hohlraums und eines zweiten Hohlraums in einem Halbleitersubstrat, Ausbilden eines ersten Source-/Drain-Bereichs in dem ersten Hohlraum und eines zweiten Source-/Drain-Bereichs in dem zweiten Hohlraum, Ausbilden eines unteren Abstandselements auf dem ersten Source-/Drain-Bereich und dem zweiten Source-/Drain-Bereich und Ausbilden eines ersten Hohlraums in dem unteren Abstandselement, der einen Abschnitt des ersten Source-/Drain-Bereichs freilegt, und Ausbilden eines zweiten Hohlraums in dem unteren Abstandselement auf, der einen Abschnitt des zweiten Source-/Drain-Bereichs freilegt. Ein erster Kanalbereich wird in dem ersten Hohlraum aufgewachsen, und ein zweiter Kanalbereich wird in dem zweiten Hohlraum aufgewachsen. Ein Abschnitt des unteren Abstandselements wird so entfernt, dass Seitenwände des ersten Kanalbereichs und des zweiten Kanalbereichs freigelegt werden. Ein erster Gate-Stapel wird über den Seitenwänden des ersten Kanalbereichs und ein zweiter Gate-Stapel über den Seitenwänden des zweiten Kanalbereichs ausgebildet. Eine Gate-Leiterschicht wird über freiliegenden Abschnitten des unteren Abstandselements und um den ersten Gate-Stapel und den zweiten Gate-Stapel herum ausgebildet. Ein Abschnitt der Gate-Leiterschicht wird angrenzend an den ersten Gate-Stapel entfernt. Ein Abschnitt der Gate-Leiterschicht wird angrenzend an den zweiten Gate-Stapel entfernt, sodass der Gate-Leiter eine erste Dicke angrenzend an den ersten Gate-Stapel und eine zweite Dicke angrenzend an den zweiten Gate-Stapel aufweist, wobei die erste Dicke geringer als die zweite Dicke ist. Abschnitte des ersten Gate-Stapels und des zweiten Gate-Stapels werden so entfernt, dass Abschnitte des ersten Kanalbereichs und des zweiten Kanalbereichs freigelegt werden. Ein Opferabstandselement wird über freiliegenden Abschnitten des ersten Kanalbereichs und des zweiten Kanalbereichs entfernt. Freiliegende Abschnitte der Gate-Leiterschicht werden so entfernt, dass Abschnitte des unteren Abstandselements freigelegt werden. Ein oberes Abstandselement wird über dem ersten Gate-Stapel und dem zweiten Gate-Stapel abgeschieden. Freiliegende Abschnitte des ersten Kanalbereichs werden so entfernt, dass ein Hohlraum in dem oberen Abstandselement ausgebildet wird, und ein dritter Source-/Drain-Bereich wird in dem Hohlraum in dem oberen Abstandselement und der dielektrischen Zwischenebenenschicht ausgebildet.
  • In einer weiteren Ausführungsform der vorliegenden Erfindung weist ein Verfahren zum Ausbilden einer Halbleitereinheit ein Ausbilden eines ersten Source-/Drain-Bereichs und eines zweiten Source-/Drain-Bereichs auf einem Substrat, Ausbilden einer ersten Abstandselementschicht auf dem ersten Source-/Drain-Bereich und dem zweiten Source-/Drain-Bereich, Ausbilden eines ersten Hohlraums in der ersten Abstandselementschicht, der einen Abschnitt des ersten Source-/Drain-Bereichs freilegt, und Ausbilden eines zweiten Hohlraums in der ersten Abstandselementschicht, der den zweiten Source-/Drain-Bereich freilegt, und Aufwachsen eines ersten Kanalbereichs in dem ersten Hohlraum und eines zweiten Kanalbereichs in dem zweiten Hohlraum auf. Eine Gate-Stapelschicht wird auf dem ersten Kanalbereich und dem zweiten Kanalbereich ausgebildet. Eine Gate-Leiterschicht wird angrenzend an den ersten Gate-Stapel und den zweiten Gate-Stapel ausgebildet. Ein Abschnitt der Gate-Leiterschicht wird angrenzend an den ersten Kanalbereich vertieft. Ein zweites Abstandselement wird auf der Gate-Leiterschicht ausgebildet, und ein dritter Source-/Drain-Bereich wird auf dem ersten Kanalbereich und ein vierter Source-/Drain-Bereich auf dem zweiten Kanalbereich ausgebildet.
  • In einer weiteren Ausführungsform der vorliegenden Erfindung weist ein Verfahren zum Ausbilden einer Halbleitereinheit ein Ausbilden eines Grabenisolationsbereichs in einem Halbleitersubstrat, Ausbilden eines Hohlraums in dem Substrat, Ausbilden eines ersten Source-/Drain-Bereichs in dem Hohlraum und Ausbilden einer Schicht eines Abstandselementmaterials auf dem ersten Source-/Drain-Bereich auf. Ein Hohlraum wird in der Schicht des Abstandselementmaterials ausgebildet, der den ersten Source-/Drain-Bereich freilegt. Ein Kanalbereich wird in dem Hohlraum aufgewachsen. Abschnitte der Schicht des Abstandselementmaterials werden so entfernt, dass Abschnitte des Kanalbereichs freigelegt werden. Ein Gate-Stapel wird auf dem Kanalbereich ausgebildet. Eine Gate-Leiterschicht wird auf dem Gate-Stapel abgeschieden. Abschnitte der Gate-Leiterschicht werden so entfernt, dass Abschnitte des Gate-Stapels freigelegt werden. Freiliegende Abschnitte des Gate-Stapels werden so entfernt, dass Abschnitte des Kanalbereichs freigelegt werden. Eine zweite Schicht eines Abstandselementmaterials wird über dem Kanalbereich abgeschieden. Abschnitte des Kanalbereichs werden so entfernt, dass ein Hohlraum in der zweiten Schicht des Abstandselementmaterials ausgebildet wird, und ein zweiter Source-/Drain-Bereich wird in dem Hohlraum in der zweiten Schicht des Abstandselementmaterials ausgebildet.
  • Eine gemäß einer hergestellte Halbleitereinheit weist Ausführungsform der vorliegenden Erfindung einen ersten Source-/Drain-Bereich, der auf einem Halbleitersubstrat angeordnet ist, einen zweiten Source-/Drain-Bereich, der auf dem Halbleitersubstrat angeordnet ist, ein unteres Abstandselement, das auf dem ersten Source-/Drain-Bereich angeordnet ist, und ein unteres Abstandselement auf, das auf dem zweiten Source-/Drain-Bereich angeordnet ist. Ein erster Gate-Stapel mit einer ersten Länge ist auf dem ersten Source-/Drain-Bereich angeordnet. Ein zweiter Gate-Stapel mit einer zweiten Länge ist auf dem zweiten Source-/Drain-Bereich angeordnet, wobei die erste Länge kürzer als die zweite Länge ist. Ein oberes Abstandselement ist auf dem ersten Gate-Stapel angeordnet, und ein oberes Abstandselement ist auf dem zweiten Gate-Stapel angeordnet.
  • Figurenliste
  • Ausführungsformen der Erfindung werden nun lediglich als Beispiel unter Bezugnahme auf die beigefügten Zeichnungen beschrieben, in denen:
    • 1 eine Schnittansicht eines Vollhalbleitersubstrats veranschaulicht.
    • 2A eine Schnittansicht im Anschluss an einen lithographischen Strukturierungs- und Ätzprozess veranschaulicht, der Abschnitte der Hartmaske so entfernt, dass Abschnitte des Substrats freigelegt werden.
    • 2B eine Draufsicht auf die resultierende Struktur im Anschluss an das Strukturieren der Hartmaske veranschaulicht.
    • 3 eine Schnittansicht im Anschluss an die Ausbildung von Gräben veranschaulicht.
    • 4 eine Schnittansicht im Anschluss an die Abscheidung eines Isolatormaterials veranschaulicht.
    • 5 eine Schnittansicht im Anschluss an das Entfernen von Abschnitten der Isolatorschicht zum Freilegen der Hartmaske zum Ausbilden eines (Isolations-)Bereichs einer flachen Grabenisolation (shallow trench isolation, STI) veranschaulicht.
    • 6 eine Schnittansicht im Anschluss an das Entfernen der Hartmaske veranschaulicht.
    • 7 eine Schnittansicht der resultierenden Struktur im Anschluss an einen selektiven Ätzprozess veranschaulicht, der freiliegende Abschnitte des Substrats entfernt und einen Hohlraum ausbildet.
    • 8 eine Schnittansicht im Anschluss an die Ausbildung eines Source-/Drain-Bereichs in dem Hohlraum veranschaulicht.
    • 9 eine Schnittansicht im Anschluss an die Abscheidung einer Hartmaske über dem Source-/Drain-Bereich der STI-Bereiche veranschaulicht.
    • 10 eine Schnittansicht im Anschluss an einen lithographischen Strukturierungs- und Ätzprozess veranschaulicht, der freiliegende Abschnitte der Hartmaske (von 9) und freiliegende Abschnitte des Substrats entfernt.
    • 11 eine Schnittansicht im Anschluss an das Entfernen der Hartmaske (von 10) veranschaulicht.
    • 12 eine Schnittansicht im Anschluss an einen Ätzprozess veranschaulicht, der Abschnitte des STI-Bereichs so entfernt, dass die Höhe des STI-Bereichs verringert wird.
    • 13 eine Schnittansicht im Anschluss an die Abscheidung einer Schicht eines Abstandselementmaterials über den Source-/Drain-Bereichen veranschaulicht.
    • 14 eine Schnittansicht im Anschluss an einen lithographischen Strukturierungs- und Ätzprozess veranschaulicht, der Abschnitte der Schicht des Abstandselementmaterials so entfernt, dass Hohlräume ausgebildet werden, die Abschnitte der Source-/Drain-Bereiche freilegen.
    • 15A eine Schnittansicht entlang der Linie A-A (von 15B) im Anschluss an das Aufwachsen von Kanalbereichen in den Hohlräumen (von 14) veranschaulicht.
    • 15B eine Draufsicht auf die Kanalbereiche veranschaulicht.
    • 16 eine Schnittansicht im Anschluss an das Entfernen von Abschnitten der Schicht des Abstandselementmaterials (von 15A) zum Freilegen von Seitenwänden der Kanalbereiche veranschaulicht.
    • 17 eine Schnittansicht im Anschluss an die Abscheidung eines Gate-Stapels veranschaulicht.
    • 18 eine Schnittansicht im Anschluss an einen Ätzprozess veranschaulicht, der Abschnitte der Schicht des Gate-Stapels so entfernt, dass nur die Seitenwände der Kanalbereiche mit dem Gate-Stapel bedeckt sind.
    • 19 eine Schnittansicht im Anschluss an die Abscheidung eines Gate-Leiters veranschaulicht.
    • 20 eine Schnittansicht im Anschluss an das Strukturieren einer Maske und an einen selektiven Ätzprozess veranschaulicht, der freiliegende Abschnitte des Gate-Leiters angrenzend an die Kanalbereiche entfernt.
    • 21 eine Schnittansicht im Anschluss an das Entfernen der Maske (von 20) und das Strukturieren einer Maske über den Kanalbereichen veranschaulicht.
    • 22 eine Schnittansicht im Anschluss an das Entfernen der Maske (von 21) veranschaulicht.
    • 23 eine Schnittansicht im Anschluss an das Entfernen von freiliegenden Abschnitten der Gate-Stapel zum Freilegen von Abschnitten der Kanalbereiche veranschaulicht.
    • 24 eine Schnittansicht im Anschluss an die Abscheidung einer Opferabstandselementschicht über freiliegenden Abschnitten der Kanalbereiche veranschaulicht.
    • 25 eine Schnittansicht im Anschluss an einen anisotropen Ätzprozess veranschaulicht, der freiliegende Abschnitte der Opferabstandselementschicht und des Gate-Leiters zum Freilegen von Abschnitten der Abstandselemente entfernt.
    • 26 eine Schnittansicht im Anschluss an das Entfernen der Opferabstandselementschicht veranschaulicht.
    • 27A eine Schnittansicht entlang der Linie A-A (von 27B) im Anschluss an die Abscheidung einer weiteren Schicht eines Abstandselementmaterials veranschaulicht.
    • 27B eine Draufsicht auf die Kanalbereiche veranschaulicht.
    • 28 eine Schnittansicht im Anschluss an das Entfernen von Abschnitten der Schicht des Abstandselementmaterials zum weiteren Freilegen von Abschnitten der Kanalbereiche veranschaulicht.
    • 29 eine Schnittansicht im Anschluss an die Abscheidung und das Strukturieren einer Hartmaske über einem Abschnitt der dielektrischen Zwischenebenenschicht und das Entfernen von Abschnitten des Kanalbereichs zum Ausbilden eines Hohlraums veranschaulicht.
    • 30 eine Schnittansicht im Anschluss an die Ausbildung eines Source-/Drain-Bereichs veranschaulicht, der epitaktisch aus freiliegenden Abschnitten der Kanalbereiche in dem Hohlraum aufgewachsen worden ist, um den Hohlraum zu füllen.
    • 31 eine Schnittansicht im Anschluss an das Entfernen der Hartmaske (von 30) und das Strukturieren einer Hartmaske veranschaulicht.
    • 32 eine Schnittansicht im Anschluss an die Abscheidung einer dielektrischen Zwischenebenenschicht über den Source-/Drain-Bereichen und Abschnitten der dielektrischen Zwischenebenenschicht veranschaulicht.
    • 33 eine Schnittansicht im Anschluss an die Ausbildung von Source-/Drain-Bereichen veranschaulicht, die epitaktisch aus freiliegenden Abschnitten der Source-/Drain-Bereiche aufgewachsen worden sind.
    • 34 eine Schnittansicht im Anschluss an die Abscheidung eines zusätzlichen dielektrischen Zwischenebenenschichtmaterials veranschaulicht.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Vertikale Feldeffekttransistor(VFET)-Einheiten bieten Gelegenheiten, die Einheitendichte auf einem Wafer zu erhöhen. Vertikale FET-Einheiten weisen einen auf einem Substrat angeordneten Source-/Drain-Bereich auf. Der Kanalbereich ist vertikal oberhalb des Substrats so angeordnet, dass der Gate-Stapel um den Kanalbereich herumgelegt sein kann. Die hierin beschriebenen Ausführungsformen sehen ein Ausbilden von vertikalen FET-Einheiten auf einem Substrat vor, die unterschiedliche Kanallängen aufweisen. Bei einer oder mehreren Ausführungsformen werden mehrere Kanallängen durch eine sich wiederholende Abfolge von Strukturierungs-, Gate-Metall- und Austrittsarbeitsmetall-Vertiefungsvorgängen in dem Chip ausgebildet. Lithographische Strukturierungsvorgänge werden dazu verwendet, Bereiche einer selben Kanallänge zu definieren. Gate-Metall- und Austrittsarbeitsmetall-Vertiefungsvorgänge werden anschließend dazu verwendet, die gewünschte Kanallänge festzulegen. Alle Bereiche auf dem Wafer, die dieselbe Kanallänge benötigen, werden den Vertiefungsschritten gleichzeitig unterzogen. Sonstige Bereiche werden durch eine in dem Strukturierungsschritt definierte Hartmaske bedeckt.
  • 1 veranschaulicht eine Schnittansicht eines Vollhalbleitersubstrats 102. Das Substrat 102 kann zum Beispiel Silicium, Germanium, Siliciumgermanium, Siliciumcarbid und diejenigen beinhalten, die im Wesentlichen aus Ill-V-Verbindungshalbleitern mit einer Zusammensetzung bestehen, die durch die Formel AlX1GaX2InX3ASY1PY2NY3SbY4 definiert wird, wobei X1, X2, X3, Y1, Y2, Y3 und Y4 relative Anteile darstellen, die jeweils größer als oder gleich null sind und wobei X1+X2+X3+Y1+Y2+Y3+Y4=1 gilt (wobei 1 die relative Molgesamtmenge ist). Zu sonstigen geeigneten Substraten zählen II-VI-Verbindungshalbleiter mit einer Zusammensetzung von ZnA1CdA2SeB1TeB2, wobei A1, A2, B1 und B2 relative Anteile sind, die jeweils größer als oder gleich null sind und wobei A1+A2+B1+B2=1 gilt (wobei 1 eine Molgesamtmenge ist). Das Halbleitersubstrat 102 kann darüber hinaus einen organischen Halbleiter oder einen Schichthalbleiter wie zum Beispiel Si/SiGe, Silicium-auf-Isolator oder SiGe-auf-Isolator aufweisen. Ein Abschnitt oder das gesamte Halbleitersubstrat 102 kann amorph, polykristallin oder monokristallin sein. Über die oben genannten Typen von Halbleitersubstraten hinaus kann das in der vorliegenden Erfindung eingesetzte Halbleitersubstrat außerdem ein hybridorientiertes (HOT) Halbleitersubstrat aufweisen, in dem das HOT-Substrat Oberflächenbereiche mit unterschiedlicher kristallographischer Orientierung aufweist. Das Halbleitersubstrat 102 kann dotiert sein, undotiert sein oder dotierte Bereiche und undotierte Bereiche darin enthalten. Das Halbleitersubstrat kann Bereiche mit einer Spannung und Bereiche ohne Spannung darin enthalten oder Bereiche einer Zugspannung und einer Druckspannung enthalten.
  • Eine Hartmaskenschicht 104 ist auf dem Halbleitersubstrat 102 angeordnet. Die Hartmaske 104 kann zum Beispiel Siliciumdioxid, Siliciumnitrid (SiN), SiOCN, SiBCN oder eine beliebige geeignete Kombination von diesen beinhalten. Die Hartmaske 104 kann mithilfe eines Abscheidungsprozesses abgeschieden werden, einschließlich PVD, CVD, PECVD oder einer beliebigen Kombination von diesen, ohne darauf beschränkt zu sein.
  • 2A veranschaulicht eine Schnittansicht im Anschluss an einen lithographischen Strukturierungs- und Ätzprozess, der Abschnitte der Hartmaske 104 so entfernt, dass Abschnitte des Substrats 102 freigelegt werden. Der Ätzprozess kann zum Beispiel reaktives lonenätzen beinhalten. 2B veranschaulicht eine Draufsicht auf die resultierende Struktur im Anschluss an das Strukturieren der Hartmaske 104.
  • 3 veranschaulicht eine Schnittansicht im Anschluss an die Ausbildung von Gräben 302. Die Gräben 302 werden zum Beispiel durch einen Prozess eines reaktiven lonenätzens ausgebildet, der freiliegende Abschnitte des Substrats 102 so entfernt, dass die Gräben 302 ausgebildet werden.
  • 4 veranschaulicht eine Schnittansicht im Anschluss an die Abscheidung eines Isolatormaterials 402. Das Isolatormaterial 402 kann zum Beispiel Siliciumdioxid beinhalten.
  • 5 veranschaulicht eine Schnittansicht im Anschluss an das Entfernen von Abschnitten der Isolatorschicht 402 zum Freilegen der Hartmaske 104a und 104b zum Ausbilden eines (Isolations-)Bereichs 502 einer flachen Grabenisolation (STI).
  • Bei der veranschaulichten Ausführungsform handelt es sich zumindest bei einem Isolationsbereich um einen Bereich einer flachen Grabenisolation („STI“). Bei dem Isolationsbereich 502 kann es sich jedoch um einen Grabenisolationsbereich, einen (nicht dargestellten) Feldoxid-Isolationsbereich oder einen beliebigen sonstigen Typ eines Isolationsbereichs handeln. Der Isolationsbereich 502 stellt eine Isolation zwischen benachbarten Gate-Strukturbereichen bereit und kann verwendet werden, wenn die benachbarten Gates entgegengesetzte Leitfähigkeiten aufweisen, z.B. nFETs und pFETs. Insofern trennt der Isolationsbereich 502 einen nFET-Einheitenbereich von einem pFET-Einheitenbereich.
  • 6 veranschaulicht eine Schnittansicht im Anschluss an das Entfernen der Hartmaske 104a. Die Hartmaske 104a kann zum Beispiel durch Strukturieren einer (nicht dargestellten) Maske über der Hartmaske 104b und Durchführen eines selektiven Ätzprozesses entfernt werden, der die freiliegende Hartmaske 104a entfernt.
  • 7 veranschaulicht eine Schnittansicht der resultierenden Struktur im Anschluss an einen selektiven Ätzprozess, der freiliegende Abschnitte des Substrats 102 entfernt und einen Hohlraum 702 ausbildet.
  • 8 veranschaulicht eine Schnittansicht im Anschluss an die Ausbildung eines Source-/Drain-Bereichs 802 in dem Hohlraum 702. Die Source-/Drain-Bereiche 802 werden durch einen epitaktischen Aufwachsprozess ausgebildet, der eine kristalline Oberschicht eines Halbleitermaterials so auf dem freiliegenden kristallinen Keimmaterial des freiliegenden Substrats 802 abscheidet, dass die Source-/Drain-Bereiche 802 ausgebildet werden.
  • Epitaktische Materialien können aus gasförmigen oder flüssigen Vorläufern aufgewachsen werden. Epitaktische Materialien können mithilfe von Gasphasenepitaxie (vaporphase epitaxy, VPE), Molekularstrahlepitaxie (molecular beam epitaxy, MBE), Flüssigphasenepitaxie (liquid-phase epitaxy, LPE) oder eines sonstigen geeigneten Prozesses aufgewachsen werden. Epitaktisches Silicium, Siliciumgermanium und/oder mit Kohlenstoff dotiertes Silicium (Si:C) kann abhängig von dem Typ des Transistors durch Zugeben von Dotierstoffen, n-Dotierstoffen (z.B. Phosphor oder Arsen) oder p-Dotierstoffen (z.B. Bor oder Gallium) während einer Abscheidung dotiert (in-situ-dotiert) werden. Die Dotierstoffkonzentration in der Source/dem Drain kann von 1×1019 cm-3 bis 2×1021 cm-3 oder bevorzugt zwischen 2×1020 cm-3 und 1×1021 cm-3 betragen.
  • Die Begriffe „epitaktisches Aufwachsen und/oder epitaktische Abscheidung“ und „epitaktisch ausgebildet und/oder aufgewachsen“ bedeuten das Aufwachsen eines Halbleitermaterials (eines kristallinen Materials) auf einer Abscheidungsfläche eines weiteren Halbleitermaterials (eines kristallinen Materials), bei dem das Halbleitermaterial, das aufgewachsen wird, (die kristalline Überschicht) im Wesentlichen dieselben kristallinen Eigenschaften wie das Halbleitermaterial der Abscheidungsfläche (das Keimmaterial) aufweist. In einem epitaktischen Abscheidungsprozess werden die chemischen Reaktanten gesteuert, die durch die Quellgase bereitgestellt werden, und die Systemparameter werden so festgelegt, dass die sich abscheidenden Atome auf der Abscheidungsfläche des Halbleitersubstrats mit genügend Energie auftreffen, um sich so auf der Fläche zu bewegen, dass sich die sich abscheidenden Atome zu der Kristallanordnung der Atome der Abscheidungsfläche orientieren. Daher weist ein epitaktisch aufgewachsenes Halbleitermaterial im Wesentlichen dieselben kristallinen Eigenschaften wie die Abscheidungsfläche auf, auf der das epitaktisch aufgewachsene Material ausgebildet wird. Beispielsweise nimmt ein epitaktisch aufgewachsenes Halbleitermaterial, das auf einer kristallinen Fläche mit {100}-Orientierung abgeschieden wird, eine {100}-Orientierung an. Bei einigen Ausführungsformen sind epitaktische Aufwachs- und/oder Abscheidungsprozesse selektiv gegenüber einer Ausbildung auf einer Halbleiterfläche und scheiden im Allgemeinen kein Material auf freiliegenden Flächen wie zum Beispiel Siliciumdioxid- oder Siliciumnitridflächen ab.
  • Bei einigen Ausführungsformen kann die Gasquelle für die Abscheidung eines epitaktischen Halbleitermaterials eine Silicium enthaltende Gasquelle, eine Germanium enthaltende Gasquelle oder eine Kombination von diesen beinhalten. Beispielsweise kann eine epitaktische Si-Schicht von einer Silicium-Gasquelle abgeschieden werden, die aus der Gruppe ausgewählt wird, die aus Silan, Disilan, Trisilan, Tetrasilan, Hexachlordisilan, Tetrachlorsilan, Dichlorsilan, Trichlorsilan, Methylsilan, Dimethylsilan, Ethylsilan, Methyldisilan, Dimethyldisilan, Hexamethyldisilan und Kombinationen von diesen besteht. Eine epitaktische Germaniumschicht kann von einer Germanium-Gasquelle abgeschieden werden, die aus der Gruppe ausgewählt wird, die aus Monogerman, Digerman, Halogerman, Dichlorgerman, Trichlorgerman, Tetrachlorgerman und Kombinationen von diesen besteht. Hingegen kann eine epitaktische Siliciumgermanium-Legierungsschicht mithilfe einer Kombination solcher Gasquellen ausgebildet werden. Trägergase wie Wasserstoff, Stickstoff, Helium und Argon können verwendet werden.
  • 9 veranschaulicht eine Schnittansicht im Anschluss an die Abscheidung einer Hartmaske 902 über dem Source-/Drain-Bereich 802 der STI-Bereiche 502. Die Hartmaske 902 der veranschaulichten beispielhaften Ausführungsform beinhaltet ein Oxidmaterial. Zu nichtbeschränkenden Beispielen für Oxide zählen Siliciumdioxid, Tetraethylorthosilicat(TEOS)-Oxid, ein mit einem Plasma mit hohem Aspektverhältnis (high aspect ratio plasma, HARP) erzeugtes Oxid, ein Hochtemperaturoxid (HTO), ein mit hochdichtem Plasma (high density plasma, HDP) erzeugtes Oxid, Oxide (z.B. Siliciumoxide), die durch einen Prozess einer Atomlagenabscheidung (atomic layer deposition, ALD) ausgebildet worden sind, oder eine beliebige Kombination von diesen.
  • 10 veranschaulicht eine Schnittansicht im Anschluss an einen lithographischen Strukturierungs- und Ätzprozess, der freiliegende Abschnitte der Hartmaske 902, der Hartmaske 104b (von 9) und freiliegende Abschnitte des Substrats 102 entfernt. Im Anschluss an den Ätzprozess wird ein Source-/Drain-Bereich 1002 mithilfe eines ähnlichen Prozesses, wie er oben im Hinblick auf den Source-/Drain-Bereich 802 erörtert worden ist, in dem Hohlraum ausgebildet.
  • 11 veranschaulicht eine Schnittansicht im Anschluss an das Entfernen der Hartmaske 902 (von 10).
  • 12 veranschaulicht eine Schnittansicht im Anschluss an einen Ätzprozess, der Abschnitte des STI-Bereichs 502 so entfernt, dass die Höhe des STI-Bereichs 502 verringert wird.
  • 13 veranschaulicht eine Schnittansicht im Anschluss an die Abscheidung einer Schicht eines Abstandselementmaterials 1302 über den Source-/Drain-Bereichen 802 und 1002. Zu nichtbeschränkenden Beispielen für geeignete Materialien für die Schicht des Abstandselementmaterials zählen dielektrische Oxide (z.B. Siliciumoxid), dielektrische Nitride (z.B. Siliciumnitrid), dielektrische Oxynitride oder eine beliebige Kombination von diesen. Die Schicht des Abstandselementmaterials wird durch einen geeigneten Abscheidungsprozess, zum Beispiel chemische Gasphasenabscheidung (chemical vapor deposition, CVD) oder physikalische Gasphasenabscheidung (physical vapor deposition, PVD), abgeschieden.
  • 14 veranschaulicht eine Schnittansicht im Anschluss an einen lithographischen Strukturierungs- und Ätzprozess, der Abschnitte der Schicht des Abstandselementmaterials 1302 so entfernt, dass Hohlräume 1402 ausgebildet werden, die Abschnitte der Source-/Drain-Bereiche 802 und 1002 freilegen. Der Ätzprozess kann zum Beispiel reaktives lonenätzen beinhalten.
  • 15A veranschaulicht eine Schnittansicht entlang der Linie A-A (von 15B) im Anschluss an das Aufwachsen von Kanalbereichen 1502 in den Hohlräumen 1402 (von 14). Die Kanalbereiche 1502 werden durch einen epitaktischen Aufwachsprozess ausgebildet, der die Halbleiter-Kanalbereiche 1502 ausbildet. 15B veranschaulicht eine Draufsicht auf die Kanalbereiche 1502.
  • 16 veranschaulicht eine Schnittansicht im Anschluss an das Entfernen von Abschnitten der Schicht des Abstandselementmaterials 1302 (von 15A) zum Freilegen von Seitenwänden der Kanalbereiche 1502. Das Entfernen von Abschnitten der Schicht des Abstandselementmaterials 1302 durch einen selektiven anisotropen Ätzprozess wie zum Beispiel ein reaktives lonenätzen führt zu der Ausbildung der Abstandselemente 1602.
  • 17 veranschaulicht eine Schnittansicht im Anschluss an die Abscheidung eines Gate-Stapels 1502. In diesem Zusammenhang beinhaltet der Gate-Stapel 1702 High-k-Metall-Gates, die zum Beispiel durch Abscheiden eines oder mehrerer dielektrischer Gate-Materialien und eines oder mehrerer Austrittsarbeitsmetalle ausgebildet worden sind.
  • Bei dem/den dielektrischen Gate-Material(ien) kann es sich um ein dielektrisches Material mit einer Dielektrizitätskonstante von mehr als 3,9, 7,0 oder 10,0 handeln. Zu nichtbeschränkenden Beispielen für geeignete Materialien für die dielektrischen Materialien zählen Oxide, Nitride, Oxynitride, Silicate (z.B. Metallsilicate), Aluminate, Titanate, Nitride oder eine beliebige Kombination von diesen. Zu Beispielen für High-k-Materialien (mit einer Dielektrizitätskonstanten von mehr als 7,0) zählen Metalloxide wie etwa Hafniumoxid, Hafniumsiliciumoxid, Hafniumsiliciumoxynitrid, Lanthanoxid, Lanthanaluminiumoxid, Zirconiumoxid, Zirconiumsiliciumoxid, Zirconiumsiliciumoxynitrid, Tantaloxid, Titanoxid, Bariumstrontiumtitanoxid, Bariumtitanoxid, Strontiumtitanoxid, Yttriumoxid, Aluminiumoxid, Bleiscandiumtantaloxid und Bleizinkniobat, ohne auf diese beschränkt zu sein. Das High-k-Material kann des Weiteren Dotierstoffe wie zum Beispiel Lanthan und Aluminium beinhalten.
  • Die dielektrischen Gate-Materialien können durch geeignete Abscheidungsprozesse, zum Beispiel chemische Gasphasenabscheidung (CVD), plasmaunterstützte chemische Gasphasenabscheidung (plasma-enhanced chemical vapor deposition, PECVD), Atomlagenabscheidung (ALD), Bedampfung, physikalische Gasphasenabscheidung (PVD), chemische Lösungsabscheidung oder sonstige ähnliche Prozesse ausgebildet werden. Die Dicke des dielektrischen Materials kann abhängig von dem Abscheidungsprozess sowie der Zusammensetzung und der Anzahl verwendeter dielektrischer High-k-Materialien variieren. Die Schicht des dielektrischen Materials kann eine Dicke in einem Bereich von etwa 0,5 nm bis etwa 20 nm aufweisen.
  • Das/Die Austrittsarbeitsmetall(e) kann/können über dem dielektrischen Gate-Material angeordnet sein. Der Typ des/der Austrittsarbeitsmetall(s/e) hängt von dem Typ des Transistors ab und kann sich zwischen den nFET- und pFET-Einheiten unterscheiden. Zu nichtbeschränkenden Beispielen für geeignete Austrittsarbeitsmetalle zählen p-Austrittsarbeitsmetallmaterialien und n-Austrittsarbeitsmetallmaterialien. p-Austrittsarbeitsmetallmaterialien beinhalten Zusammensetzungen wie zum Beispiel Ruthenium, Palladium, Platin, Cobalt, Nickel und leitfähige Metalloxide oder eine beliebige Kombination von diesen. n-Metallmaterialien beinhalten Zusammensetzungen wie zum Beispiel Hafnium, Zirconium, Titan, Tantal, Aluminium, Metallcarbide (z.B. Hafniumcarbid, Zirconiumcarbid, Titancarbid und Aluminiumcarbid), Aluminide oder eine beliebige Kombination von diesen. Das/Die Austrittsarbeitsmetall(e) kann/können durch einen geeigneten Abscheidungsprozess, zum Beispiel CVD, PECVD, PVD, Plattieren, thermische oder Elektronenstrahlverdampfung und Sputtern abgeschieden werden.
  • 18 veranschaulicht eine Schnittansicht im Anschluss an einen Ätzprozess, der Abschnitte der Schicht des Gate-Stapels 1702 so entfernt, dass nur die Seitenwände der Kanalbereiche 1502 mit dem Gate-Stapel 1702 bedeckt sind. Dies kann durch einen geeigneten selektiven anisotropen Ätzprozess wie zum Beispiel reaktives lonenätzen durchgeführt werden.
  • 19 veranschaulicht eine Schnittansicht im Anschluss an die Abscheidung eines Gate-Leiters 1902. Das/Die Material(ien) des Gate-Leiters 1902 wird/werden so über den dielektrischen Gate-Materialien und dem/den Austrittsarbeitsmetall(en) abgeschieden, dass der Gate-Stapel ausgebildet wird. Zu nichtbeschränkenden Beispielen für geeignete leitfähige Metalle zählen Aluminium (AI), Platin (Pt), Gold (Au), Wolfram (W), Titan (Ti) oder eine beliebige Kombination von diesen. Das/Die Material(ien) des Gate-Leiters 1902 kann/können durch einen geeigneten Abscheidungsprozess, zum Beispiel CVD, PECVD, PVD, Plattieren, thermische oder Elektronenstrahlverdampfung und Sputtern abgeschieden werden.
  • 20 veranschaulicht eine Schnittansicht im Anschluss an das Strukturieren einer Maske 2002 und an einen selektiven Ätzprozess, der freiliegende Abschnitte des Gate-Leiters 1902 angrenzend an die Kanalbereiche 1502a entfernt. Zu geeigneten Lackmasken zählen Photolacke, Elektronenstrahllacke, lonenstrahllacke, Röntgenstrahllacke und Ätzlacke. Bei dem Lack kann es sich um ein polymeres Aufschleudermaterial oder um ein Polymermaterial handeln.
  • 21 veranschaulicht eine Schnittansicht im Anschluss an das Entfernen der Maske 2002 (von 20) und das Strukturieren einer Maske 2102 über den Kanalbereichen 1502a. Die Maske 2002 kann zum Beispiel durch Veraschen entfernt werden. Der Veraschungsprozess kann dazu verwendet werden, ein Photolackmaterial, amorphen Kohlenstoff oder eine organische Planarisierungs(OPL)-Schicht zu entfernen. Ein Veraschen wird mithilfe eines geeigneten Reaktionsgases, zum Beispiel O2, N2, H2/N2, O3, CF4 oder einer beliebigen Kombination von diesen durchgeführt.
  • Im Anschluss an das Strukturieren der Maske 2102 wird ein selektiver Ätzprozess durchgeführt, der Abschnitte des Gate-Leiters 1902 angrenzend an die Kanalbereiche 1502b entfernt.
  • 22 veranschaulicht eine Schnittansicht im Anschluss an das Entfernen der Maske 2102 (von 21).
  • 23 veranschaulicht eine Schnittansicht im Anschluss an das Entfernen von freiliegenden Abschnitten der Gate-Stapel 1702 zum Freilegen von Abschnitten der Kanalbereiche 1502a und 1502b. Abschnitte der Gate-Stapel 1702 werden mithilfe eines geeigneten Ätzprozesses entfernt.
  • 24 veranschaulicht eine Schnittansicht im Anschluss an die Abscheidung einer Opferabstandselementschicht 2802 über freiliegenden Abschnitten der Kanalbereiche 1502a und 1502b. Die Opferabstandselementschicht 2302 kann zum Beispiel ein Nitrid- oder Oxidmaterial beinhalten.
  • 25 veranschaulicht eine Schnittansicht im Anschluss an einen anisotropen Ätzprozess, der freiliegende Abschnitte der Opferabstandselementschicht 2302 und des Gate-Leiters 1902 zum Freilegen von Abschnitten der Abstandselemente 1602 entfernt. Ein geeigneter Ätzprozess wie zum Beispiel reaktives lonenätzen kann verwendet werden.
  • 26 veranschaulicht eine Schnittansicht im Anschluss an das Entfernen der Opferabstandselementschicht 2302. Die resultierenden Gate-Stapel 2602a und 2602b weisen unterschiedliche Kanallängen auf. Diesbezüglich weist der Gate-Stapel 2602a eine Kanallänge (L1) auf, wohingegen der Gate-Stapel 2602b eine Kanallänge (L2) aufweist, wobei L1<L2 gilt.
  • 27A veranschaulicht eine Schnittansicht entlang der Linie A-A (von 27B) im Anschluss an die Abscheidung einer weiteren Schicht eines Abstandselementmaterials 2702. Die Schicht des Abstandselementmaterials 2702 kann durch Abscheiden des Abstandselementmaterials gefolgt von einem Ätz- oder Planarisierungsprozess ausgebildet werden, der Abschnitte der Kanalbereiche 1502a und 1502b freilegt. 27B veranschaulicht eine Draufsicht auf die Kanalbereiche 1502a und 1502b.
  • 28 veranschaulicht eine Schnittansicht im Anschluss an das Entfernen von Abschnitten der Schicht des Abstandselementmaterials 2702 zum weiteren Freilegen von Abschnitten der Kanalbereiche 1502a und 1502b und die Abscheidung einer dielektrischen Zwischenebenenschicht 2802.
  • Die dielektrische Zwischenebenenschicht 2802 wird zum Beispiel aus einem dielektrischen Low-k-Material (wobei k < 4,0) ausgebildet, einschließlich Siliciumoxid, Aufschleuderglas, eines fließfähigen Oxids, eines mit hochdichtem Plasma erzeugten Oxids, Borphosphorsilicatglas (BPSG) oder einer beliebigen Kombination von diesen, ohne darauf beschränkt zu sein. Die dielektrische Zwischenebenenschicht 2802 wird durch einen Abscheidungsprozess einschließlich CVD, PVD, plasmaunterstützter CVD, Atomlagenabscheidung (ALD), Verdampfung, chemischer Lösungsabscheidung oder ähnlicher Prozesse abgeschieden, ohne darauf beschränkt zu sein. Im Anschluss an die Abscheidung der dielektrischen Zwischenebenenschicht 2802 wird ein Planarisierungsprozess wie zum Beispiel ein chemisch-mechanisches Polieren durchgeführt.
  • 29 veranschaulicht eine Schnittansicht im Anschluss an die Abscheidung und das Strukturieren einer Hartmaske über einem Abschnitt der dielektrischen Zwischenebenenschicht 2802 und das Entfernen von Abschnitten des Kanalbereichs 1502 zum Ausbilden eines Hohlraums 2902.
  • 30 veranschaulicht eine Schnittansicht im Anschluss an die Ausbildung eines Source-/Drain-Bereichs 3002, der epitaktisch aus freiliegenden Abschnitten der Kanalbereiche in dem Hohlraum 2902 aufgewachsen wird, um den Hohlraum 2902 zu füllen.
  • 31 veranschaulicht eine Schnittansicht im Anschluss an das Entfernen der Hartmaske (von 30) und das Strukturieren einer Hartmaske 3102. Im Anschluss an das Strukturieren der Hartmaske 3102 werden Abschnitte der Kanalbereiche 1502b entfernt und Source-/Drain-Bereiche 3104 in den resultierenden Hohlräumen aufgewachsen.
  • 32 veranschaulicht eine Schnittansicht im Anschluss an die Abscheidung einer dielektrischen Zwischenebenenschicht 3202 über den Source-/Drain-Bereichen und Abschnitten der dielektrischen Zwischenebenenschicht 2802.
  • 33 veranschaulicht eine Schnittansicht im Anschluss an die Ausbildung von Source-/Drain-Bereichen 3302, die epitaktisch aus freiliegenden Abschnitten der Source-/Drain-Bereiche 3002 und 3104 aufgewachsen worden sind.
  • 34 veranschaulicht eine Schnittansicht im Anschluss an die Abscheidung eines zusätzlichen dielektrischen Zwischenebenenschichtmaterials 3402 mithilfe eines ähnlichen Verfahrens, wie oben beschrieben, um die Source-/Drain-Bereiche 3302 zu isolieren.
  • Nachdem die Einheiten ausgebildet worden sind, kann zusätzliches (nicht dargestelltes) isolierendes Material über der/den Einheit(en) abgeschieden werden. Das isolierende Material kann so strukturiert werden, dass (nicht dargestellte) Hohlräume ausgebildet werden, die Abschnitte der Source-/Drain-Bereiche und der Gate-Stapelkontakte freilegen. Die Hohlräume können durch ein (nicht dargestelltes) leitfähiges Material und bei einigen Ausführungsformen eine (nicht dargestellte) Auskleidungsschicht so gefüllt werden, dass (nicht dargestellte) leitfähige Kontakte ausgebildet werden.
  • Die hierin beschriebenen Verfahren und resultierenden Strukturen sehen auf einem Substrat ausgebildete vertikale FET-Einheiten mit unterschiedlichen Kanallängen vor.
  • So, wie die Begriffe hierin verwendet werden, handelt es sich bei „Erfindung“ oder „vorliegende Erfindung“ um nichtbeschränkende Begriffe, und sie sollen sich nicht auf einen beliebigen einzelnen Aspekt der jeweiligen Erfindung beziehen, sondern alle möglichen Aspekte einschließen, wie sie in der Beschreibung und den Ansprüchen beschrieben werden. Der Begriff „auf“ kann sich auf ein Element beziehen, das sich auf, über oder in Kontakt mit einem weiteren in der Beschreibung beschriebenen und/oder in den Figuren veranschaulichten Element oder Strukturelement befindet.
  • So, wie der Begriff hierin verwendet wird, bezieht sich „etwa“, das die Menge eines Bestandteils, einer Komponente oder eines Reaktants der eingesetzten Erfindung modifiziert, auf Schwankungen in den Zahlenwerten, die zum Beispiel durch typische Prozeduren zum Messen und für Liquid Handling auftreten können, die zum Herstellen von Konzentraten oder Lösungen eingesetzt werden. Darüber hinaus können Schwankungen durch einen unbeabsichtigten Fehler in den Messprozeduren, Unterschiede bei Fertigung, Quelle oder Reinheit der zum Herstellen der Zusammensetzungen oder zum Ausführen der Verfahren verwendeten Bestandteile und dergleichen auftreten. In einem Aspekt bedeutet der Begriff „etwa“ innerhalb von 10 % des angegebenen Zahlenwertes. In einem weiteren Aspekt bedeutet der Begriff „etwa“ innerhalb von 5 % des angegebenen Zahlenwertes. In einem noch weiteren Aspekt bedeutet der Begriff „etwa“ innerhalb von 10, 9, 8, 7, 6, 5, 4, 3, 2 oder 1 % des angegebenen Zahlenwertes.
  • Es versteht sich außerdem, dass, wenn ein Element wie zum Beispiel eine Schicht, ein Bereich oder ein Substrat als „auf“ oder „über“ einem weiteren Element befindlich bezeichnet wird, es sich direkt auf dem anderen Element befinden kann oder dazwischenliegende Elemente ebenfalls vorhanden sein können. Wenn ein Element dagegen als „direkt auf“ oder „direkt über“, „auf und in direktem Kontakt mit“ einem weiteren Element befindlich bezeichnet wird, sind keine dazwischenliegenden Elemente vorhanden, und das Element steht mit einem weiteren Element in Kontakt.
  • Es versteht sich außerdem, dass, wenn ein Element als mit einem weiteren Element „verbunden“ oder „gekoppelt“ bezeichnet wird, es direkt mit dem anderen Element verbunden oder gekoppelt sein kann oder dazwischenliegende Elemente vorhanden sein können. Wenn ein Element dagegen als mit einem weiteren Element „direkt verbunden“ oder „direkt gekoppelt“ bezeichnet wird, sind keine dazwischenliegenden Elemente vorhanden.

Claims (11)

  1. Verfahren zum Ausbilden einer Halbleitereinheit, wobei das Verfahren aufweist: Ausbilden eines ersten Source-/Drain-Bereichs (802) und eines zweiten Source-/Drain-Bereichs (1002) auf einem Halbleitersubstrat (102); Ausbilden eines ersten Kanalbereichs und eines zweiten Kanalbereichs auf dem Substrat (102); Ausbilden eines unteren Abstandselements (1302, 1602) auf dem ersten Source-/Drain-Bereich (802) und dem zweiten Source-/Drain-Bereich (1002); Ausbilden eines ersten Gate-Stapels über Seitenwänden des ersten Kanalbereichs (1502a) und eines zweiten Gate-Stapels über Seitenwänden des zweiten Kanalbereichs (1502b); Ausbilden einer Gate-Leiterschicht (1902) über freiliegenden Abschnitten des unteren Abstandselements (1602) und um den ersten Gate-Stapel und den zweiten Gate-Stapel herum; Entfernen eines Abschnitts der Gate-Leiterschicht (1902) angrenzend an den ersten Gate-Stapel; Entfernen eines Abschnitts der Gate-Leiterschicht (1902) angrenzend an den zweiten Gate-Stapel, sodass der Gate-Leiter (1902) eine erste Dicke angrenzend an den ersten Gate-Stapel und eine zweite Dicke angrenzend an den zweiten Gate-Stapel aufweist, wobei die erste Dicke geringer als die zweite Dicke ist; Entfernen von Abschnitten des ersten Gate-Stapels und des zweiten Gate-Stapels so, dass Abschnitte des ersten Kanalbereichs und des zweiten Kanalbereichs freigelegt werden; Ausbilden eines Opferabstandselements (2302) über freiliegenden Abschnitten des ersten Kanalbereichs und des zweiten Kanalbereichs; Entfernen freiliegender Abschnitte der Gate-Leiterschicht so, dass Abschnitte des unteren Abstandselements (1602) freigelegt werden; Abscheiden eines oberen Abstandselements (2702) über dem ersten Gate-Stapel und dem zweiten Gate-Stapel; Entfernen freiliegender Abschnitte des ersten Kanalbereichs (1502a) so, dass ein Hohlraum in dem oberen Abstandselement (2702) ausgebildet wird; und Ausbilden eines dritten Source-/Drain-Bereichs (3002, 3104) in dem Hohlraum in dem oberen Abstandselement und einer dielektrischen Zwischenebenenschicht (2802).
  2. Verfahren nach Anspruch 1, das des Weiteren aufweist: Ausbilden eines ersten Hohlraums (702) und eines zweiten Hohlraums in dem Halbleitersubstrat (102); Ausbilden des ersten Source-/Drain-Bereichs (802) in dem ersten Hohlraum Hohlraums und des zweiten Source-/Drain-Bereichs (1002) in dem zweiten Hohlraum; Ausbilden des unteren Abstandselements (1302) auf dem ersten Source-/Drain-Bereich (802) und dem zweiten Source-/Drain-Bereich (1002); Ausbilden eines anderen ersten Hohlraums (1402) in dem unteren Abstandselement (1302), der einen Abschnitt des ersten Source-/Drain-Bereichs (802) freilegt, und Ausbilden eines anderen zweiten Hohlraums (1402) in dem unteren Abstandselement (1302), der einen Abschnitt des zweiten Source-/Drain-Bereichs (1002) freilegt; und Aufwachsen des ersten Kanalbereichs (1502) in dem anderen ersten Hohlraum (1402) und des zweiten Kanalbereichs (1502) in dem anderen zweiten Hohlraum (1402).
  3. Verfahren nach Anspruch 2, das des Weiteren aufweist: Entfernen eines Abschnitts des unteren Abstandselements (1302) so, dass Seitenwände des ersten Kanalbereichs (1502) und des zweiten Kanalbereichs (1502) freigelegt werden.
  4. Verfahren nach Anspruch 2 oder Anspruch 3, wobei das Ausbilden des ersten Hohlraums und das Ausbilden des zweiten Hohlraums aufweist: Strukturieren einer Hartmaske (104) mit einem ersten Bereich und einem zweiten Bereich auf dem Halbleitersubstrat (102); Ausbilden eines Bereichs einer flachen Grabenisolation (STI) auf freiliegenden Abschnitten des Substrats (102); Entfernen der ersten Hartmaske (104) und Ausbilden des ersten Hohlraums in einem freiliegenden Abschnitt des Substrats (102); Ausbilden eines ersten Source-/Drain-Bereichs (802) in dem ersten Hohlraum und Entfernen des zweiten Bereichs der Hartmaske (104) und Ausbilden des zweiten Hohlraums in einem freiliegenden Abschnitt des Substrats.
  5. Verfahren nach Anspruch 4, das des Weiteren ein Ausbilden einer zweiten über dem ersten Source-/Drain-Bereich (802) vor dem Entfernen des zweiten Bereichs der Hartmaske (104) aufweist.
  6. Verfahren nach Anspruch 1 oder Anspruch 3, das des Weiteren ein Ausbilden der dielektrischen Zwischenebenenschicht (2802) über dem oberen Abstandselement (2702) vor dem Ausbilden des Hohlraums in dem oberen Abstandselement (2702) aufweist.
  7. Verfahren nach Anspruch 6, wobei das Ausbilden des Hohlraums in dem oberen Abstandselement (2702) ein Ausbilden des Hohlraums in der dielektrischen Zwischenebenenschicht (2802) aufweist.
  8. Verfahren nach Anspruch 1 oder Anspruch 3, wobei der dritte Source-/Drain-Bereich durch einen epitaktischen Aufwachsprozess ausgebildet wird.
  9. Verfahren nach Anspruch 1 oder Anspruch 3, das des Weiteren aufweist: Entfernen freiliegender Abschnitte des zweiten Kanalbereichs (1502b) so, dass ein weiterer Hohlraum in dem oberen Abstandselement (2702) ausgebildet wird; und Ausbilden eines vierten Source-/Drain-Bereichs in dem Hohlraum in dem oberen Abstandselement (2702) und der dielektrischen Zwischenebenenschicht (2802).
  10. Verfahren nach Anspruch 1 oder Anspruch 3, wobei der erste Kanalbereich (1502a) und der zweite Kanalbereich (1502b) durch einen epitaktischen Aufwachsprozess aufgewachsen werden.
  11. Verfahren nach Anspruch 1 oder Anspruch 3, wobei der erste Gate-Stapel ausgebildet wird durch: Abscheiden von Schichten von Gate-Stapelmaterialien über dem ersten Kanalbereich (1502a) und dem unteren Abstandselement (1602); und Durchführen eines anisotropen Ätzprozesses zum Entfernen von Abschnitten der Schichten der Gate-Stapelmaterialien.
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