JP6905542B2 - 半導体素子およびその形成方法 - Google Patents

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Description

本発明は、概して縦型電界効果トランジスタ（ＶＦＥＴ）に関し、より詳細には、異なるチャネル長をもつＶＦＥＴに関する。
ＭＯＳＦＥＴは、電子信号を切り替えるために使用されるトランジスタである。ＭＯＳＦＥＴはソース、ドレインおよび金属酸化物ゲート電極を有する。金属ゲートは絶縁材料、例えば、二酸化シリコンまたは高誘電率（ｈｉｇｈ−ｋ）誘電体の薄層によって主要な半導体ｎチャネルまたはｐチャネルから電気的に絶縁されており、これがＭＯＳＦＥＴの入力抵抗を相対的に高くする。ゲート電圧が、ドレインからソースへの経路が開回路（「オフ」）であるかまたは抵抗経路（「オン」）であるかを制御する。
ｎ型電界効果トランジスタ（ｎＦＥＴ）およびｐ型電界効果トランジスタ（ｐＦＥＴ）が相補型ＭＯＳＦＥＴの２つの種類である。ｎＦＥＴは、電流キャリアとして電子を使用し、ｎ型ドーパントをドープしたソース接合およびドレイン接合を有する。ｐＦＥＴは、電流キャリアとして正孔を使用し、ｐ型ドーパントをドープしたソース接合およびドレイン接合を有する。
フィンＦＥＴはＭＯＳＦＥＴの一種である。フィンＦＥＴは、短チャネルの効果を緩和し、ドレイン誘起障壁低下を軽減するマルチ・ゲートＭＯＳＦＥＴ素子である。「フィン」は、ソース領域およびドレイン領域の間に狭チャネルを形成する３つの露出面をしばしば有する、基板にパターニングされる半導体材料を表す。フィン上に設けられる薄い誘電体層がゲートからフィン・チャネルを分離する。フィンがチャネル領域に三次元表面をもたらすので、プレーナＦＥＴ素子とは対照的に基板の所与の領域に、より大きいチャネル長が達成されることができる。
ＣＭＯＳがより小さい寸法にスケーリングするにつれて、縦型ＦＥＴ素子が利点をもたらす。縦型ＦＥＴはしばしば、基板に設けられる活性ソース／ドレイン領域層を備える。活性ソース／ドレイン領域層に下スペーサ層が設けられる。下スペーサ層にＦＥＴ素子のチャネル領域が設けられる。チャネル領域は、フィン形状を含む任意の数の形状を含むことができる。
下スペーサ層およびチャネル領域周囲にゲート・スタックが設けられる。ゲート・スタックに上スペーサ層が設けられる。スペーサは、ゲートに隣接して位置する半導体基板の活性範囲にチャネル領域を画定するために使用される。
デバイス・スケーリングによって半導体産業が推進され、費用が低減し、電力消費が減少し、単位面積当たりの機能が向上したより高速な素子が提供される。デバイス・スケーリングでは光リソグラフィの改良が重要な役割を果たしてきた。しかしながら、光リソグラフィは、照射の波長によって決定される最小寸法およびピッチの限界を有している。
複数のチャネル長をもつ縦型ＦＥＴ素子を提供する。
本発明の一実施形態によれば、半導体素子を形成するための方法は、半導体基板に第１のソース／ドレイン領域および第２のソース／ドレイン領域を形成することと、基板に第１のチャネル領域および第２のチャネル領域を形成することと、第１のソース／ドレイン領域および第２のソース／ドレイン領域に下スペーサを形成することとを含む。第１のチャネル領域の側壁上に第１のゲート・スタックが、第２のチャネル領域の側壁上に第２のゲート・スタックが形成される。下スペーサの露出部上ならびに第１のゲート・スタックおよび第２のゲート・スタック周囲にゲート導体層が形成される。第１のゲート・スタックに隣接したゲート導体層の一部が除去され、ゲート導体が第１のゲート・スタックに隣接して第１の厚さと第２のゲート・スタックに隣接して第２の厚さとを有し、第１の厚さが第２の厚さ未満であるように、第２のゲート・スタックに隣接したゲート導体層の一部が除去される。第１のゲート・スタックおよび第２のゲート・スタックの一部が除去されて、第１のチャネル領域および第２のチャネル領域の一部を露出させる。第１のチャネル領域および第２のチャネル領域の露出部上に犠牲スペーサが形成される。ゲート導体層の露出部が除去されて、下スペーサの一部を露出させる。第１のゲート・スタックおよび第２のゲート・スタック上に上スペーサが付着（deposit）される。第１のチャネル領域の露出部が除去されて、上スペーサにキャビティを形成する。上スペーサおよび層間誘電体層のキャビティに第３のソース／ドレイン領域が形成される。
本発明の別の実施形態によれば、半導体素子を形成するための方法は、半導体基板に第１のキャビティおよび第２のキャビティを形成することと、第１のキャビティに第１のソース／ドレイン領域をおよび第２のキャビティに第２のソース／ドレイン領域を形成することと、第１のソース／ドレイン領域および第２のソース／ドレイン領域に下スペーサを形成することと、下スペーサに、第１のソース／ドレイン領域の一部を露出させる第１のキャビティを形成し、かつ下スペーサに、第２のソース／ドレイン領域の一部を露出させる第２のキャビティを形成することとを含む。第１のキャビティに第１のチャネル領域が成長され、かつ第２のキャビティに第２のチャネル領域が成長される。下スペーサの一部が除去されて、第１のチャネル領域および第２のチャネル領域の側壁を露出させる。第１のチャネル領域の側壁上に第１のゲート・スタックが、第２のチャネル領域の側壁上に第２のゲート・スタックが形成される。下スペーサの露出部上ならびに第１のゲート・スタックおよび第２のゲート・スタック周囲にゲート導体層が形成される。第１のゲート・スタックに隣接してゲート導体層の一部が除去される。ゲート導体が第１のゲート・スタックに隣接して第１の厚さと第２のゲート・スタックに隣接して第２の厚さとを有し、第１の厚さが第２の厚さ未満であるように、第２のゲート・スタックに隣接してゲート導体層の一部が除去される。第１のゲート・スタックおよび第２のゲート・スタックの一部が除去されて、第１のチャネル領域および第２のチャネル領域の一部を露出させる。第１のチャネル領域および第２のチャネル領域の露出部上で犠牲スペーサが除去される。ゲート導体層の露出部が除去されて、下スペーサの一部を露出させる。第１のゲート・スタックおよび第２のゲート・スタック上に上スペーサが付着される。第１のチャネル領域の露出部が除去されて、上スペーサにキャビティを形成し、上スペーサおよび層間誘電体層のキャビティに第３のソース／ドレイン領域が形成される。
本発明の別の実施形態によれば、半導体素子を形成するための方法は、基板に第１のソース／ドレイン領域および第２のソース／ドレイン領域を形成することと、第１のソース／ドレイン領域および第２のソース／ドレイン領域に第１のスペーサ層を形成することと、第１のスペーサ層に、第１のソース／ドレイン領域の一部を露出させる第１のキャビティを形成し、かつ第１のスペーサ層に、第２のソース／ドレイン領域を露出させる第２のキャビティを形成することと、第１のキャビティに第１のチャネル領域を、第２のキャビティに第２のチャネル領域を成長させることとを含む。第１のチャネル領域および第２のチャネル領域にゲート・スタック層が形成される。第１のゲート・スタックおよび第２のゲート・スタックに隣接してゲート導体層が形成される。第１のチャネル領域に隣接してゲート導体層の一部が凹加工される。ゲート導体層に第２のスペーサが形成され、第１のチャネル領域に第３のソース／ドレイン領域が、第２のチャネル領域に第４のソース／ドレイン領域が形成される。
本発明の別の実施形態によれば、半導体素子を形成するための方法は、半導体基板にトレンチ・アイソレーション領域を形成することと、基板にキャビティを形成することと、キャビティに第１のソース／ドレイン領域を形成することと、第１のソース／ドレイン領域にスペーサ材料の層を形成することとを含む。スペーサ材料の層に、第１のソース／ドレイン領域を露出させるキャビティが形成される。キャビティにチャネル領域が成長される。スペーサ材料の層の一部が除去されて、チャネル領域の一部を露出させる。チャネル領域にゲート・スタックが形成される。ゲート・スタックにゲート導体層が付着される。ゲート導体層の一部が除去されて、ゲート・スタックの一部を露出させる。ゲート・スタックの露出部が除去されて、チャネル領域の一部を露出させる。チャネル領域上にスペーサ材料の第２の層が付着される。チャネル領域の一部が除去されて、スペーサ材料の第２の層にキャビティを形成し、スペーサ材料の第２の層のキャビティに第２のソース／ドレイン領域が形成される。
本発明のさらに別の実施形態によれば、半導体素子は、半導体基板に設けられる第１のソース／ドレイン領域と、半導体基板に設けられる第２のソース／ドレイン領域と、第１のソース／ドレイン領域に設けられる下スペーサと、第２のソース／ドレイン領域に設けられる下スペーサとを備える。第１のソース／ドレイン領域に、第１の長さを有する第１のゲート・スタックが設けられる。第２のソース／ドレイン領域に、第２の長さを有する第２のゲート・スタックが設けられ、第１の長さが第２の長さより短い。第１のゲート・スタックに上スペーサが設けられ、第２のゲート・スタックに上スペーサが設けられる。
添付の図面を参照して、ここで本発明の実施形態が単に例として記載されることになる。
バルク半導体基板の断面図である。 ハードマスクの一部を除去して基板の一部を露出させるリソグラフィ・パターニングおよびエッチング・プロセス後の断面図である。 ハードマスクのパターニング後の生成構造の上面図である。 トレンチの形成後の断面図である。 絶縁体材料の付着後の断面図である。 絶縁体層の一部の除去によりハードマスクを露出させてシャロー・トレンチ・アイソレーション（ＳＴＩ）（分離）領域を形成した後の断面図である。 ハードマスクの除去後の断面図である。 基板の露出部を除去してキャビティを形成する選択エッチング・プロセス後の生成構造の断面図である。 キャビティにおけるソース／ドレイン領域の形成後の断面図である。 ソース／ドレイン領域およびＳＴＩ領域上へのハードマスクの付着後の断面図である。 （図１０の）ハードマスクの露出部および基板の露出部を除去するリソグラフィ・パターニングおよびエッチング・プロセス後の断面図である。 （図１１の）ハードマスクの除去後の断面図である。 ＳＴＩ領域の一部を除去してＳＴＩ領域の高さを下げるエッチング・プロセス後の断面図である。 ソース／ドレイン領域上へのスペーサ材料の層の付着後の断面図である。 スペーサ材料の層の一部を除去して、ソース／ドレイン領域の一部を露出させるキャビティを形成するリソグラフィ・パターニングおよびエッチング・プロセス後の断面図である。 （図１５の）キャビティにおけるチャネル領域の成長後の（図１７の）線Ａ−Ａに沿った断面図である。 チャネル領域の上面図である。 （図１６の）スペーサ材料の層の一部の除去によりチャネル領域の側壁を露出させた後の断面図である。 ゲート・スタックの付着後の断面図である。 チャネル領域の側壁だけがゲート・スタックで覆われるようにゲート・スタックの層の一部を除去するエッチング・プロセス後の断面図である。 ゲート導体の付着後の断面図である。 マスクのパターニングおよびチャネル領域に隣接してゲート導体の露出部を除去する選択エッチング・プロセス後の断面図である。 （図２２の）マスクの除去およびチャネル領域上のマスクのパターニング後の断面図である。 （図２３の）マスクの除去後の断面図である。 ゲート・スタックの露出部の除去によりチャネル領域の一部を露出させた後の断面図である。 チャネル領域の露出部上への犠牲スペーサ層の付着後の断面図である。 犠牲スペーサ層およびゲート導体の露出部を除去してスペーサの一部を露出させる異方性エッチング・プロセス後の断面図である。 犠牲スペーサ層の除去後の断面図である。 スペーサ材料の別の層の付着後の（図３０の）線Ａ−Ａに沿った断面図である。 チャネル領域の上面図である。 スペーサ材料の層の一部の除去によりチャネル領域の一部をさらに露出させた後の断面図である。 層間誘電体層の一部上へのハードマスクの付着およびパターニングならびにチャネル領域の一部の除去によりキャビティを形成した後の断面図である。 キャビティにおけるチャネル領域の露出部からエピタキシャル成長されるソース／ドレイン領域の形成によりキャビティを充填した後の断面図である。 （図３３の）ハードマスクの除去およびハードマスクのパターニング後の断面図である。 ソース／ドレイン領域および層間誘電体層の一部上への層間誘電体層の付着後の断面図である。 ソース／ドレイン領域の露出部からエピタキシャル成長されるソース／ドレイン領域の形成後の断面図である。 追加の層間誘電体層材料の付着後の断面図である。
縦型電界効果トランジスタ（ＶＦＥＴ）素子は、ウエハでの素子密度を増加させる機会をもたらす。縦型ＦＥＴ素子は、基板に設けられるソース／ドレイン領域を有する。チャネル領域は、ゲート・スタックでチャネル領域を被覆することができるように、基板上方に垂直に設けられる。本明細書に記載される実施形態は、異なるチャネル長を有する縦型ＦＥＴ素子を基板に形成することを提供する。１つまたは複数の実施形態において、パターニング、ゲート金属および仕事関数金属の凹加工動作の反復シーケンスを通して、複数のチャネル長がチップに形成される。リソグラフィ・パターニング動作は、同じチャネル長の領域を画定するために使用される。次いで所望のチャネル長を設定するために、ゲート金属および仕事関数金属の凹加工動作が使用される。同じチャネル長を必要とするウエハ上の全ての領域が同時に凹加工ステップを受ける。他の領域は、パターニング・ステップで画定されるハードマスクによって覆われている。
図１は、バルク半導体基板１０２の断面図を例示する。基板１０２は、例えば、シリコン、ゲルマニウム、シリコン・ゲルマニウム、炭化シリコン、ならびに式ＡｌＸ１ＧａＸ２ＩｎＸ３ＡｓＹ１ＰＹ２ＮＹ３ＳｂＹ４であって、Ｘ１、Ｘ２、Ｘ３、Ｙ１、Ｙ２、Ｙ３およびＹ４が相対割合を表しており、各々ゼロ以上であり、かつＸ１＋Ｘ２＋Ｘ３＋Ｙ１＋Ｙ２＋Ｙ３＋Ｙ４＝１（１は総相対モル量）である式によって規定される組成を有するＩＩＩ−Ｖ族化合物半導体から本質的に成るものを含むことができる。他の適切な基板は、組成ＺｎＡ１ＣｄＡ２ＳｅＢ１ＴｅＢ２であって、Ａ１、Ａ２、Ｂ１およびＢ２が相対割合であり、各々ゼロ以上であり、かつＡ１＋Ａ２＋Ｂ１＋Ｂ２＝１（１は総モル量）である組成を有するＩＩ−ＶＩ族化合物半導体を含む。半導体基板１０２は有機半導体または、例えば、Ｓｉ／ＳｉＧｅ、シリコン・オン・インシュレータもしくはＳｉＧｅ・オン・インシュレータなどの層状半導体を含むこともできる。半導体基板１０２の一部または全体が非晶質、多結晶または単結晶であることができる。上述の種類の半導体基板に加えて、本発明で利用される半導体基板は、ハイブリッド配向（ＨＯＴ）基板が異なる結晶配向の表面領域を有するＨＯＴ半導体基板を含むこともできる。半導体基板１０２は、ドープされるか、ドープされないか、またはドープ領域およびアンドープ領域を含むことができる。半導体基板は、歪のある領域および歪のない領域を含むか、または引張歪および圧縮歪の領域を含むことができる。
半導体基板１０２にハードマスク層１０４が設けられる。ハードマスク１０４は、例えば、酸化シリコン、窒化シリコン（ＳｉＮ）、ＳｉＯＣＮ、ＳｉＢＣＮまたはそれらの任意の適切な組合せを含むことができる。ハードマスク１０４は、ＰＶＤ、ＣＶＤ、ＰＥＣＶＤまたはその任意の組合せを含むがこれに限定されない付着プロセスを使用して付着されることができる。
図２は、ハードマスク１０４の一部を除去して基板１０２の一部を露出させるリソグラフィ・パターニングおよびエッチング・プロセス後の断面図を例示する。エッチング・プロセスは、例えば、反応性イオン・エッチングを含むことができる。図３は、ハードマスク１０４のパターニング後の生成構造の上面図を例示する。
図４は、トレンチ３０２の形成後の断面図を例示する。トレンチ３０２は、例えば、基板１０２の露出部を除去してトレンチ３０２を形成する反応性イオン・エッチング・プロセスによって形成される。
図５は、絶縁体材料４０２の付着後の断面図を例示する。絶縁体材料４０２は、例えば、二酸化シリコンを含むことができる。
図６は、絶縁体層４０２の一部の除去によりハードマスク１０４ａおよび１０４ｂを露出させてシャロー・トレンチ・アイソレーション（ＳＴＩ）（分離）領域５０２を形成した後の断面図を例示する。
例示される実施形態において、少なくとも１つの分離領域がシャロー・トレンチ・アイソレーション領域（「ＳＴＩ」）である。しかしながら、分離領域５０２はトレンチ・アイソレーション領域、フィールド酸化膜分離領域（図示せず）または任意の他の種類の分離領域であることができる。分離領域５０２は隣接ゲート構造領域間の分離をもたらし、隣接ゲートが反対の導電性、例えば、ｎＦＥＴおよびｐＦＥＴを有するときに使用されることができる。そのため、分離領域５０２はｐＦＥＴ素子領域からｎＦＥＴ素子領域を分離する。
図７は、ハードマスク１０４ａの除去後の断面図を例示する。ハードマスク１０４ａは、例えば、ハードマスク１０４ｂ上にマスク（図示せず）をパターニングし、露出したハードマスク１０４ａを除去する選択エッチング・プロセスを行うことによって除去されることができる。
図８は、基板１０２の露出部を除去してキャビティ７０２を形成する選択エッチング・プロセス後の生成構造の断面図を例示する。
図９は、キャビティ７０２におけるソース／ドレイン領域８０２の形成後の断面図を例示する。ソース／ドレイン領域８０２は、露出した基板１０２の露出した結晶シード材料へ半導体材料の結晶被覆層を付着してソース／ドレイン領域８０２を形成するエピタキシャル成長プロセスによって形成される。
ガス状または液状の前駆体からエピタキシャル材料が成長されることができる。エピタキシャル材料は、気相エピタキシー（ＶＰＥ）、分子線エピタキシー（ＭＢＥ）、液相エピタキシー（ＬＰＥ）または他の適切なプロセスを使用して成長されることができる。トランジスタの種類に応じてドーパント、すなわちｎ型ドーパント（例えば、リンもしくはヒ素）またはｐ型ドーパント（例えば、ホウ素もしくはガリウム）を添加することによって、エピタキシャル・シリコン、シリコン・ゲルマニウムまたは炭素ドープ・シリコン（Ｓｉ：Ｃ）あるいはその組合せのシリコンが付着中にドープされる（その場ドープされる（in-situ doped））ことができる。ソース／ドレインでのドーパント濃度は１×１０１９ｃｍ−３から２×１０２１ｃｍ−３までの、または好ましくは２×１０２０ｃｍ−３と１×１０２１ｃｍ−３との間の範囲であることができる。
用語「エピタキシャル成長または付着あるいはその両方」および「エピタキシャル形成されたまたは成長したあるいはその両方」は、別の半導体材料（結晶材料）の付着表面での半導体材料（結晶材料）の成長を意味しており、成長している半導体材料（結晶被覆層）は付着表面の半導体材料（シード材料）と実質的に同じ結晶特性を有する。エピタキシャル付着プロセスでは、付着している原子が半導体基板の付着表面の原子の結晶配列に配向するように、付着している原子が表面で動き回るのに十分なエネルギーをもって付着表面に到達するべく、原料ガスによって提供される化学反応物が制御され、システムパラメータが設定される。したがって、エピタキシャル成長した半導体材料は、エピタキシャル成長した材料が形成された付着表面と実質的に同じ結晶特性を有する。例えば、｛１００｝配向の結晶表面に付着されたエピタキシャル成長した半導体材料は｛１００｝配向をとることになる。いくつかの実施形態において、エピタキシャル成長または付着あるいはその両方のプロセスは半導体表面での形成に選択的であり、一般に二酸化シリコンまたは窒化シリコンの表面などの露出面には材料を付着しない。
いくつかの実施形態において、エピタキシャル半導体材料の付着のためのガス源は、シリコン含有ガス源、ゲルマニウム含有ガス源またはその組合せを含む。例えば、シラン、ジシラン、トリシラン、テトラシラン、ヘキサクロロジシラン、テトラクロロシラン、ジクロロシラン、トリクロロシラン、メチルシラン、ジメチルシラン、エチルシラン、メチルジシラン、ジメチルジシラン、ヘキサメチルジシランおよびその組合せから成る群から選択されるシリコン・ガス源から、エピタキシャルＳｉ層が付着されることができる。ゲルマン、ジゲルマン、ハロゲルマン、ジクロロゲルマン、トリクロロゲルマン、テトラクロロゲルマンおよびその組合せから成る群から選択されるゲルマニウム・ガス源から、エピタキシャル・ゲルマニウム層が付着されることができる。一方で、そのようなガス源の組合せを活用してエピタキシャル・シリコン・ゲルマニウム合金層が形成されることができる。水素、窒素、ヘリウムおよびアルゴンのようなキャリアガスが使用されることができる。
図１０は、ソース／ドレイン領域８０２およびＳＴＩ領域５０２上へのハードマスク９０２の付着後の断面図を例示する。例示される例証的な実施形態のハードマスク９０２は酸化物材料を含む。酸化物の非限定例は、二酸化シリコン、オルトケイ酸テトラエチル（ＴＥＯＳ）酸化物、高アスペクト比プラズマ（ＨＡＲＰ）酸化物、高温酸化物（ＨＴＯ）、高密度プラズマ（ＨＤＰ）酸化物、原子層堆積（ＡＬＤ）プロセスによって形成される酸化物（例えば、酸化シリコン）またはその任意の組合せを含む。
図１１は、ハードマスク９０２の露出部、（図１０の）ハードマスク１０４ｂおよび基板１０２の露出部を除去するリソグラフィ・パターニングおよびエッチング・プロセス後の断面図を例示する。エッチング・プロセスに続いて、ソース／ドレイン領域８０２に関して上記したのと同様のプロセスを使用してキャビティにソース／ドレイン領域１００２が形成される。
図１２は、（図１１の）ハードマスク９０２の除去後の断面図を例示する。
図１３は、ＳＴＩ領域５０２の一部を除去してＳＴＩ領域５０２の高さを下げるエッチング・プロセス後の断面図を例示する。
図１４は、ソース／ドレイン領域８０２および１００２上へのスペーサ材料１３０２の層の付着後の断面図を例示する。スペーサ材料の層のための適切な材料の非限定例は、誘電体酸化物（例えば、酸化シリコン）、誘電体窒化物（例えば、窒化シリコン）、誘電体酸窒化物またはその任意の組合せを含む。スペーサ材料の層は適切な付着プロセス、例えば、化学蒸着（ＣＶＤ）または物理蒸着（ＰＶＤ）によって付着される。
図１５は、スペーサ材料１３０２の層の一部を除去して、ソース／ドレイン領域８０２および１００２の一部を露出させるキャビティ１４０２を形成するリソグラフィ・パターニングおよびエッチング・プロセス後の断面図を例示する。エッチング・プロセスは、例えば、反応性イオン・エッチングを含むことができる。
図１６は、（図１５の）キャビティ１４０２におけるチャネル領域１５０２の成長後の（図１７の）線Ａ−Ａに沿った断面図を例示する。チャネル領域１５０２は、半導体チャネル領域１５０２を形成するエピタキシャル成長プロセスによって形成される。図１７は、チャネル領域１５０２の上面図を例示する。
図１８は、（図１６の）スペーサ材料１３０２の層の一部の除去によりチャネル領域１５０２の側壁を露出させた後の断面図を例示する。例えば、反応性イオン・エッチングなどの選択的異方性エッチング・プロセスによるスペーサ材料１３０２の層の一部の除去は、スペーサ１６０２の形成という結果になる。
図１９は、ゲート・スタック１７０２の付着後の断面図を例示する。この点に関して、ゲート・スタック１７０２は、例えば、１つまたは複数のゲート誘電体材料および１つまたは複数の仕事関数金属を付着することによって形成されるｈｉｇｈ−ｋ金属ゲートを含む。
ゲート誘電体材料は、３．９、７．０または１０．０より大きい誘電率を有する誘電体材料であることができる。誘電体材料のための適切な材料の非限定例は、酸化物、窒化物、酸窒化物、ケイ酸塩（例えば、金属ケイ酸塩）、アルミン酸塩、チタン酸塩、窒化物またはその任意の組合せを含む。（７．０より大きい誘電率の）ｈｉｇｈ−ｋ材料の例は、酸化ハフニウム、ケイ酸ハフニウム、窒化ケイ酸ハフニウム、酸化ランタン、アルミン酸ランタン、酸化ジルコニウム、ケイ酸ジルコニウム、窒化ケイ酸ジルコニウム、酸化タンタル、酸化チタン、チタン酸バリウム・ストロンチウム、チタン酸バリウム、チタン酸ストロンチウム、酸化イットリウム、酸化アルミニウム、タンタル酸鉛スカンジウムおよびニオブ酸鉛亜鉛などの金属酸化物を含むがこれらに限定されない。ｈｉｇｈ−ｋ材料は、例えば、ランタンおよびアルミニウムなどのドーパントをさらに含むことができる。
ゲート誘電体材料は適切な付着プロセス、例えば、化学蒸着（ＣＶＤ）、プラズマ増強化学蒸着（ＰＥＣＶＤ）、原子層堆積（ＡＬＤ）、蒸着、物理蒸着（ＰＶＤ）、化学溶液付着または他の同様のプロセスによって形成されることができる。誘電体材料の厚さは、使用されるｈｉｇｈ−ｋ誘電体材料の組成および数の他に付着プロセスに応じて変化させることができる。誘電体材料層は約０．５から約２０ｎｍまでの範囲の厚さを有することができる。
仕事関数金属はゲート誘電体材料上に設置されることができる。仕事関数金属の種類はトランジスタの種類に依存し、ｎＦＥＴ素子およびｐＦＥＴ素子の間で異なるものにすることができる。適切な仕事関数金属の非限定例は、ｐ型仕事関数金属材料およびｎ型仕事関数金属材料を含む。ｐ型仕事関数材料は、ルテニウム、パラジウム、プラチナ、コバルト、ニッケルおよび導電性金属酸化物またはその任意の組合せなどの組成物を含む。ｎ型金属材料は、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、金属炭化物（例えば、炭化ハフニウム、炭化ジルコニウム、炭化チタンおよび炭化アルミニウム）、アルミナイドまたはその任意の組合せなどの組成物を含む。仕事関数金属は適切な付着プロセス、例えば、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、メッキ、熱蒸着または電子ビーム蒸着、およびスパッタリングによって付着されることができる。
図２０は、チャネル領域１５０２の側壁だけがゲート・スタック１７０２で覆われるようにゲート・スタック１７０２の層の一部を除去するエッチング・プロセス後の断面図を例示する。これは、例えば、反応性イオン・エッチングなどの適切な選択的異方性エッチング・プロセスによって行われることができる。
図２１は、ゲート導体１９０２の付着後の断面図を例示する。ゲート導体１９０２の材料はゲート誘電体材料および仕事関数金属上に付着されて、ゲート・スタックを形成する。適切な導電性金属の非限定例は、アルミニウム（Ａｌ）、プラチナ（Ｐｔ）、金（Ａｕ）、タングステン（Ｗ）、チタン（Ｔｉ）またはその任意の組合せを含む。ゲート導体１９０２の材料は適切な付着プロセス、例えば、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、メッキ、熱蒸着または電子ビーム蒸着、およびスパッタリングによって付着されることができる。
図２２は、マスク２００２のパターニングおよびチャネル領域１５０２ａに隣接してゲート導体１９０２の露出部を除去する選択エッチング・プロセス後の断面図を例示する。適切なレジスト・マスクはフォトレジスト、電子ビーム・レジスト、イオン・ビーム・レジスト、Ｘ線レジストおよびエッチング・レジストを含む。レジストはポリマー・スピンオン材料またはポリマー材料であることができる。
図２３は、（図２２の）マスク２００２の除去およびチャネル領域１５０２ａ上へのマスク２１０２のパターニング後の断面図を例示する。マスク２００２は、例えば、灰化によって除去されることができる。灰化プロセスは、フォトレジスト材料、無定形炭素または有機平坦化（ＯＰＬ）層を除去するために使用されることができる。灰化は適切な反応ガス、例えば、Ｏ２、Ｎ２、Ｈ２／Ｎ２、Ｏ３、ＣＦ４またはその任意の組合せを使用して行われる。
マスク２１０２のパターニングに続いて、チャネル領域１５０２ｂに隣接してゲート導体１９０２の一部を除去する選択エッチング・プロセスが行われる。
図２４は、（図２３の）マスク２１０２の除去後の断面図を例示する。
図２５は、ゲート・スタック１７０２の露出部の除去によりチャネル領域１５０２ａおよび１５０２ｂの一部を露出させた後の断面図を例示する。ゲート・スタック１７０２の一部は適切なエッチング・プロセスを使用して除去される。
図２６は、チャネル領域１５０２ａおよび１５０２ｂの露出部上への犠牲スペーサ層２３０２の付着後の断面図を例示する。犠牲スペーサ層２３０２は、例えば、窒化物材料または酸化物材料を含むことができる。
図２７は、犠牲スペーサ層２３０２およびゲート導体１９０２の露出部を除去してスペーサ１６０２の一部を露出させる異方性エッチング・プロセス後の断面図を例示する。例えば、反応性イオン・エッチングなどの適切なエッチング・プロセスが使用されることができる。
図２８は、犠牲スペーサ層２３０２の除去後の断面図を例示する。生成ゲート・スタック２６０２ａおよび２６０２ｂは異なるチャネル長を有する。この点に関して、ゲート・スタック２６０２ａがチャネル長（Ｌ１）を有する一方で、ゲート・スタック２６０２ｂはチャネル長（Ｌ２）を有しており、Ｌ１＜Ｌ２である。
図２９は、スペーサ材料２７０２の別の層の付着後の（図３０の）線Ａ−Ａに沿った断面図を例示する。スペーサ材料２７０２の層は、スペーサ材料を付着することに続いて、チャネル領域１５０２ａおよび１５０２ｂの一部を露出させるエッチング・プロセスまたは平坦化プロセスによって形成されることができる。図３０は、チャネル領域１５０２ａおよび１５０２ｂの上面図を例示する。
図３１は、スペーサ材料２７０２の層の一部の除去によりチャネル領域１５０２ａおよび１５０２ｂの一部をさらに露出させてから、層間誘電体層２８０２を付着した後の断面図を例示する。
層間誘電体層２８０２は、例えば、酸化シリコン、スピン・オン・ガラス、流動性酸化物、高密度プラズマ酸化物、ホウリンケイ酸ガラス（ＢＰＳＧ）またはその任意の組合せを含むがこれに限定されない（ｋ＜４．０の）ｌｏｗ−ｋ誘電体材料から形成される。層間誘電体層２８０２は、ＣＶＤ、ＰＶＤ、プラズマ増強ＣＶＤ、原子層堆積（ＡＬＤ）、蒸着、化学溶液付着または同様のプロセスを含むがこれに限定されない付着プロセスによって付着される。層間誘電体層２８０２の付着に続いて、例えば、化学機械研磨などの平坦化プロセスが行われる。
図３２は、層間誘電体層２８０２の一部上へのハードマスク２９０２の付着およびパターニングならびにチャネル領域１５０２の一部の除去によりキャビティ２９０２を形成した後の断面図を例示する。
図３３は、キャビティ２９０２におけるチャネル領域１５０２の露出部からエピタキシャル成長されるソース／ドレイン領域３００２の形成によりキャビティ２９０２を充填した後の断面図を例示する。
図３４は、（図３３の）ハードマスク２９０２の除去およびハードマスク３１０２のパターニング後の断面図を例示する。ハードマスク３１０２のパターニングに続いて、チャネル領域１５０２ｂの一部が除去され、生成キャビティにソース／ドレイン領域３１０４が成長される。
図３５は、ソース／ドレイン領域および層間誘電体層２８０２の一部上への層間誘電体層３２０２の付着後の断面図を例示する。
図３６は、ソース／ドレイン領域３００２および３１０４の露出部からエピタキシャル成長されるソース／ドレイン領域３３０２の形成後の断面図を例示する。
図３７は、上記したのと同様の方法を使用する追加の層間誘電体層材料３４０２の付着によりソース／ドレイン領域３３０２を絶縁した後の断面図を例示する。
素子が形成された後、素子上に追加の絶縁材料（図示せず）が付着されることができる。絶縁材料はパターニングされて、ソース／ドレイン領域およびゲート・スタック・コンタクトの一部を露出させるキャビティ（図示せず）を形成することができる。キャビティは導電材料（図示せず）および、いくつかの実施形態において、ライナ層（図示せず）によって充填されて、導電コンタクト（図示せず）を形成することができる。
本明細書に記載される方法および生成構造は、異なるチャネル長を有する、基板に形成される縦型ＦＥＴ素子を提供する。
本明細書で使用される場合、用語「発明」または「本発明」は非限定的な用語であり、特定の発明のいずれかの単一の態様を表すのではなく、本明細書および請求項に記載される全ての可能な態様を包含するものと意図される。用語「の上の」は、本明細書に記載されるまたは図に例示されるあるいはその両方の別の要素または特徴の上にある、その上方にあるまたはそれと接触している要素を表すことができる。
本明細書で使用される場合、本発明の利用される原料、成分または反応物の量を修飾する用語「約」は、例えば、濃縮物または溶液を作るために使用される典型的な測定手順および液体処理手順を通じて起こり得る数量の変動を表す。さらには、測定手順の偶発誤差、組成物を作るまたは本方法を実施するために利用される原料の製造、出所または純度の相違などから変動が起こり得る。１つの態様では、用語「約」は伝えられる数値の１０％以内を意味する。別の態様では、用語「約」は伝えられる数値の５％以内を意味する。さらに、別の態様では、用語「約」は伝えられる数値の１０、９、８、７、６、５、４、３、２または１％以内を意味する。
また、層、領域または基板などの要素が別の要素「に」または「の上に」あると言われるとき、それは直接他方の要素にあることができる、または介在要素が存在することもできると理解されるであろう。対照的に、要素が別の要素「に直接」または「の上に直接」「に直接接触して」あると言われるとき、介在要素は存在せず、要素が別の要素と接触している。
要素が別の要素に「接続」または「結合」されると言われるとき、それは他方の要素に直接接続または結合されることができる、または介在要素が存在することができるとも理解されるであろう。対照的に、要素が別の要素に「直接接続」または「直接結合」されると言われるとき、介在要素は存在しない。
本発明の様々な実施形態の説明が例示の目的で提示されたが、網羅的である、または開示された実施形態に限定されるものとは意図されない。多くの変更および変形が、記載された実施形態の範囲および思想から逸脱することなく当業者には明らかであろう。本明細書で使用される技術用語は、実施形態の原理、実際的応用または市場で見られる技術に対する技術的改良を最良に説明するように、または当業者が本明細書に開示される実施形態を理解することを可能にするように選ばれた。

Claims (17)

  1. 半導体素子を形成するための方法であって、
    半導体基板に第１のソース／ドレイン領域および第２のソース／ドレイン領域を形成することと、
    前記基板に第１のチャネル領域および第２のチャネル領域を形成することと、
    前記第１のソース／ドレイン領域および前記第２のソース／ドレイン領域に下スペーサを形成することと、
    前記第１のチャネル領域の側壁上に第１のゲート・スタックを、前記第２のチャネル領域の側壁上に第２のゲート・スタックを形成することと、
    前記下スペーサの露出部上ならびに前記第１のゲート・スタックおよび前記第２のゲート・スタックの周囲にゲート導体層を形成することと、
    前記第１のゲート・スタックに隣接した前記ゲート導体層の一部を除去することと、
    前記ゲート導体層が前記第１のゲート・スタックに隣接して第１の厚さと前記第２のゲート・スタックに隣接して第２の厚さとを有し、前記第１の厚さが前記第２の厚さ未満であるように、前記第２のゲート・スタックに隣接した前記ゲート導体層の一部を除去することと、
    前記第１のゲート・スタックおよび前記第２のゲート・スタックの一部を除去して前記第１のチャネル領域および前記第２のチャネル領域の一部を露出させることと、
    前記第１のチャネル領域および前記第２のチャネル領域の露出部上に犠牲スペーサを形成することと、
    前記ゲート導体層の露出部を除去して前記下スペーサの一部を露出させることと、
    前記第１のゲート・スタックおよび前記第２のゲート・スタック上に上スペーサを付着することと、
    前記第１のチャネル領域の露出部を除去して前記上スペーサにキャビティを形成することと、
    前記上スペーサおよび層間誘電体層のキャビティに第３のソース／ドレイン領域を形成することと
    を含む方法。
  2. 前記半導体基板に第１のキャビティおよび第２のキャビティを形成することと、
    前記第１のキャビティに前記第１のソース／ドレイン領域を、前記第２のキャビティに前記第２のソース／ドレイン領域を形成することと、
    前記第１のソース／ドレイン領域および前記第２のソース／ドレイン領域に前記下スペーサを形成することと、
    前記下スペーサに、前記第１のソース／ドレイン領域の一部を露出させる第１のキャビティを形成し、かつ前記下スペーサに、前記第２のソース／ドレイン領域の一部を露出させる第２のキャビティを形成することと、
    前記下スペーサの前記第１のキャビティに前記第１のチャネル領域を、前記下スペーサの前記第２のキャビティに前記第２のチャネル領域を成長させることと、
    をさらに含む、請求項１に記載の方法。
  3. 前記下スペーサの一部を除去して前記第１のチャネル領域および前記第２のチャネル領域の側壁を露出させること、
    をさらに含む、請求項２に記載の方法。
  4. 前記半導体基板に前記第１のキャビティを形成することおよび前記第２のキャビティを形成することが、
    前記半導体基板に第１の領域および第２の領域をもつハードマスクをパターニングすることと、
    前記基板の露出部にシャロー・トレンチ・アイソレーション領域を形成することと、
    前記ハードマスクの前記第１の領域を除去し、前記基板の露出部に前記第１のキャビティを形成することと、
    前記第１のキャビティに第１のソース／ドレイン領域を形成することと、
    前記ハードマスクの前記第２の領域を除去し、前記基板の露出部に前記第２のキャビティを形成することと
    を含む、請求項２または３に記載の方法。
  5. 前記ハードマスクの前記第２の領域を除去する前に前記第１のソース／ドレイン領域上に第２のハードマスクを形成することをさらに含む、請求項４に記載の方法。
  6. 前記上スペーサに前記キャビティを形成する前に前記上スペーサ上に層間誘電体層を形成することをさらに含む、請求項１または３に記載の方法。
  7. 前記上スペーサに前記キャビティを形成することが、前記層間誘電体層に前記キャビティを形成することを含む、請求項６に記載の方法。
  8. 前記第３のソース／ドレイン領域がエピタキシャル成長プロセスによって形成される、請求項１または３に記載の方法。
  9. 前記第２のチャネル領域の露出部を除去して前記上スペーサに別のキャビティを形成することと、
    前記上スペーサおよび前記層間誘電体層の前記キャビティに第４のソース／ドレイン領域を形成することと、
    をさらに含む、請求項１または３に記載の方法。
  10. 前記第１のチャネル領域および前記第２のチャネル領域がエピタキシャル成長プロセスによって成長される、請求項１または３に記載の方法。
  11. 前記第１のゲート・スタックが、
    前記第１のチャネル領域および前記下スペーサ上にゲート・スタック材料の層を付着することと、
    異方性エッチング・プロセスを行って前記ゲート・スタック材料の層の一部を除去することと
    によって形成される、請求項１または３に記載の方法。
  12. 半導体素子を形成するための方法であって、
    基板に第１のソース／ドレイン領域および第２のソース／ドレイン領域を形成することと、
    前記第１のソース／ドレイン領域および前記第２のソース／ドレイン領域に第１のスペーサ層を形成することと、
    前記第１のスペーサ層に、前記第１のソース／ドレイン領域の一部を露出させる第１のキャビティを形成し、かつ前記第１のスペーサ層に、前記第２のソース／ドレイン領域を露出させる第２のキャビティを形成することと、
    前記第１のキャビティに第１のチャネル領域を、前記第２のキャビティに第２のチャネル領域を成長させることと、
    前記第１のチャネル領域および前記第２のチャネル領域にゲート・スタック層を形成して、第１のゲート・スタックおよび第２のゲート・スタックを形成することと、
    前記第１のゲート・スタックおよび前記第２のゲート・スタックに隣接してゲート導体層を形成することと、
    前記第１のチャネル領域に隣接して前記ゲート導体層の一部を凹加工することと、
    前記ゲート導体層に第２のスペーサを形成することと、
    前記第１のチャネル領域に第３のソース／ドレイン領域を、前記第２のチャネル領域に第４のソース／ドレイン領域を形成することと
    を含む方法。
  13. 前記第１のチャネル領域に隣接して前記ゲート導体層の前記一部を凹加工した後に、前記ゲート・スタック層の露出部を除去する、請求項１２に記載の方法。
  14. 前記第３のソース／ドレイン領域および前記第４のソース／ドレイン領域が前記第２のスペーサに設けられる、請求項１２に記載の方法。
  15. 半導体素子を形成するための方法であって、
    半導体基板にトレンチ・アイソレーション領域を形成することと、
    前記基板にキャビティを形成することと、
    前記キャビティに第１のソース／ドレイン領域を形成することと、
    前記第１のソース／ドレイン領域にスペーサ材料の層を形成することと、
    前記スペーサ材料の層に、前記第１のソース／ドレイン領域を露出させるキャビティを形成することと、
    前記スペーサ材料の層の前記キャビティにチャネル領域を成長させることと、
    前記スペーサ材料の層の一部を除去して前記チャネル領域の一部を露出させることと、
    前記チャネル領域にゲート・スタックを形成することと、
    前記ゲート・スタックにゲート導体層を付着することと、
    前記ゲート導体層の一部を除去して前記ゲート・スタックの一部を露出させることと、
    前記ゲート・スタックの露出部を除去して前記チャネル領域の一部を露出させることと、
    前記チャネル領域上にスペーサ材料の第２の層を付着することと、
    前記チャネル領域の一部を除去して前記スペーサ材料の第２の層にキャビティを形成することと、
    前記スペーサ材料の第２の層の前記キャビティに第２のソース／ドレイン領域を形成することと
    を含む方法。
  16. 半導体素子であって、
    半導体基板に設けられる第１のソース／ドレイン領域と、
    前記第１のソース／ドレイン領域の高さ位置で前記半導体基板に設けられる第２のソース／ドレイン領域と、
    前記第１のソース／ドレイン領域および前記第２のソース／ドレイン領域に設けられる下スペーサと、
    前記高さ位置の前記下スペーサから上方に垂直に前記第１のソース／ドレイン領域に設けられる第１の長さを有する第１のゲート・スタックと、
    前記高さ位置の前記下スペーサから上方に垂直に前記第２のソース／ドレイン領域に設けられる第２の長さを有する第２のゲート・スタックであって、前記第１の長さが前記第２の長さより短い、前記第２のゲート・スタックと、
    前記第１のゲート・スタックおよび前記第２のゲート・スタックに設けられる上スペーサと、
    を備える半導体素子。
  17. 前記素子が縦型電界効果トランジスタを含む、請求項１６に記載の半導体素子。
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