KR102483546B1 - 수직 채널을 가지는 반도체 소자 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 반도체 소자는 제1 영역 및 제2 영역을 가지는 기판, 상기 제1 영역 상에 상기 기판의 상면에 수직으로 배치된 제1 나노 와이어(nano-wire), 상기 제2 영역 상에 상기 기판의 상면에 수직으로 배치되고, 상기 제1 나노 와이어의 높이보다 낮은 높이를 가지는 제2 나노 와이어, 상기 제1 나노 와이어의 상부 및 하부에 배치된 제1 소스/드레인 영역들, 상기 제2 나노 와이어의 상부 및 하부에 배치된 제2 소스/드레인 영역들, 상기 제1 소스/드레인 영역들 사이에서 상기 제1 나노 와이어를 둘러싸는 제1 게이트 전극, 및 상기 제2 소스/드레인 영역들 사이에서 상기 제2 나노 와이어를 둘러싸는 제2 게이트 전극을 포함할 수 있다.

Description

수직 채널을 가지는 반도체 소자 {SEMICONDUCTOR DEVICES HAVING A VERTICAL CHANNEL}
본 발명은 수직 채널을 가지는 반도체 소자에 관한 것이다.
반도체 소자의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 단채널 효과(short channel effect)를 억제할 수 있는 핀(fin) 또는 나노와이어(nano-wire) 형상의 액티브 패턴을 가지는 멀티 게이트 전계 효과 트랜지스터들이 제안되었다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 로직 회로 영역의 트랜지스터와 입출력(I/O) 회로 영역의 트랜지스터에서 나노 와이어의 높이를 서로 다르게 형성함으로써, 입출력 회로 영역의 트랜지스터의 핫 캐리어 효과(Hot Carrier Effect)를 포함한 신뢰성 문제를 해결하고, 향상된 성능을 발휘할 수 있는 반도체 소자를 제공하는 데 있다.
본 발명의 일 실시예에 따른 반도체 소자는 제1 영역 및 제2 영역을 가지는 기판, 상기 제1 영역 상에 상기 기판의 상면에 수직으로 배치된 제1 나노 와이어(nano-wire), 상기 제2 영역 상에 상기 기판의 상면에 수직으로 배치되고, 상기 제1 나노 와이어의 높이보다 낮은 높이를 가지는 제2 나노 와이어, 상기 제1 나노 와이어의 상부 및 하부에 배치된 제1 소스/드레인 영역들, 상기 제2 나노 와이어의 상부 및 하부에 배치된 제2 소스/드레인 영역들, 상기 제1 소스/드레인 영역들 사이에서 상기 제1 나노 와이어를 둘러싸는 제1 게이트 전극, 및 상기 제2 소스/드레인 영역들 사이에서 상기 제2 나노 와이어를 둘러싸는 제2 게이트 전극을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자는 기판, 상기 기판 상에 배치되어 제1 수직 채널 영역을 제공하는 제1 나노 와이어, 상기 제1 수직 채널 영역을 둘러싸며 제1 게이트 전극, 상기 제1 나노 와이어와 상기 제1 게이트 전극 사이에 배치되는 제1 게이트 유전층을 포함하는 제1 수직 전계 효과 트랜지스터, 및 상기 기판 상에 배치되어 제2 수직 채널 영역을 제공하는 제2 나노 와이어, 상기 제2 나노 와이어를 둘러싸는 제2 게이트 전극, 상기 제2 나노 와이어와 상기 제2 게이트 전극 사이에 배치되는 제2 게이트 유전층을 포함하는 제2 수직 전계 효과 트랜지스터를 포함할 수 있다. 상기 제1 나노 와이어의 높이는 상기 제2 나노 와이어의 높이보다 클 수 있다.
본 발명의 기술적 사상에 따르면, 로직 회로 영역의 트랜지스터와 입출력(I/O) 회로 영역의 트랜지스터에서 나노 와이어의 높이를 서로 다르게 형성함으로써, 입출력 회로 영역의 트랜지스터의 핫 캐리어 효과(Hot Carrier Effect)를 포함한 신뢰성 문제를 해결하고, 향상된 성능을 발휘할 수 있는 반도체 소자를 얻을 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 레이아웃도이다.
도 2는 도 1에 도시한 반도체 소자의 Ⅰ-Ⅰ'선 및 III-III' 선을 따라 절단한 단면도들이다.
도 3은 도 1에 도시한 반도체 소자의 II- II'선 및 IV-IV' 선을 따라 절단한 단면도들이다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 단면도들이다.
도 6 내지 도 13은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나태내는 단면도들이다.
도 14는 본 발명의 일 실시예에 따른 전자 기기를 나타내는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자(10)를 나타내는 레이아웃도이다. 도 2는 도 1에 도시한 반도체 소자의 Ⅰ-I'선 및 III-III' 선을 따라 절단한 단면도들이다. 도 3은 도 1에 도시한 반도체 소자의 II-II'선 및 IV-IV'선을 따라 절단한 단면도들이다.
도 1 내지 도3을 함께 참조하면, 반도체 소자(10)는 기판(101)의 제1 영역(R1)에 형성된 제1 수직 전계 효과 트랜지스터(vertical field effect transistor) 및 기판(101)의 제2 영역(R2)에 형성된 제2 수직 전계 효과 트랜지스터를 포함할 수 있다. 상기 제1 및 제2 수직 전계 효과 트랜지스터들은 수직(vertical) 게이트 올 어라운드(Gate All Around; GAA) 전계 효과 트랜지스터들일 수 있다.
기판(101)은 반도체 물질, 예컨대 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 화합물 반도체를 포함할 수 있다. 기판(101)은 제1 영역(R1) 및 제2 영역(R2)을 포함할 수 있다. 제1 영역(R1)은 입출력(I/O) 회로 영역이고, 제2 영역(R2)은 로직 회로 영역일 수 있다.
상기 제1 수직 전계 효과 트랜지스터는 기판(101)의 상면에 수직으로 배치되어 제1 수직 채널 영역들을 제공하는 제1 나노 와이어들(nano-wires)(110), 제1 나노 와이어들(110)의 하부 및 상부에 배치된 제1 하부 소스/드레인 영역들(111) 및 제1 상부 소스/드레인 영역들(112), 제1 하부 소스/드레인 영역들(111) 및 제1 상부 소스/드레인 영역들(112) 사이에서 제1 나노 와이어들(110)을 둘러싸는 제1 게이트 전극(120)을 포함할 수 있다. 즉, 제1 게이트 전극(120)은 상기 제1 수직 채널 영역들을 둘러싸도록 제1 나노 와이어들(110)의 둘레에 배치될 수 있다. 제1 나노 와이어들(110)은 서로 폭이 다른 상부 영역 및 하부 영역을 포함할 수 있다. 제1 나노 와이어들(110)의 상기 하부 영역은 제1 나노 와이어들(110)의 상기 상부 영역보다 넓은 폭을 가질 수 있다. 제1 나노 와이어들(110)은 일 방향의 폭과 타 방향의 폭이 다른 시트 형상을 가질 수 있다. 이와 달리, 제1 나노 와이어들(110)은 원기둥 형상 또는 다각 기둥 형상을 가질 수 있다. 제1 게이트 전극(120)과 제1 나노 와이어들(110) 사이에 제1 게이트 유전층(115)을 배치될 수 있고, 제1 게이트 유전층(115)은 제1 유전층(114) 및 고유전층(116)을 포함할 수 있다. 제1 게이트 전극(120)은 기판(101)의 상면을 따라 수평 방향으로 연장될 수 있다. 제1 게이트 전극(120)은 TiN, TaN 등의 금속 질화물을 포함하는 제1 도전층(122) 및 W, Co, Cu, Al 등의 금속을 포함하는 제2 도전층(124)을 포함할 수 있다. 제1 나노 와이어들(110)의 하부에 배치된 제1 하부 소스/드레인 영역들(111)은 기판(101) 내에 형성된 제1 불순물 영역(106)에 의해 서로 연결될 수 있다.
상기 제2 수직 전계 효과 트랜지스터는 기판(101)의 상면에 수직으로 배치되어 제2 수직 채널 영역을 제공하는 제2 나노 와이어들(nano-wires)(210), 제2 나노 와이어들(210)의 하부 및 상부에 배치된 제2 하부 소스/드레인 영역들(211) 및 제2 상부 소스/드레인 영역들(212), 제2 하부 소스/드레인 영역들(211) 및 제2 상부 소스/드레인 영역들(212) 사이에서 제2 나노 와이어들(210)을 둘러싸는 제2 게이트 전극(220)을 포함할 수 있다. 즉, 제2 게이트 전극(220)은 상기 제2 수직 채널 영역을 둘러싸도록 제2 나노 와이어들(210)의 둘레에 배치될 수 있다. 제2 나노 와이어들(210)은 일 방향의 폭과 타 방향의 폭이 다른 시트 형상을 가질 수 있다. 이와 달리, 제2 나노 와이어들(210)은 원기둥 형상 또는 다각 기둥 형상을 가질 수 있다. 제2 게이트 전극(220)과 제2 나노 와이어들(210) 사이에 제2 게이트 유전층(215)을 배치될 수 있고, 제2 게이트 유전층(215)은 제2 유전층(214) 및 고유전층(216)을 포함할 수 있다. 제2 게이트 전극(220)은 기판(101)의 상면을 따라 수평 방향으로 연장될 수 있다. 제2 게이트 전극(220)은 TiN, TaN 등의 금속 질화물을 포함하는 제1 도전층(222) 및 W, Co, Cu, Al 등의 금속을 포함하는 제2 도전층(224)을 포함할 수 있다. 제2 나노 와이어들(210)의 하부에 배치된 제2 하부 소스/드레인 영역들(211)은 기판(101) 내에 형성된 제2 불순물 영역(206)에 의해 서로 연결될 수 있다.
제1 나노 와이어들(110)의 높이는 제2 나노 와이어들(210)의 높이보다 클 수 있다. 달리 말하면, 제1 나노 와이어들(110) 주위의 기판(101)의 상면은 제2 나노 와이어들(210) 주위의 기판(101)의 상면보다 낮을 수 있다. 이는 도 8을 참조하여 설명하는 바와 같이, 제1 나노 와이어들(110)을 형성하기 위해, 제1 영역(R1)의 기판(101)이 제2 영역(R2)의 기판(101)에 비해 추가적으로 식각되기 때문이다.
제1 게이트 전극(120)의 수직 방향의 게이트 길이(Lg1)는 제2 게이트 전극(220)의 수직 방향의 게이트 길이(Lg2)보다 길 수 있다. 제1 나노 와이어들 (110) 주위의 기판(101)의 상면과 제2 나노 와이어들(210) 주위의 기판(101)의 상면의 높이 차이는 제1 게이트 전극(120)과 제2 게이트 전극(220)의 게이트 길이 차이에 대응될 수 있다. 제1 나노 와이어들(110)과 제2 나노 와이어들(210)의 높이 차이에 대응하는 길이만큼 제1 게이트 전극(120)의 게이트 길이(Lg1)는 제2 게이트 전극(220)의 게이트 길이(Lg2)보다 길 수 있다.
제1 게이트 유전층(115)은 제2 게이트 유전층(215)보다 두꺼울 수 있다. 구체적으로, 제1 게이트 유전층(115)을 구성하는 제1 유전층(114)이 제2 게이트 유전층(215)을 구성하는 제2 유전층(214)보다 두꺼울 수 있다. 고유전층(116) 및 고유전층(216)은 서로 동일한 두께를 가질 수 있다. 고유전층(116, 216)은 실리콘 산화물보다 높은 유전율을 가지는 고유전체(high-k dielectric)를 포함할 수 있다. 상기 고유전체는 예를 들면, 고유전율 절연층(136a)은 하프늄 산화물(HfOx), 하프늄 실리케이트(HfSiOx), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란타늄 산화물(LaOx), 란타늄 산화 질화물(LaON), 란타늄 알루미늄 산화물(LaAlOx), 지르코늄 산화물(ZrOx), 지르코늄 실리케이트(ZrSiOx ), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaOx), 티타늄 산화물(TiOx), 티타늄 산화 질화물(TiON), 바륨 스트론튬 티타늄 산화물(BaSrTiOx), 바륨 티타늄 산화물(BaTiOx), 스트론튬 티타늄 산화물(SrTiOx), 이트륨 산화물(YOx), 알루미늄 산화물(AlOx), 알루미늄 산화 질화물(AlON), 또는 납 스칸듐 탄탈륨 산화물(PbScTaOx) 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다.
제1 및 제2 상부 소스/드레인 영역들(112, 212)은 제1 및 제2 나노 와이어들(110, 210)의 상부 영역에 이온 주입 공정에 의해 불순물이 주입된 영역일 수 있다. 이와 달리, 제1 및 제2 상부 소스/드레인 영역들(112, 212)은 제1 및 제2 나노 와이어들(110,210)로부터 성장된, 불순물이 도핑된 에피택셜층일 수 있다.
콘택 플러그(140)는 제1 상부 소스/드레인 영역(112)에 접속되고, 콘택 플러그(240)는 제2 상부 소스/드레인 영역(212)에 접속될 수 있다. 콘택 플러그(150)는 제1 게이트 전극(120)에 접속될 수 있고, 콘택 플러그(250)는 제2 게이트 전극(220)에 접속될 수 있다. 콘택 플러그(130)는 기판(101)의 제1 불순물 영역(106)에 접속되고, 콘택 플러그(230)는 기판(101)의 제2 불순물 영역(206)에 접속될 수 있다. 콘택 플러그들(130, 140, 150, 230, 240, 250)의 형상은 도 2 및 도 3에 도시된 바에 한정되지 않는다. 예를 들어, 콘택 플러그들(130, 140, 150, 230, 240, 250)은 기판(101)에 가까워질수록 폭이 좁아지는 형상을 가질 수 있다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 반도체 소자(10A)를 나타내는 단면도들이다.
도 4 및 도 5에 도시된 반도체 소자(10A)의 경우, 도 2 및 도 3에 도시된 반도체 소자(10)와 비교하면, 제1 나노 와이어들(110')의 형상이 다른 것 이외에, 나머지 구성들은 동일하다.
제1 나노 와이어들(110')은 폭이 급격히 변하는 부분을 포함하지 않고, 상부 영역와 하부 영역의 폭이 실질적으로 동일할 수 있다.
도 7 내지 도 9를 참조하여 설명하는 공정들에서 제1 산화층(113)의 두께 및 2차 산화공정의 방법을 적절히 선택하면 도 4 및 도 5에 도시된 제1 나노 와이어들(110')을 형성할 수 있다.
도 6 내지 도 13은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 나태내는 단면도들이다. 도 6 내지 도 13를 참조하여 설명하는 반도체 소자의 제조 방법은 예시적인 것이다.
도 6을 참조하면, 제1 영역(R1) 및 제2 영역(R2)을 가지는 기판(101) 상에 나노 와이어들(110', 210)을 형성할 수 있다.
제1 영역(R1)의 기판(101) 상에 제1 예비 나노 와이어들(110')을 형성하고, 제2 영역(R2)의 기판(101) 상에 제2 나노 와이어들(210)을 형성할 수 있다. 제1 예비 나노 와이어들(110')의 피치(P1)는 제2 나노 와이어들(210)의 피치(P2)보다 클 수 있다. 예를 들어, 제1 예비 나노 와이어들(110')의 피치(P1)는 40nm 이하일 수 있고, 제2 나노 와이어들(210)의 피치(P2)는 30nm이하일 수 있다. 제1 예비 나노 와이어들(110')의 폭 및 제2 나노 와이어들(210)의 폭은 실질적으로 동일할 수 있다. 예를 들어, 제1 예비 나노 와이어들(110')의 폭 및 제2 나노 와이어들(210)의 폭은 10nm 이하일 수 있다.
제1 예비 나노 와이어들(110')은 이중 패터닝 기술(Double Patterning Technology, DPT)을 이용하여 기판(101)을 이방성 식각함으로써 형성되고, 제2 나노 와이어들(210)은 사중 패터닝 기술(Quadraple Patterning Technology, QPT)을 이용하여 기판(101)을 이방성 식각함으로써 형성될 수 있다. 제1 예비 나노 와이어들(110') 상에는 하드 마스크층(103)이 잔존할 수 있다. 제1 예비 나노 와이어들(110')과 하드 마스크층(103) 사이에는 버퍼층(102)이 배치될 수 있다. 제2 나노 와이어들(210) 상에는 하드 마스크층(203)이 잔존할 수 있다. 제2 나노 와이어들(210)과 하드 마스크층(203) 사이에는 버퍼층(202)이 배치될 수 있다.
도 7을 참조하면, 제1 영역(R1)의 기판(101) 상에서 제1 예비 나노 와이어들(110')의 측벽에 선택적으로 제1 산화층(113)을 형성할 수 있다.
제1 산화층(113)은 1차 산화 공정에 의해 형성될 수 있다. 상기 1차 산화 공정은 열산화 공정, 플라즈마 산화 공정, 라디칼 산화공정 등을 포함할 수 있다. 상기 1차 산화 공정이 진행된 후에 기판(101)의 상면에 형성된 제1 산화층(113)을 이방성 식각 공정에 의해 제거할 수 있다.
예를 들어, 제1 영역(R1)에 제1 산화층(113)을 선택적으로 형성하기 위해, 상기 1차 산화 공정에 의해 제2 영역(R2)의 제2 나노 와이어들(210) 및 기판(101)에 형성된 산화층을 선택적으로 제거할 수 있다. 이와 달리, 제1 영역(R1)에 제1 산화층(113)을 선택적으로 형성하기 위해, 제2 영역(R2)의 기판(101) 상에는 제2 나노 와이어들(210) 및 기판(101)의 산화를 막을 수 있는 산화 방지막이 형성될 수 있다. 상기 산화 방지막은 제1 산화층(113)이 형성된 후에 제거될 수 있다.
도 8을 참조하면, 제1 산화층(113)을 식각 마스크로 이용하여 제1 영역(R1)의 기판(101)을 추가적으로 식각함으로써, 제1 나노 와이어들(110)이 형성될 수 있다.
기판(101)의 상면을 기준으로, 제1 나노 와이어들(110)의 높이는 제2 나노 와이어들(210)의 높이보다 클 수 있다. 추가적인 식각 공정으로 인해, 제1 나노 와이어들(110) 주위의 기판(101)의 상면은 제2 나노 와이어들(210) 주위의 기판(101)의 상면보다 낮을 수 있다.
제1 나노 와이어들(110)은 상부 영역 및 상부 영역에 비해 폭이 넓은 하부 영역을 포함할 수 있다. 제1 나노 와이어들(110)의 하부 영역의 폭은 제2 나노 와이어들(210)의 폭보다 클 수 있다.
제1 영역(R1)의 기판(101)을 선택적으로 식각하기 위해, 제2 영역(R2)의 기판(101) 상에는 식각 방지막이 형성될 수 있다. 상기 식각 방지막은 제1 나노 와이어들(110)이 형성된 후에 제거될 수 있다.
도 9를 참조하면, 2차 산화공정을 수행하여 제1 유전층(114)을 제1 영역(R1)에 선택적으로 형성할 수 있다.
상기 2차 산화공정은 열산화 공정, 플라즈마 산화 공정, 라디칼 산화공정 등을 포함할 수 있다.
상기 2차 산화공정은 제1 나노 와이어들(110)의 상부 영역에 제1 산화층(113)이 잔존하는 상태에서 수행될 수 있다. 상기 2차 산화공정에 의해, 제1 나노 와이어들(110)의 하부 영역의 표면 및 기판(101)의 표면이 산화되어 제1 유전층(114)이 형성될 수 있다. 상기 2차 산화공정 동안에 제1 산화층(113) 아래의 제1 나노 와이어들(110)의 표면이 추가적으로 산화되어 제1 나노 와이어들(110)의 상부 영역의 제1 유전층(114)을 형성할 수 있다.
일 실시예에서, 상기 제1 산화층(113)이 제거된 후, 상기 2차 산화공정이 수행될 수 있다. 상기 2차 산화공정에 의해, 제1 나노 와이어들(110)의 표면 및 기판(101)의 표면이 산화되어 제1 유전층(114)이 형성될 수 있다.
예를 들어, 제1 영역(R1)에 제1 유전층(114)을 선택적으로 형성하기 위해, 상기 1차 산화 공정에 의해 제2 영역(R2)의 제2 나노 와이어들(210) 및 기판(101)에 형성된 산화층을 선택적으로 제거할 수 있다. 이와 달리, 제1 영역(R1)에 제1 유전층(114)을 선택적으로 형성하기 위해, 제2 영역(R2)의 기판(101) 상에는 제2 나노 와이어들(210) 및 기판(101)의 산화를 막을 수 있는 산화 방지막이 형성될 수 있다. 상기 산화 방지막은 제1 유전층(114)이 형성된 후에 제거될 수 있다.
도 10을 참조하면, 기판(101)에 불순물 영역들(106, 206)을 형성하고, 제1 나노 와이어들(110)의 하부에 제1 소스/드레인 영역들(111)을 형성하고, 제2 나노 와이어들(210)의 하부에 제2 소스/드레인 영역들(211)을 형성할 수 있다.
불순물 영역들(106, 206), 제1 및 제2 소스/드레인 영역들(111, 211)은 불순물의 이온 주입 및 확산에 의해 형성될 수 있다. 불순물 영역들(106, 206), 제1 및 제2 소스/드레인 영역들(111, 211)은 예를 들어, n형 불순물로 도핑된 영역일 수 있다. 상기 불순물의 이온 주입 공정 후, 상기 불순물을 활성화시키고 확산시키는 열처리 공정이 수행될 수 있다. 불순물 영역(106)은 제1 소스/드레인 영역들(111)을 서로 연결하고, 불순물 영역(206)은 제2 소스/드레인 영역들(211)을 서로 연결할 수 있다. 제1 소스/드레인 영역(111)과 불순물 영역(106)을 형성하기 위한 이온 주입 공정과 제2 소스/드레인 영역(211)과 불순물 영역(206)을 형성하기 위한 이온 주입 공정은 동시에 수행되거나 별도로 수행될 수 있다.
이와 달리, 제1 및 제2 소스/드레인 영역들(111, 211)은 후속의 공정들이 수행되는 동안에 불순물이 확산됨으로써, 형성될 수 있다.
기판(101) 상에는 제1 및 제2 나노 와이어들(110, 210)의 하부를 덮는 제1 절연층(161,261) 및 제2 절연층(163, 263)이 형성될 수 있다. 예를 들어, 기판(101) 상에 제1 및 제2 나노 와이어들(110, 210)를 덮는 제1 절연층(161, 261) 및 제2 절연층(162, 263)이 순차적으로 형성된 후, 제2 절연층(163, 263)이 에치백(etchback) 공정에 의해 원하는 높이로 제거될 수 있다. 이어서, 제2 절연층(163, 263)이 제거됨으로 인해 드러난 제1 절연층(161, 261)이 등방성 식각 공정에 의해 제거될 수 있다.
제1 절연층(161,261) 및 제2 절연층(163, 263)은 후속에 형성되는 게이트 전극을 기판(101)과 전기적으로 절연시키는 역할을 할 수 있다. 제1 절연층(161,261) 및 제2 절연층(163, 263)은 하부 스페이서로 지칭될 수 있다.
일 실시예에서, 제1 절연층(161, 261)이 형성되지 않을 수 있다.
도 11을 참조하면, 제1 영역(R1)에 제1 게이트 유전층(115) 및 제1 게이트 전극(120)이 형성되고, 제2 영역(R2)에 제2 게이트 유전층(215) 및 제2 게이트 전극(220)이 형성될 수 있다.
제1 나노 와이어들(110)의 측면들 및 제2 나노 와이어들(210)의 측면들을 덮는 고유전층(116, 216)이 형성될 수 있다. 제2 영역(R2)에서 제2 나노 와이어들 (210)의 측면들을 덮는 고유전층(216)이 형성되기 전에, 제2 나노 와이어들 (210)의 측면들을 덮는 제2 유전층(214)이 먼저 형성될 수 있다. 제2 유전층(214)은 고유전층(116, 216)을 형성하기 전에 별도의 산화 공정을 수행하여 형성되거나, 고유전층(116, 216)을 형성하는 공정에 의해 형성될 수 있다.
제1 영역(R1)에서 고유전층(116)은 제1 유전층(114)과 함께 제1 게이트 유전층(115)을 구성하고, 제2 영역(R2)에서 고유전층(216)은 제2 유전층(214)과 함께 제2 게이트 유전층(215)을 구성할 수 있다.
제1 및 제2 게이트 유전층(115, 215) 상에 제1 도전층(122, 222) 및 제2 도전층(124, 224)를 형성할 수 있다. 제1 도전층(122) 및 제2 도전층(124)은 제1 게이트 전극(120)을 구성하고, 제1 도전층(222) 및 제2 도전층(224)은 제2 게이트 전극(220)을 구성할 수 있다.
다음으로, 제1 및 제2 게이트 전극(120, 220) 상에 층간 절연층(164, 264)를 형성하고, 하드 마스크층(103, 203)이 드러나도록 평탄화 공정을 수행할 수 있다.
도 12를 참조하면, 제1 게이트 전극(120)의 일부 및 제2 게이트 전극(220)의 일부를 제거하여 제1 게이트 전극(120)의 게이트 길이 및 제2 게이트 전극(220)의 게이트 길이를 조절할 수 있다. 이어서, 고유전층(116, 216)의 일부도 제거될 수 있다.
또한, 제1 나노 와이어들(110)의 상부에 제1 소스/드레인 영역들(112)이 형성되고, 제2 나노 와이어들(210)의 상부에 제2 소스/드레인 영역들(212)이 형성될 수 있다. 제1 소스/드레인 영역들(112) 및 제2 소스/드레인 영역들(212)은 불순물을 이온 주입시켜 형성될 수 있다. 상기 불순물의 활성화 및 확산을 위해 열처리 공정이 수행될 수 있다. 이와 달리, 제1 소스/드레인 영역들(112) 및 제2 소스/드레인 영역들(212)은 도 6의 공정이 수행되기 전에 미리 형성될 수 있다. 또한, 도 13의 공정이 수행된 후에 형성될 수 있다.
제1 게이트 전극(120)과 제2 게이트 전극(220)은 층간 절연층(164)의 상면으로부터 동일한 길이만큼 제거될 수 있다. 따라서, 잔존하는 제1 게이트 전극(120)의 수직 방향의 길이는 잔존하는 제2 게이트 전극(220)의 수직 방향의 길이보다 클 수 있다. 즉, 제1 게이트 전극(120)의 게이트 길이는 제2 게이트 전극의 게이트 길이보다 클 수 있다.
도 13을 참조하면, 층간 절연층(164, 264)가 제거된 후, 기판(101) 상에 제3 절연층(165, 265) 및 층간 절연층(168, 268)이 형성될 수 있다.
제3 절연층(165, 265) 및 층간 절연층(168, 268)을 형성하는 것은 절연 물질들의 증착 및 평탄화 공정을 포함할 수 있다.
다시 도 2 및 도3을 참조하면, 층간 절연층(170, 270)을 형성한 다음, 콘택 플러그들(130, 140, 150, 230, 240, 250)을 형성할 수 있다.
콘택 플러그(140)는 제1 소스/드레인 영역(112)에 접속되고, 콘택 플러그(240)는 제2 소스/드레인 영역(212)에 접속될 수 있다. 콘택 플러그(150)는 제1 게이트 전극(120)에 접속될 수 있고, 콘택 플러그(250)는 제2 게이트 전극(220)에 접속될 수 있다. 콘택 플러그(130)는 기판(101)의 불순물 영역(106)에 접속되고, 콘택 플러그(230)는 기판(101)의 불순물 영역(206)에 접속될 수 있다.
도 14는 본 발명의 일 실시예에 따른 전자 기기를 나타내는 블록도이다.
도 14를 참조하면, 본 실시예에 따른 전자 기기(1000)는 통신부(1010), 입력부(1020), 출력부(1030), 메모리(1040) 및 프로세서(1050)를 포함할 수 있다.
통신부(1010)는 유/무선 통신 모듈을 포함할 수 있으며, 무선 인터넷 모듈, 근거리 통신 모듈, GPS 모듈, 이동통신 모듈 등을 포함할 수 있다. 통신부(1010)에 포함되는 유/무선 통신 모듈은 다양한 통신 표준 규격에 의해 외부 통신망과 연결되어 데이터를 송수신할 수 있다. 입력부(1020)는 사용자가 전자 기기(1000)의 동작을 제어하기 위해 제공되는 모듈로서, 기계식 스위치, 터치스크린, 음성 인식 모듈 등을 포함할 수 있다. 또한, 입력부(1020)는 트랙 볼 또는 레이저 포인터 방식 등으로 동작하는 마우스, 또는 핑거 마우스 장치를 포함할 수도 있으며, 그 외에 사용자가 데이터를 입력할 수 있는 다양한 센서 모듈을 더 포함할 수도 있다. 출력부(1030)는 전자 기기(1000)에서 처리되는 정보를 음성 또는 영상의 형태로 출력하며, 메모리(1040)는 프로세서(1050)의 처리 및 제어를 위한 프로그램이나, 또는 데이터 등을 저장할 수 있다. 프로세서(1050)는 필요한 동작에 따라 메모리(1040)에 명령어를 전달하여 데이터를 저장 또는 인출할 수 있다. 메모리(1040)는 전자 기기(1000)에 내장되거나 또는 별도의 인터페이스를 통해 프로세서(1050)와 통신할 수 있다. 별도의 인터페이스를 통해 프로세서(1050)와 통신하는 경우, 프로세서(1050)는 SD, SDHC, SDXC, MICRO SD, USB 등과 같은 다양한 인터페이스 규격을 통해 메모리(1040)에 데이터를 저장하거나 또는 인출할 수 있다. 프로세서(1050)는 전자 기기(1000)에 포함되는 각부의 동작을 제어한다. 프로세서(1050)는 음성 통화, 화상 통화, 데이터 통신 등과 관련된 제어 및 처리를 수행하거나, 멀티미디어 재생 및 관리를 위한 제어 및 처리를 수행할 수도 있다. 또한, 프로세서(1050)는 입력부(1020)를 통해 사용자로부터 전달되는 입력을 처리하고 그 결과를 출력부(1030)를 통해 출력할 수 있다. 또한, 프로세서(1050)는 앞서 설명한 바와 같이 전자 기기(1000)의 동작을 제어하는데 있어서 필요한 데이터를 메모리(1040)에 저장하거나 메모리(1040)로부터 인출할 수 있다. 프로세서(1050) 및 메모리(1040) 중 적어도 하나는 상술한 것과 같은 본 발명의 다양한 실시예에 따른 반도체 소자(10, 10A)를 포함할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 기판,
110, 210: 제1 및 제2 나노 와이어,
111, 211: 제1 및 제2 하부 소스/드레인 영역,
112, 212: 제1 및 제2 상부 소스/드레인 영역,
115, 215: 제1 및 제2 게이트 유전층,
120, 220: 제1 및 제2 게이트 전극,
R1: 제1 영역,
R2: 제2 영역

Claims (20)

  1. 제1 영역 및 제2 영역을 가지는 기판;
    상기 제1 영역 상에 상기 기판의 상면에 수직으로 배치된 제1 나노 와이어(nano-wire);
    상기 제2 영역 상에 상기 기판의 상면에 수직으로 배치되고, 상기 제1 나노 와이어의 높이보다 낮은 높이를 가지는 제2 나노 와이어;
    상기 제1 나노 와이어의 상부 및 하부에 배치된 제1 소스/드레인 영역들;
    상기 제2 나노 와이어의 상부 및 하부에 배치된 제2 소스/드레인 영역들;
    상기 제1 소스/드레인 영역들 사이에서 상기 제1 나노 와이어를 둘러싸는 제1 게이트 전극; 및
    상기 제2 소스/드레인 영역들 사이에서 상기 제2 나노 와이어를 둘러싸는 제2 게이트 전극;
    을 포함하고,
    상기 제1 나노 와이어는 상부 영역 및 상기 상부 영역보다 폭이 넓은 하부 영역을 가지는 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 영역은 입출력(I/O) 회로 영역이고, 상기 제2 영역은 로직 회로 영역인 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 게이트 전극의 수직 방향의 게이트 길이가 상기 제2 게이트 전극의 수직 길이보다 긴 반도체 소자.
  4. 제1항에 있어서,
    상기 제1 나노 와이어 주위의 상기 기판의 상면은 상기 제2 나노 와이어 주위의 기판의 상면보다 낮은 반도체 소자.
  5. 제4항에 있어서,
    상기 제1 나노 와이어 주위의 상기 기판의 상면과 상기 제2 나노 와이어 주위의 기판의 상면의 높이 차이는 상기 제1 게이트 전극과 상기 제2 게이트 전극의 게이트 길이 차이에 대응되는 반도체 소자.
  6. 제1항에 있어서,
    상기 제1 게이트 전극과 상기 제1 나노 와이어 사이에 배치되는 제1 게이트 유전층; 및
    상기 제2 게이트 전극과 상기 제2 나노 와이어 사이에 배치되는 제2 게이트 유전층;을 더 포함하고,
    상기 제1 게이트 유전층은 상기 제2 게이트 유전층보다 두꺼운 반도체 소자.
  7. 제6항에 있어서,
    상기 제1 게이트 유전층은 제1 유전층 및 고유전층을 포함하고, 상기 제2 게이트 유전층은 제2 유전층 및 고유전층을 포함하고, 상기 제1 유전층은 상기 제2 유전층보다 두꺼운 반도체 소자.
  8. 제1항에 있어서,
    상기 제1 나노 와이어 및 상기 제2 나노 와이어는 일 방향의 폭과 타 방향의 폭이 다른 시트 형상을 가지는 반도체 소자.
  9. 제1항에 있어서,
    복수의 제1 나노 와이어들 및 복수의 제2 나노 와이어들을 포함하고,
    상기 복수의 제1 나노 와이어들의 하부에 배치된 제1 소스/드레인 영역들은 상기 기판 내에 형성된 제1 불순물 영역에 의해 서로 연결되고,
    상기 복수의 제2 나노 와이어들의 하부에 배치된 제2 소스/드레인 영역들은 상기 기판 내에 형성된 제2 불순물 영역에 의해 서로 연결되는 반도체 소자.
  10. 제1항에 있어서,
    각각의 상기 제1 게이트 전극 및 상기 제2 게이트 전극은 금속 질화물을 포함하는 제1 도전층 및 금속을 포함하는 제2 도전층을 가지는 반도체 소자.
  11. 기판;
    상기 기판 상에 배치되어 제1 수직 채널 영역을 제공하는 제1 나노 와이어, 상기 제1 수직 채널 영역을 둘러싸며 제1 게이트 전극, 상기 제1 나노 와이어와 상기 제1 게이트 전극 사이에 배치되는 제1 게이트 유전층을 포함하는 제1 수직 전계 효과 트랜지스터; 및
    상기 기판 상에 배치되어 제2 수직 채널 영역을 제공하는 제2 나노 와이어, 상기 제2 나노 와이어를 둘러싸는 제2 게이트 전극, 상기 제2 나노 와이어와 상기 제2 게이트 전극 사이에 배치되는 제2 게이트 유전층을 포함하는 제2 수직 전계 효과 트랜지스터;를 포함하고,
    상기 제1 나노 와이어의 높이는 상기 제2 나노 와이어의 높이보다 크고,
    상기 제1 나노 와이어는 상부 영역 및 상기 상부 영역보다 폭이 넓은 하부 영역을 가지는 반도체 소자.
  12. 제11항에 있어서,
    상기 제1 나노 와이어와 상기 제2 나노 와이어의 높이 차이에 대응하는 길이만큼 상기 제1 게이트 전극의 게이트 길이가 상기 제2 게이트 전극의 게이트 길이보다 긴 반도체 소자.
  13. 제11항에 있어서,
    상기 제1 수직 전계 효과 트랜지스터는 입출력(I/O) 회로 영역에 배치되고, 상기 제2 수직 전계 효과 트랜지스터는 로직 회로 영역에 배치되는 반도체 소자.
  14. 제11항에 있어서,
    상기 제1 나노 와이어는 상기 제2 나노 와이어보다 폭이 넓은 영역을 가지는 반도체 소자.
  15. 제11항에 있어서,
    상기 제1 게이트 유전층은 상기 제2 게이트 유전층보다 두꺼운 반도체 소자.
  16. 제11항에 있어서,
    각각의 상기 제1 게이트 전극 및 상기 제2 게이트 전극은 금속 질화물을 포함하는 제1 도전층 및 금속을 포함하는 제2 도전층을 가지는 반도체 소자.
  17. 제1 영역 및 제2 영역을 가지는 기판;
    상기 제1 영역 상에 상기 기판의 상면에 수직으로 배치된 제1 나노 와이어; 및
    상기 제2 영역 상에 상기 기판의 상면에 수직으로 배치된 제2 나노 와이어
    를 포함하고,
    상기 제2 나노 와이어의 상단과 상기 기판의 상면 사이의 거리는, 상기 제1 나노 와이어의 상단과 상기 기판의 상면 사이의 거리보다 작고,
    상기 제1 나노 와이어는 상부 영역 및 상기 상부 영역보다 폭이 넓은 하부 영역을 가지는 반도체 소자.
  18. 제17항에 있어서,
    상기 제1 영역은 입출력(I/O) 회로 영역이고, 상기 제2 영역은 로직 회로 영역인 반도체 소자.
  19. 제17항에 있어서,
    상기 제1 나노 와이어 및 상기 제2 나노 와이어는 일 방향의 폭과 타 방향의 폭이 다른 시트 형상을 가지는 반도체 소자.
  20. 제17항에 있어서,
    상기 제1 나노 와이어의 상부 및 하부에 배치된 제1 소스/드레인 영역들;
    상기 제2 나노 와이어의 상부 및 하부에 배치된 제2 소스/드레인 영역들;
    상기 제1 소스/드레인 영역들 사이에서 상기 제1 나노 와이어를 둘러싸는 제1 게이트 전극; 및
    상기 제2 소스/드레인 영역들 사이에서 상기 제2 나노 와이어를 둘러싸는 제2 게이트 전극을 더 포함하는 반도체 소자.
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