CN117457498A - 制造半导体器件的方法 - Google Patents
制造半导体器件的方法 Download PDFInfo
- Publication number
- CN117457498A CN117457498A CN202311180956.XA CN202311180956A CN117457498A CN 117457498 A CN117457498 A CN 117457498A CN 202311180956 A CN202311180956 A CN 202311180956A CN 117457498 A CN117457498 A CN 117457498A
- Authority
- CN
- China
- Prior art keywords
- layer
- type device
- type
- dielectric layer
- dielectric
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 242
- 239000004065 semiconductor Substances 0.000 title claims abstract description 153
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 23
- 229910052751 metal Inorganic materials 0.000 claims abstract description 99
- 239000002184 metal Substances 0.000 claims abstract description 99
- 238000000137 annealing Methods 0.000 claims abstract description 51
- 239000000758 substrate Substances 0.000 claims abstract description 36
- 230000008569 process Effects 0.000 claims description 133
- 229910052782 aluminium Inorganic materials 0.000 claims description 26
- 238000000151 deposition Methods 0.000 claims description 12
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 7
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 7
- 229910010037 TiAlN Inorganic materials 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 847
- 239000000463 material Substances 0.000 description 36
- 238000005530 etching Methods 0.000 description 28
- 238000001039 wet etching Methods 0.000 description 18
- 238000001312 dry etching Methods 0.000 description 17
- 238000002955 isolation Methods 0.000 description 17
- 239000000203 mixture Substances 0.000 description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 230000015572 biosynthetic process Effects 0.000 description 13
- 229910052710 silicon Inorganic materials 0.000 description 13
- 239000010703 silicon Substances 0.000 description 13
- 125000004429 atom Chemical group 0.000 description 12
- 229920002120 photoresistant polymer Polymers 0.000 description 12
- 238000005229 chemical vapour deposition Methods 0.000 description 11
- 230000008901 benefit Effects 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 8
- 238000000231 atomic layer deposition Methods 0.000 description 8
- 239000003989 dielectric material Substances 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 239000006117 anti-reflective coating Substances 0.000 description 7
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 7
- 239000001301 oxygen Substances 0.000 description 7
- 229910052760 oxygen Inorganic materials 0.000 description 7
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 6
- 239000000460 chlorine Substances 0.000 description 6
- MWUXSHHQAYIFBG-UHFFFAOYSA-N nitrogen oxide Inorganic materials O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 6
- 238000005240 physical vapour deposition Methods 0.000 description 6
- 229910010271 silicon carbide Inorganic materials 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 229910004129 HfSiO Inorganic materials 0.000 description 5
- 238000005253 cladding Methods 0.000 description 5
- 229910052746 lanthanum Inorganic materials 0.000 description 5
- FZLIPJUXYLNCLC-UHFFFAOYSA-N lanthanum atom Chemical compound [La] FZLIPJUXYLNCLC-UHFFFAOYSA-N 0.000 description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 4
- 229910021193 La 2 O 3 Inorganic materials 0.000 description 4
- 230000008859 change Effects 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 239000002070 nanowire Substances 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 238000004549 pulsed laser deposition Methods 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 3
- 229910052801 chlorine Inorganic materials 0.000 description 3
- 239000003292 glue Substances 0.000 description 3
- 229910052735 hafnium Inorganic materials 0.000 description 3
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- 238000004151 rapid thermal annealing Methods 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 238000009966 trimming Methods 0.000 description 3
- 229910019311 (Ba,Sr)TiO Inorganic materials 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 2
- 229910017121 AlSiO Inorganic materials 0.000 description 2
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- -1 La oxide (e.g. Chemical class 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 229910002367 SrTiO Inorganic materials 0.000 description 2
- 229910010413 TiO 2 Inorganic materials 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 229910006501 ZrSiO Inorganic materials 0.000 description 2
- DBOSVWZVMLOAEU-UHFFFAOYSA-N [O-2].[Hf+4].[La+3] Chemical compound [O-2].[Hf+4].[La+3] DBOSVWZVMLOAEU-UHFFFAOYSA-N 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000593 degrading effect Effects 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 230000002708 enhancing effect Effects 0.000 description 2
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 2
- 230000001965 increasing effect Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000005224 laser annealing Methods 0.000 description 2
- 239000002055 nanoplate Substances 0.000 description 2
- 239000002064 nanoplatelet Substances 0.000 description 2
- 239000002073 nanorod Substances 0.000 description 2
- 125000004433 nitrogen atom Chemical group N* 0.000 description 2
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 241000976924 Inca Species 0.000 description 1
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 1
- 229910010038 TiAl Inorganic materials 0.000 description 1
- 229910010052 TiAlO Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000000116 mitigating effect Effects 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229920003209 poly(hydridosilsesquioxane) Polymers 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 229910052712 strontium Inorganic materials 0.000 description 1
- CIOAGBVUUVVLOB-UHFFFAOYSA-N strontium atom Chemical compound [Sr] CIOAGBVUUVVLOB-UHFFFAOYSA-N 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 229910052727 yttrium Inorganic materials 0.000 description 1
- VWQVUPCCIRVNHF-UHFFFAOYSA-N yttrium atom Chemical compound [Y] VWQVUPCCIRVNHF-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
用于调制器件的阈值电压的方法。该方法包括提供从衬底延伸的鳍，其中鳍包括多个半导体沟道层，该多个半导体沟道层限定了用于P‑型晶体管的沟道区域。在一些实施例中，该方法还包括形成围绕P‑型晶体管的多个半导体沟道层中的每个的至少三个侧的第一栅极介电层。此后，该方法还包括形成围绕第一栅极介电层的P‑型金属膜。在示例中，并且在形成P‑型金属膜之后，该方法还包括对半导体器件进行退火。在退火之后，并且在一些实施例中，该方法包括去除P‑型金属膜。本申请的实施例还涉及制造半导体器件的方法。
Description
技术领域
本申请的实施例涉及制造半导体器件的方法。
背景技术
电子工业对更小且更快的电子器件的需求不断增加，这些器件能够同时支持更多日益复杂和精密的功能。因此，在半导体工业中有制造低成本、高性能和低功率集成电路(IC)的持续趋势。迄今为止，这些目标在很大程度上是通过按比例缩小半导体IC尺寸(例如最小部件尺寸)来实现的，从而提高了生产效率并降低了相关成本。然而，这种缩小也增加了半导体制造工艺的复杂性。因此，实现半导体IC和器件中的持续改进需要半导体制造工艺和技术中的类似改进。
最近，已经引入了多栅极器件，以通过增加栅极沟道耦合、减小截止状态电流并减少短沟道效应(SCE)来改善栅极控制。这种多栅极器件的示例包括全环栅(GAA)晶体管和叉片晶体管。GAA晶体管包括可以完全围绕沟道延伸的栅极结构，而叉片晶体管包括围绕沟道的三个侧延伸的栅极结构，两者都提供了对沟道的出色静电控制。GAA和叉片晶体管还提供高驱动电流，并且与常规的互补金属-氧化物-半导体(CMOS)工艺兼容。此外，它们的三维结构使它们能够在维持栅极控制和缓解SCE的同时积极地缩放。叉片晶体管还在N-型和P-型器件之间提供了更紧密的间距，从而增强了面积和性能可扩展性。
然而，尽管具有许多期望的特征，但由于半导体IC尺寸不断按比例缩小，GAA和叉片晶体管制造继续面临挑战。因此，现有技术并未证明在所有方面都已完全令人满意。
发明内容
本申请的一些实施例提供了一种制造半导体器件的方法，包括：提供从衬底延伸的鳍，其中，所述鳍包括限定用于P-型晶体管的沟道区域的多个半导体沟道层；形成围绕所述P-型晶体管的所述多个半导体沟道层中的每个的至少三个侧的第一栅极介电层；形成围绕所述第一栅极介电层的P-型金属膜；在形成所述P-型金属膜之后，对所述半导体器件进行退火；以及在所述退火之后，去除所述P-型金属膜。
本申请的另一些实施例还提供了一种制造半导体器件的方法，包括：在N-型器件区域中提供第一鳍，并且在P-型器件区域中提供第二鳍，其中，所述第一鳍和所述第二鳍的每个均包括多个半导体沟道层；在所述N-型器件区域和所述P-型器件区域的每个内形成围绕所述多个半导体沟道层的每个的栅极电介质；在所述P-型器件区域中沉积围绕所述栅极电介质的第一金属膜；执行第一退火工艺以调制所述P-型器件区域中的栅极电介质的第一平带电压(Vfb)；以及去除所述第一金属膜。
本申请的又一些实施例提供了一种制造半导体器件的方法，包括：在P-型器件区域中提供P-型器件，并且在N-型器件区域中提供N-型器件，其中，所述P-型器件和所述N-型器件的每个均包括多个沟道层，并且其中，所述P-型器件和所述N-型器件通过所述P-型器件和所述N-型器件之间形成的介电壁彼此电隔离；在所述P-型器件和所述N-型器件的多个沟道层的每个的三个侧上形成介电层；在所述P-型器件的介电层上方沉积金属膜堆叠件；以及在执行退火工艺以调制所述P-型器件的平带电压(Vfb)之后，去除所述金属膜堆叠件。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本公开实施例。需要强调，根据工业中的标准实践，各个部件未按比例绘制，并且仅用于说明目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1提供了根据一些实施例的多栅极器件(诸如GAA晶体管)的简化的自上而下布局图；
图2是根据一些实施例的多栅极器件的制造方法的流程图；
图3、图4、图5、图6、图7、图8、图9、图10、图11、图12、图13、图14、图15、图16和图17提供了根据一些实施例的半导体器件(例如，诸如GAA器件)的沿着基本上平行于由图1的截面BB’限定的平面的平面的处于根据图2的方法的工艺的不同阶段的实施例的截面图；
图9A和图9B示出了根据一些实施例的在形成P-型金属膜堆叠件(PMS)之前和之后的示例性半导体沟道层；
图18提供了根据一些实施例的多栅极器件的简化的自上而下布局图，诸如叉片晶体管；
图19、图20、图21、图22、图23、图24、图25、图26、图27、图28、图29、图30、图31、图32和图33提供了根据一些实施例的半导体器件(例如，诸如叉片器件)的沿着基本上平行于由图18的截面DD’限定的平面的平面的处于根据图2的方法的工艺的不同阶段的实施例的截面图；
图34和图35分别示出了根据一些实施例的示例性GAA晶体管和叉片晶体管的最终结构，包括两个器件的隔离部件的尺寸的比较；以及
图36示出了根据一些实施例的包括由所公开的PMS驱入工艺引起的P-型器件中的各种元素的浓度对深度分布的曲线图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本公开实施例。当然，这些仅仅是实例，而不旨在限制本公开实施例。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本公开可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所描绘的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
此外，在随后的讨论中，给定层或其他部件的尺寸(例如，厚度、宽度、长度等)有时可以使用“基本相等”、“相等”或“约”等术语来描述，其中这些术语被理解为在所述值的+/-10％以内或在比较值之间。例如，如果尺寸A被描述为与尺寸B“基本等于”，则应该理解，尺寸A在尺寸B的+/-10％内。作为另一个示例，如果层被描述为具有约100nm的厚度，则应该了解该层的厚度可以在90-110nm之间的范围内。
还应注意，本公开以多栅极晶体管的形式呈现实施例，该多栅极晶体管包括形成这种晶体管的栅极堆叠件的方法。多栅极晶体管包括在沟道区域的至少两侧上形成栅极结构的那些晶体管。这些多栅极器件可以包括P-型器件或N-型器件。由于其鳍式结构，在本文中可以呈现并称为FinFET的具体实例。本文还呈现了一种被称为全环栅(GAA)晶体管的多栅极晶体管的实施例。GAA晶体管包括其栅极结构或栅极结构的部分形成在沟道区域的4侧上(例如，围绕沟道区的部分)的任何器件。本文还呈现的其他实施例包括叉片(或纳米梳)晶体管，其具有形成在沟道区域的三个侧上的栅极结构。叉片晶体管的叉形结构是通过在P-型和N-型器件之间引入介电壁来实现的，其中P-型和N-型器件之间的间距基本上等于中间介电壁的宽度。因此，叉片晶体管在N-型和P-型器件之间提供了更紧密的间距，从而增强了面积和性能可扩展性。
本文呈现的器件还包括具有设置在半导体沟道层中的沟道区域的实施例。在各个实施例中，半导体沟道层可以包括纳米片沟道、纳米线沟道、条形沟道和/或其他合适的沟道配置。本文呈现的是可以具有与单个连续栅极结构相关的一个或多个沟道区域(例如，半导体沟道层)的器件的实施例。然而，普通技术人员将认识到，该教导可以应用于单个沟道(例如，单个半导体沟道层)或任何数量的沟道。普通技术人员可以认识到可以受益于本公开的各个方面的半导体器件的其他实例。
在各种应用中，可能需要调整一个或多个特定多栅极晶体管的阈值电压(Vt)。阈值电压的调制可以通过使用功函(WF)金属层以调制多栅极晶体管的平带电压(Vfb)来实现。通常并且如本文所使用的，WF金属层可以形成在栅极介电层上方，并且可以描述用于设置多栅极器件的栅电极的功函数值的一个或多个层。在至少一些现有实施方式中，可以在半导体沟道层周围(例如，在半导体沟道层周围形成的栅极介电层周围)形成TiN层或包含TiN的膜堆叠件，以调制多栅极晶体管的平带电压。例如，这种方法可以用于调制P-型多栅极晶体管的平带电压。仅作为一个实例，P-型多栅极晶体管可以用作静态随机存取存储器(SRAM)器件中的上拉晶体管，其中这种器件的阈值电压(Vt)极大地影响SRAM器件的性能和可靠性。随着半导体制造工艺的不断进步，多栅极晶体管(例如，诸如P-型多栅极晶体管)的任意两个相邻半导体沟道层之间的距离减小，使得在相邻半导体沟道层之间的有限距离内插入厚TiN膜堆叠件以调整多栅极晶体管的平带电压变得非常困难。
本公开的实施例提供了优于现有技术的若干优势，但应理解，其他实施例可以提供不同的优势，不是所有优势都必须在本文中讨论，并且没有特定的优势对于所有实施例都是需要的。例如，本文讨论的实施例包括用于调制高度缩放的P-型晶体管(例如，诸如GAA晶体管或叉片晶体管)的阈值电压的方法和结构。在一些实例中，所公开的方法提供P-型金属膜堆叠件(PMS)驱入工艺来调制阈值电压。例如，在一些实施例中并且作为PMS驱入工艺的第一步，在围绕多栅极器件的半导体沟道层的栅极介电层上方形成PMS层。在各个情况下，PMS膜可以包括Al、Ti或N中的至少一种。在形成PMS层之后并且作为PMS驱入工艺的第二步，执行退火工艺以使Al、Ti或N中的至少一种扩散到栅极介电层中(例如，扩散到高k层中)，从而有效地调制多栅极器件的阈值电压(Vt)。在执行退火工艺之后并且作为PMS驱入工艺的第三步，去除PMS层。此后，器件处理可以继续。根据本公开的实施例，PMS驱入工艺因此可以用于调整多栅极晶体管(例如，诸如P-型GAA晶体管或P-型叉片晶体管)的平带电压，以获得多栅极晶体管的预期阈值电压(Vt)。还应注意，由于PMS层在退火工艺之后被去除，所以即使在相邻半导体沟道层之间的距离受限的情况下(例如，诸如当相邻半导体沟道层之间的距离在约5-15nm的范围内时)，PMS驱入工艺仍然可以执行。还应注意，虽然本公开的实施例可以主要参考P-型晶体管进行讨论，但是应该理解，本文公开的实施例在某些情况下可以应用于N-型晶体管。
为了进行以下讨论的目的，图1提供了多栅极器件100的简化的自上而下布局图。在各个实施例中，多栅极器件100可以包括FinFET器件、GAA晶体管或其他类型的多栅极器件。多栅极器件100可以包括从衬底延伸的多个鳍元件104、设置在鳍元件104上方和周围的栅极结构108以及形成为邻近栅极结构108并且在栅极结构108的任一侧上的源极/漏极区域中的源极/漏极部件105、107，其中，源极/漏极部件105、107形成在鳍104之中、之上和/或周围。可以包括多个半导体沟道层(例如，当多栅极器件100包括GAA晶体管时)的多栅极器件100的沟道区域沿着基本平行于由图1的截面AA’限定的平面的平面设置在栅极结构108下面的鳍104内。在一些实施例中，侧壁间隔件也可以形成在栅极结构108的侧壁上。
参考图2，其中示出了根据各个实施例的半导体制造的方法200，包括半导体器件300(例如，其包括多栅极器件)的制造。下面首先参考GAA晶体管的制造来讨论方法200。然而，将会理解，方法200的各个方面可以等同地应用于其他类型的多栅极器件，诸如叉片晶体管，或者由多栅极器件实现的其他类型的器件，而不脱离本公开的范围。具体地，下面参照图18-图33和相应的半导体器件1800、1900更详细地讨论了本公开的针对叉片晶体管实施方式的实施例。然而，关于GAA晶体管实施方式，首先参考图3-图17讨论方法200，图3-图17提供了沿着基本平行于由图1的截面BB’限定的平面的平面(例如，沿着栅极结构108的方向)的半导体器件300的实施例的截面图。在一些实施例中，方法200可以用于制造多栅极器件100，如上面参考图1所述。因此，上述参考多栅极器件100讨论的一个或多个方面也可以应用于方法200。应当理解，方法200包括具有互补金属氧化物半导体(CMOS)技术工艺流程特征的步骤，并且因此在此仅简要描述。此外，可以在方法200之前、之后和/或期间执行额外的步骤。
还应注意，在一些实施例中，半导体器件300和半导体器件1900(下文进一步讨论)可包括各种其他器件和部件，诸如其他类型的器件，诸如附加晶体管、双极结型晶体管、电阻器、电容器、电感器、二极管、熔丝和/或其他逻辑电路等，但是为了更好地理解本公开的发明概念而被简化。在一些实施例中，半导体器件300和半导体器件1900包括可以互连的多个半导体器件(例如，晶体管)。此外，应该注意，方法200的工艺步骤，包括参考附图给出的任何描述，仅仅是示例性的，并不旨在限制在所附权利要求中具体叙述的内容之外。
方法200开始于块202，其中提供包括部分制造的器件的衬底。参考图3的示例，在块202的实施例中，提供了部分制造的器件300。器件300形成在衬底上。在一些实施例中，衬底可以是半导体衬底，诸如硅衬底。衬底可以包括各个层，包括形成在半导体衬底上的导电层或绝缘层。如本领域中已知的，取决于设计要求，衬底可以包括各种掺杂配置。衬底还可以包括其他半导体，诸如锗、碳化硅(SiC)、硅锗(SiGe)或金刚石。或者，衬底可以包括化合物半导体和/或合金半导体。此外，衬底可以可选地包括外延层(epi层)、可以被应变以增强性能、可以包括绝缘体上硅(SOI)结构，和/或具有其他合适的增强部件。
如图3所示，器件300包括形成在P-型器件区304中的P-型器件300A和形成在N-型器件区308中的N-型器件300B。在本示例中，P-型器件区域304和N-型器件区域308被示为彼此相邻。然而，应该理解，P-型器件区域304和N-型器件区域308中的每个可以形成在衬底的不同区域中，而不必彼此直接相邻。在各个实施例中，P-型器件300A和N-型器件300B中的每个都包括部分制造的GAA晶体管，该GAA晶体管具有设置在半导体沟道层中的多个沟道。具体地，在一些实例中，P-型器件300A包括从衬底延伸的鳍302，并且N-型器件300B包括从衬底延伸的鳍306。在一些情况下，可以形成浅沟槽隔离(STI)部件307以将鳍302与鳍306或其他相邻鳍隔离。在一些实施例中，每个鳍302、306均可以包括衬底部分310(由衬底形成)和多个外延层312，其中外延层312包括半导体沟道层。在实施例中，外延层312包括硅(Si)。
在各个实施例中，外延层312可以形成GAA晶体管的沟道区域，对于P-型器件300A和N-型器件300B中的每个，沟道区域设置在相应的源极/漏极区域之间。例如，如上所述，外延层312可以被称为用于形成GAA晶体管的沟道区域的半导体沟道层。在各个实施例中，半导体沟道层(例如，层312或其部分)可以包括纳米片沟道、纳米线沟道、条形沟道和/或其他合适的沟道配置。在一些实施例中，半导体沟道层也可以用于形成GAA晶体管的源极/漏极部件的部分。
应该注意，虽然鳍302、306示出为包括三(3)层外延层312，但这仅用于说明目的，并不旨在限制权利要求中具体列举的内容。应当理解，可以形成任意数量的外延层，例如，外延层的数量取决于GAA晶体管的半导体沟道层的期望数量。在一些实施例中，外延层312的数量以及因此半导体沟道层的数量在3和10之间。在一些实施例中，外延层312(半导体沟道层)的每个具有在约5-15nm的范围内的厚度‘T’，并且相邻外延层312(半导体沟道层)之间的间距‘S’在约5-8nm的范围内。如上所述，外延层312可以用作后续形成的多栅极器件(例如，GAA晶体管)的沟道区域，并且其厚度以及相邻外延层312之间的间距可以至少部分基于器件性能考虑来选择。
在各个实施例中，鳍302、306及其相应的半导体沟道层(外延层312)可以通过生长由第二组分的层插入的第一组分的层的外延层堆叠件来形成。第一组分的层可以包括半导体沟道层(外延层312，其可以包括Si)，并且第二组分的层可以包括伪层(例如，诸如SiGe伪层)。在一些实施例中，外延层堆叠件的外延生长通过分子束外延(MBE)工艺、化学气相沉积(CVD)工艺、金属有机化学气相沉积(MOCVD)工艺、其他合适的外延生长工艺或其组合来实现。
此后，可以执行沟道层释放工艺，其中可选择性地去除器件300的沟道区域中的伪层(例如，SiGe伪层)(例如，使用选择性蚀刻工艺)，同时半导体沟道层(外延层312)保持未蚀刻。在一些实例中，伪层(例如，SiGe伪层)的选择性去除可以被称为沟道层释放工艺(例如，当半导体沟道层从伪层释放时)。在一些实施例中，选择性蚀刻工艺可以包括选择性湿蚀刻工艺。在一些情况下，选择性湿蚀刻包括氨和/或臭氧。仅作为一个实例，选择性湿蚀刻工艺包括四甲基氢氧化铵(TMAH)。在一些实施例中，选择性蚀刻工艺可以包括使用可从日本东京的东京电子有限公司获得的气体化学蚀刻系统执行的干无等离子体蚀刻工艺。
应该注意，由于选择性去除伪层(SiGe伪层)，在器件300的沟道区域中的相邻半导体沟道层(外延层312)之间形成间隙。举例来说，间隙可以用于暴露外延层312的表面，在该表面上将形成一层或多层栅极结构。例如，如下面更详细描述的，栅极结构的部分(例如，包括具有界面层、高K介电层和一个或多个金属电极层的金属栅极堆叠件)将形成在相邻半导体沟道层(外延层312)之间的间隙内。在一些实施例中，在去除伪层(SiGe伪层)之后，并且在形成栅极结构的部分之前，可以执行片修整工艺(例如，蚀刻工艺)来修改半导体沟道层(例如，外延层312)的轮廓，以实现期望的尺寸和/或期望的形状(例如，圆柱形(例如，纳米线)、矩形(例如，纳米棒)、片状(例如，纳米片)等)的半导体沟道层。
方法200进行至块204，其中，形成界面层(IL)和第一高K(HK)介电层。参考图3和图4的示例，在块204的实施例中，界面层(IL)314形成在外延层312(半导体沟道层)和衬底部分310的暴露表面上，包括在P-型器件300A和N-型器件300B中的每个的沟道区域内包裹(围绕)外延层312。在块204的另一实施例中，参考图4和图5的示例，然后在IL 314上形成第一高K介电层316，包括包裹(围绕)在外延层312的表面上形成的IL 314。在各个实施例中，IL314和第一高K介电层316可以共同限定用于P-型器件300A和N-型器件300B中的每个的栅极结构的栅极电介质或至少部分栅极电介质。在一些实施例中，IL 314具有约0.5-1.5nm的厚度，第一高K介电层316具有约0.5-1.5nm的厚度。如本文所使用和描述的，高K栅极电介质包括具有高介电常数的介电材料，例如，大于热氧化硅的介电常数(～3.9)。
在一些实施例中，IL 314可包括介电材料，诸如氧化硅(SiO2)、HfSiO或氮氧化硅(SiON)。在一些示例中，第一高K介电层316可以包括二氧化铪(HfO2)，或者更一般地，氧化铪(HfOx)。或者，第一高K介电层316可以包括其他高K电介质，诸如TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、La2O3、Si3N4、氮氧化物(SiON)、它们的组合或其他合适的材料。在各个实施例中，栅极电介质可以通过热氧化、ALD、物理气相沉积(PVD)、脉冲激光沉积(PLD)、CVD和/或其他合适的方法形成。
方法200进行至块206，其中，形成第一掩模层。参考图5和图6的示例，在块206的实施例中，第一掩模层可以被沉积和图案化以形成图案化的第一掩模层602，该图案化的第一掩模层602具有暴露N-型器件区域308中的N-型器件300B的开口，而P-型器件区域304中的P-型器件300A保持由图案化的第一掩模层602保护。在各个实施例中，图案化的第一掩模层602可以包括光刻胶(抗蚀剂)层、抗反射涂层、硬掩模层(例如，氧化硅、氮化硅、氮氧化硅、碳化硅或其他合适的硬掩模层)或其组合。在一些情况下，图案化的第一掩模层602是三层光刻胶的第一层。在一个示例中，图案化的第一掩模层602可以包括形成在器件300上方的底部抗反射涂层(BARC)和形成在BARC层上方的抗蚀剂层，从而使得图案化的第一掩模层602包括形成在图案化的BARC层上方的图案化的BARC层和图案化的抗蚀剂层。在一些情况下，如果仅使用抗蚀剂层，则沉积的抗蚀剂层可以被图案化(例如，通过抗蚀剂层的曝光和显影)以形成图案化的第一掩模层602。或者，如果使用BARC层(和/或硬掩模层)，图案可以最初形成在抗蚀剂层中(例如，通过曝光和显影)，之后可以例如通过蚀刻将图案转移至下面的BARC层(和/或硬掩模层)，以形成图案化的第一掩模层602。
方法200进行至块208，其中，执行第一驱入工艺，并且形成第二掩模层。参考图6和图7的示例，在块208的实施例中，最初，可以在由图案化的第一掩模层602暴露的N-型器件区域308中的N-型器件300B的第一高K介电层316上方形成Vt-偏移材料。在实施例中，Vt-偏移材料包括诸如镧(La)的金属或诸如La氧化物的金属氧化物(例如，诸如La2O3)。在形成Vt-偏移材料之后，可以例如在约600℃至约850℃之间的温度下执行退火工艺。由于退火工艺，来自Vt-偏移材料(例如，诸如镧)的原子被驱入(例如，通过扩散)至高K栅极介电层316(以及在一些情况下IL 314)中，以提供Vfb-调制的高K介电层316A。当高K栅极介电层316包括氧化铪(HfOx)时，作为一个实例，Vfb-调制的高K介电层316A可以包括氧化镧铪(HfLaOx)。在一些实施例中，扩散的原子(例如，La原子)可以在高K栅极介电层316和下面的IL 314的界面处形成偶极子。偶极子可以引起功函数(Vfb)的变化，并且因此引起N-型器件300B的阈值电压(Vt)的变化。虽然镧在本文中用作Vt-偏移材料的实例，但其它合适的金属(诸如钇(Y)和锶(Sr))可以可选地用于形成Vt-偏移偶极子。在一些实例中，在执行退火工艺(或驱入工艺)之后，可以例如使用合适的蚀刻工艺(例如，湿蚀刻、干蚀刻或其组合)去除设置在N-型器件300B的Vfb-调制的高K介电层316A上方的Vt-偏移材料的剩余部分。
在块208的另一实施例中，并且在执行驱入工艺以提供Vfb-调制的高K介电层316A后，形成第二掩模层。仍然参考图6和7的示例，第二掩模层702可以沉积在N-型器件300B上方，N-型器件300B现在具有Vfb-调制的高K介电层316A。第二掩模层702可以沉积在由图案化的第一掩模层602提供的开口内的N-型器件区308中。在各个实施例中，第二掩模层702可以包括与第一掩模层602相同的材料。然而，在一些示例中，第二掩模层702和第一掩模层602可以包括不同的材料。在一些情况下，第二掩模层702可以包括光刻胶(抗蚀剂)层、抗反射涂层、硬掩模层(例如，氧化硅、氮化硅、氮氧化硅、碳化硅或其他合适的硬掩模层)或其组合。在一些情况下，第二掩模层702是三层光刻胶的第二层(或中间层)。
方法200进行至块210，其中，去除第一和第二掩模层。参考图7和图8的示例，在块210的实施例中，可以例如使用合适的蚀刻工艺(例如，湿蚀刻、干蚀刻或其组合)去除图案化的第一掩模层602和第二掩模层702。因此，形成在P-型器件区304中的半导体沟道层(外延层312)上方的第一高K介电层316暴露，并且形成在N-型器件区308中的半导体沟道层(外延层312)上方的Vfb-调制的高K介电层316A暴露。如上所述，第二掩模层702的形成和随后的去除可以出于不同的原因而执行，并且在一些情况下可以在方法200中以不同的顺序执行。例如，在一些情况下，可以形成第二掩模层702以防止器件300(例如，诸如N-型器件300B)的不期望的氧化。在另一实施例中，第二掩模层702可以形成为使得可以以均匀的方式执行第一和第二掩模层602、702的后续同时去除，而不会使下面的第一高K介电层316、Vfb-调制的高K介电层316A或外延层312退化。当使用具有相似蚀刻速率的相同或相似材料形成第一掩模层602和第二掩模层702时，这可能特别有帮助。在另一示例中，第二掩模层702可以用于在去除第一掩模层602和第二掩模层702之前钝化Vfb-调制的高K介电层316A的表面处的悬键。在又一示例中，在执行驱入工艺以提供Vfb-调制的高K介电层316A之前，在块208处，可以在N-型器件300B的第一高K介电层316上方形成Vt-偏移材料，并且可以在Vt-偏移材料上方形成第二掩模层702。此后，可以执行退火工艺(驱入工艺)以提供Vfb-调制的高K介电层316A。之后，在块210的实施例中，可以去除图案化的第一掩模层602、第二掩模层702和Vt-偏移材料的剩余部分，例如，使用合适的蚀刻工艺(例如，湿蚀刻、干蚀刻或其组合)来暴露形成在P-型器件区域304中的半导体沟道层(外延层312)上方的第一高K介电层316和形成在N-型器件区域308中的半导体沟道层(外延层312)上方的Vfb-调制的高K介电层316A。
方法200进行至块212，其中，形成第三掩模层。参考图8和图9的示例，在块212的实施例中，第三掩模层可以被沉积和图案化以形成图案化的第三掩模层902，该图案化的第三掩模层902具有暴露P-型器件区域304中的P-型器件300A的开口，而N-型器件区域308中的N-型器件300B保持由图案化的第三掩模层902保护。在各个实施例中，图案化的第三掩模层902可以包括光刻胶(抗蚀剂)层、抗反射涂层、硬掩模层(例如，氧化硅、氮化硅、氮氧化硅、碳化硅或其他合适的硬掩模层)或其组合。在一些情况下，图案化的第三掩模层902是三层光刻胶的第一层。在一个示例中，图案化的第三掩模层902可以包括形成在器件300上方的BARC层和形成在BARC层上方的抗蚀剂层，从而使得图案化的第三掩模层902包括图案化的BARC层和形成在图案化的BARC层上方的图案化的抗蚀剂层。在一些情况下，如果仅使用抗蚀剂层，则沉积的抗蚀剂层可以被图案化(例如，通过抗蚀剂层的曝光和显影)以形成图案化的第三掩模层902。可选地，如果使用BARC层(和/或硬掩模层)，图案可以最初形成在抗蚀剂层中(例如，通过曝光和显影)，之后可以例如通过蚀刻将图案转移至下面的BARC层(和/或硬掩模层)，以形成图案化的第三掩模层902。
方法200进行至块214，其中，执行第二驱入工艺，并且形成第四掩模层。参考图9和图10的示例，在块214的实施例中，最初，P-型金属膜堆叠件(PMS)可以形成在由图案化的第三掩模层902暴露的P-型器件区域304中的P-型器件300A的第一高K介电层316上方。在实施例中，PMS包括Al、Ti或N中的至少一种。作为示例，图9A和图9B示出了在PMS形成之前和之后的示例性半导体沟道层(外延层312)。在所示实施例中，PMS 904形成在第一高K介电层316上方。PMS 904可以包括多个层，该多个层包括形成在第一高K介电层316上方的第一PMS层906、形成在第一PMS层906上方的第二PMS层908和形成在第二PMS层908上方的第三PMS层910。在各个实施例中，第一PMS层906、第二PMS层908和第三PMS层910中的一个或多个包括Al、Ti或N(例如，诸如AlN、TiAlN或其他合适的组分)。仅作为一个示例，第一PMS层906可以包括厚度在约1-5埃之间的AlN层，第二PMS层908可以包括厚度在约3-15埃之间的TiAlN层，并且第三PMS层910可以包括厚度在约10-30埃之间的AlN层。因此，在一些情况下，第二PMS层908具有比第一PMS层906更大的厚度，并且第三PMS层910具有比第二PMS层908更大的厚度。上述示例并不意味着是限制性的，应当理解，第一PMS层906、第二PMS层908和第三PMS层910中的每个均可以具有不同的组分，并且PMS 904可以包括多于或少于三个PMS层。
在形成PMS(诸如PMS 904)之后，退火工艺可以例如在约850℃至约1500℃的温度下执行，并且持续在约1-300ms的范围内的时间。由于退火工艺，来自PMS的原子被驱入(例如，通过扩散)至高K栅极介电层316(以及在一些情况下IL 314)中，以提供Vfb-调制的高K介电层316B。取决于PMS的特定组分，从PMS扩散至高K栅极介电层316中的原子可以包括Al、Ti或N中的一种或多种。在一些示例中，退火工艺包括快速热退火(RTA)工艺，其使得Al、Ti或N中的一种或多种的扩散。当高K栅极介电层316包括氧化铪(HfOx)时，并且仅作为一个示例，Vfb-调制的高K介电层316B可以包括HfTiAlNOx。在一些实施例中，扩散的原子(例如，Al、Ti或N原子中的一个或多个)可以引起P-型器件300A的功函数(Vfb)的变化，并且因此引起阈值电压(Vt)的变化。在一些示例中，在执行退火工艺(或驱入工艺)之后，可以例如使用合适的蚀刻工艺(例如，湿蚀刻、干蚀刻或其组合)去除设置在P-型器件300A的Vfb-调制的高K介电层316B上方的PMS的剩余部分。根据本公开的实施例，(块214的)PMS驱入工艺因此可以用于调整P-型器件300A的平带电压，该P-型器件300A可以包括GAA晶体管，以获得多栅极晶体管的预期阈值电压(Vt)。还应注意，由于PMS层在执行退火工艺之后被去除，因此即使在相邻半导体沟道层(相邻外延层312)之间的距离受限的情况下(例如，当相邻外延层312之间的距离在约5-15nm的范围内时)，所公开的PMS驱入工艺仍然可以执行。
在块214的另一实施例中，并且在执行PMS驱入工艺以提供Vfb-调制的高K介电层316B之后，形成第四掩模层。仍然参考图9和图10的示例，第四掩模层1002可以沉积在P-型器件300A上方，该P-型器件300A现在具有Vfb-调制的高K介电层316B。第四掩模层1002可以沉积在由图案化的第三掩模层902提供的开口内的P-型器件区域304中。在各个实施例中，第四掩模层1002可以包括与第三掩模层902相同的材料。然而，在一些示例中，第四掩模层1002和第三掩模层902可以包括不同的材料。在一些情况下，第四掩模层1002可以包括光刻胶(抗蚀剂)层、抗反射涂层、硬掩模层(例如，氧化硅、氮化硅、氮氧化硅、碳化硅或其他合适的硬掩模层)或其组合。在一些情况下，第四掩模层1002是三层光刻胶的第二层(或中间层)。
方法200进行至块216，去除第三和第四掩模层。参考图10和图11的示例，在块216的实施例中，可以例如使用合适的蚀刻工艺(例如，湿蚀刻、干蚀刻或其组合)去除图案化的第三掩模层902和第四掩模层1002。因此，形成在P-型器件区域304中的半导体沟道层(外延层312)上方的Vfb-调制的高K介电层316B暴露，并且先前形成在N-型器件区域308中的半导体沟道层(外延层312)上方的Vfb-调制的高K介电层316A暴露。如上所述，第四掩模层1002的形成和随后的去除可以出于不同的原因来执行，并且在一些情况下可以在方法200中以不同的顺序来执行。例如，在一些情况下，可以形成第四掩模层1002以防止器件300(例如，诸如P-型器件300A)的不期望的氧化。在另一实施例中，第四掩模层1002可以形成为使得随后可以以均匀的方式来执行第三掩模层902和第四掩模层1002的同时去除，而不会使下面的Vfb-调制的高K介电层316B、Vfb-调制的高K介电层316A或外延层312退化。当使用具有相似蚀刻速率的相同或相似材料形成第三掩模层902和第四掩模层1002时，这可能特别有帮助。在另一示例中，第四掩模层1002可以用于在去除第三掩模层902和第四掩模层1002之前钝化Vfb-调制的高K介电层316B的表面处的悬键。在又一示例中，在执行驱入工艺以提供Vfb-调制的高K介电层316B之前，在块214处，可以在P-型器件300A的第一高K介电层316上方形成PMS，并且可以在PMS上方形成第四掩模层1002。此后，可以执行退火工艺(驱入工艺)以提供Vfb-调制的高K介电层316B。之后，在块216的实施例中，可以例如使用合适的蚀刻工艺(例如，湿蚀刻、干蚀刻或其组合)去除图案化的第三掩模层902、第四掩模层1002和PMS的剩余部分，以暴露形成在P-型器件区304中的半导体沟道层(外延层312)上方的Vfb-调制的高K介电层316B和形成在N-型器件区308中的半导体沟道层(外延层312)上方的Vfb-调制的高K介电层316A。
方法200进行至块218，其中，形成第二高K(HK)介电层。参考图11和图12的示例，在块218的实施例中，在Vfb-调制的高K介电层316B的暴露表面上形成第二高K介电层1202，包括包裹(围绕)设置在P-型器件区域304中的半导体沟道层(外延层312)上方的Vfb-调制的高K介电层316B。第二高K介电层1202也同时形成在Vfb-调制的高K介电层316A的暴露表面上，包括包裹(围绕)设置在N-型器件区308中的半导体沟道层(外延层312)上方的Vfb-调制的高K介电层316A。在各个实施例中，IL 314、Vfb-调制的高K介电层316B和第二高K介电层1202可以共同限定用于P-型器件300A的栅极结构的栅极电介质。同样，IL 314、Vfb-调制的高K介电层316A和第二高K介电层1202可以共同限定用于N-型器件300B的栅极结构的栅极电介质。在一些实施例中，第二高K介电层1202具有约0.5-1.5nm的厚度。在一些实施例中，并且类似于第一高K介电层316，第二高K介电层1202可以包括二氧化铪(HfO2)，或者更一般地，氧化铪(HfOx)。或者，第二高K介电层1202可以包括其他高K电介质，诸如TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、La2O3、Si3N4、氮氧化物(SiON)、它们的组合或其他合适的材料。在各个实施例中，栅极电介质可以通过热氧化、ALD、物理气相沉积(PVD)、脉冲激光沉积(PLD)、CVD和/或其他合适的方法形成。
方法200进行至块220，其中，形成覆盖层并且执行退火工艺。参考图12和图13的示例，在块220的实施例中，第一覆盖层1302共形地沉积在器件300上方，器件300包括P-型器件区域304和N-型器件区域308上方。具体地，第一覆盖层1302可以沉积为使得其包裹(围绕)在P-型器件区304和N-型器件区308的每个中形成的第二高K介电层1202。第一覆盖层1302的形成还可以填充P-型器件区域304和N-型器件区域308的每个中的相邻半导体沟道层之间的间隙1204(例如，从而使得第一覆盖层1302在相邻半导体沟道层之间合并)。在示例中，第一覆盖层1302可以包括含氮层，诸如TiN或其他合适的材料。第一覆盖层1302可以通过ALD、CVD或其他合适的方法沉积。
在块220的另一实施例中，仍然参照图12和图13的实例，第二覆盖层1304沉积在器件300上方，器件300包括P-型器件区域304和N-型器件区308。如所描绘的实施例中所示，第二覆盖层1304可以沉积在第一覆盖层1302的暴露表面上方，包括分别沉积在P-型器件300A和N-型器件300B的鳍302、306的顶面上方，以及沉积在鳍302、306的相邻鳍之间，从而使得第二覆盖层1304基本上填充其间的空间。在示例中，第二覆盖层1304可以包括硅(Si)或其他合适的材料。第二覆盖层1304可以通过ALD、CVD或其他合适的方法沉积。
在形成第二覆盖层1304之后，并且在块220的另一实施例中，对器件300执行退火工艺。更具体地，在一些示例中，使用激光退火工艺对P-型器件300A和N-型器件300B进行退火。在一些实施例中，退火工艺可以用于减少器件应力和/或缺陷。此外，退火工艺可以用于进一步分布先前引入至P-型器件300A的Vfb-调制的高K介电层316B中，包括可选地引入至形成在Vfb-调制的高K介电层316B上方的第二高K介电层1202的至少一部分中的Al、Ti和/或N原子。在一些情况下，退火工艺还可以用于进一步分布先前引入至N-型器件300B的Vfb-调制的高K介电层316A中，包括可选地引入至形成在Vfb-调制的高K介电层316A上方的第二高K介电层1202的至少一部分中的金属原子(例如，诸如La)。在各个示例中，第一覆盖层1302(以及可选的第二覆盖层1304)可以用作阻挡层，以在块220的退火工艺期间阻挡Al、Ti和/或N从P-型器件300A的栅极电介质扩散，和/或阻挡金属原子(例如，诸如La)从N-型器件300B的栅极电介质扩散。
方法200进行至块222，其中，去除覆盖层。参考图13和图14的示例，在块222的实施例中，可以例如使用合适的蚀刻工艺(例如，湿蚀刻、干蚀刻或其组合)去除第一覆盖层1302和第二覆盖层1304。因此，设置在P-型器件区域304中的Vfb-调制的高K介电层316B的表面上和N-型器件区域308中的Vfb-调制的高K介电层316A的表面上的第二高K介电层1202暴露。还应注意，去除第一覆盖层1302和第二覆盖层1304可以再次在P-型器件区域304和N-型器件区域308的每个中的相邻半导体沟道层之间形成间隙1404，类似于上述的间隙1204。
方法200进行至块224，其中，形成第五掩模层和P-型功函金属(PWFM)层。参考图14和图15的示例，在块224的实施例中，第五掩模层可以被沉积和图案化以形成具有暴露P-型器件区域304中的P-型器件300A的开口的图案化的第五掩模层，而N-型器件区域308中的N-型器件300B保持由图案化的第五掩模层保护。在各个实施例中，图案化的第五掩模层可以包括光刻胶(抗蚀剂)层、抗反射涂层、硬掩模层(例如，氧化硅、氮化硅、氮氧化硅、碳化硅或其他合适的硬掩模层)或其组合。在一些情况下，图案化的第五掩模层是三层光刻胶的第一层。在一个示例中，图案化的第五掩模层可以包括形成在器件300上方的BARC层和形成在BARC层上方的抗蚀剂层，从而使得图案化的第五掩模层包括图案化的BARC层和形成在图案化的BARC层上方的图案化的抗蚀剂层。在一些情况下，如果仅使用抗蚀剂层，则沉积的抗蚀剂层可以被图案化(例如，通过抗蚀剂层的曝光和显影)以形成图案化的第五掩模层。可选地，如果使用BARC层(和/或硬掩模层)，图案可以最初形成在抗蚀剂层中(例如，通过曝光和显影)，之后可以例如通过蚀刻将图案转移至下面的BARC层(和/或硬掩模层)，以形成图案化的第五掩模层。
在形成图案化的第五掩模层之后，在块224的另一实施例中，PWFM层1502共形地沉积在P-型器件区域304上方。具体而言，PWFM层1502可以沉积为使得其包裹(围绕)在P-型器件区域304中形成的第二高K介电层1202。PWFM层1502的形成还可以填充P-型器件区域304中相邻半导体沟道层之间的间隙1404(例如，从而使得PWFM层1502在相邻半导体沟道层之间合并)。在示例中，PWFM层1502可以包括TaN、TiN、它们的组合或其他合适的材料。PWFM层1502可以通过ALD、CVD或其他合适的方法沉积。应该注意，“WF金属层”，诸如PWFM层1502或NWFM层1602(下面讨论的)，可以用来描述用于设置器件(例如，诸如P-型器件300A或N-型器件300B)的栅电极的功函值的一个或多个层。
在形成PWFM层1502后，并且在块224的另一实施例中，去除图案化的第五掩模层(仍然覆盖N-型器件区域308中的N-型器件300B)。在一些实施例中，可以使用合适的蚀刻工艺(例如，湿蚀刻、干蚀刻或其组合)去除图案化的第五掩模层。因此，设置在N-型器件区域308中的Vfb-调制的高K介电层316A的表面上的第二高K介电层1202暴露。
方法200进行至块226，其中，形成第六掩模层和N-型功函金属(NWFM)层。参考图15和图16的示例，在块226的实施例中，第六掩模层可以被沉积和图案化以形成具有暴露N-型器件区域308中的N-型器件300B的开口的图案化的第六掩模层，而P-型器件区域304中的P-型器件300A保持由图案化的第六掩模层保护。在各个实施例中，图案化的第六掩模层可以包括光刻胶(抗蚀剂)层、抗反射涂层、硬掩模层(例如，氧化硅、氮化硅、氮氧化硅、碳化硅或其他合适的硬掩模层)或其组合。在一些情况下，图案化的第六掩模层是三层光刻胶的第一层。在一个示例中，图案化的第六掩模层可以包括形成在器件300上方的BARC层和形成在BARC层上方的抗蚀剂层，从而使得图案化的第六掩模层包括图案化的BARC层和形成在图案化的BARC层上方的图案化的抗蚀剂层。在一些情况下，如果仅使用抗蚀剂层，则沉积的抗蚀剂层可以被图案化(例如，通过抗蚀剂层的曝光和显影)以形成图案化的第六掩模层。或者，如果使用BARC层(和/或硬掩模层)，图案可以最初形成在抗蚀剂层中(例如，通过曝光和显影)，之后可以例如通过蚀刻将图案转移至下面的BARC层(和/或硬掩模层)，以形成图案化的第六掩模层。
在形成图案化的第六掩模层之后，在块226的另一实施例中，NWFM层1602共形地沉积在N-型器件区域308上方。具体地，NWFM层1602可以沉积为使得其包裹(围绕)在N-型器件区域308中形成的第二高K介电层1202。NWFM层1602的形成还可以填充N-型器件区域308中相邻半导体沟道层之间的间隙1404(例如，从而使得NWFM层1602在相邻半导体沟道层之间合并)。在示例中，NWFM层1602可以包括TiAl、TaAl、TiAlC、它们的组合或者其他合适的材料。NWFM层1602可以通过ALD、CVD或其他合适的方法沉积。
在形成NWFM层1602之后，并且在块226的另一实施例中，去除图案化的第六掩模层(仍然覆盖P-型器件区域304中的P-型器件300A)。在一些实施例中，可以使用合适的蚀刻工艺(例如，湿蚀刻、干蚀刻或其组合)去除图案化的第六掩模层。因此，先前形成在P-型器件区域304中的PWFM层1502暴露。此外，在去除图案化的第六掩模层之后，可以在P-型器件区域304和N-型器件区域308之间限定沟槽1604。
方法200进行至块228，其中，形成金属覆盖层和隔离层。参考图16和图17的示例，在块228的实施例中，在P-型器件区域304中的PWFM层1502的顶面上方形成金属覆盖层1702A，并且在N-型器件区域308中的NWFM层1602的顶面上方形成金属覆盖层1702B。在一些示例中，金属覆盖层1702A、1702B可以包括胶层、无氟W(FFW)层、W、WClx、WFx、HfClx、TiFx、TaClx、TiClx或其组合，其中“x”约等于1-6。在一些实施例中，使用选择性沉积工艺来形成金属覆盖层1702A、1702B，从而使得金属覆盖层1702A、1702B仅形成在PWFM层1502和NWFM层1602的表面上。此后，举例来说，可以执行蚀刻工艺(例如，诸如湿蚀刻、干蚀刻或其组合)来增加限定在P-型器件区域304和N-型器件区域308之间的沟槽1604的深度，例如，通过蚀刻至下面的STI部件307中。蚀刻工艺还可以用于去除可能已经形成在沟槽1604内的金属覆盖层1702A、1702B的残留材料。在块228的另一实施例中，然后可以在扩大的沟槽1604内形成隔离层1704。举例来说，隔离层1704用于将P-型器件区域304中的P-型器件300A与N-型器件区域308中的N-型器件300B电隔离，以及将金属覆盖层1702A与金属覆盖层1702B电隔离。在一些示例中，隔离层1704可以包括介电层，诸如SiN、SiCN、SiOC、SiOCN、SiOx、可流动氧化物层或其他合适的材料。在一些实施例中，隔离层1704可以包括低K介电层、高K介电层或其组合。在一些示例中，隔离层1704可以通过CVD、ALD、PVD和/或其他合适的工艺来沉积。在一些情况下，在沉积隔离层1704之后，可以执行CMP工艺以去除多余的材料部分并且平坦化器件300的顶面。
根据方法200制造的器件300可以经受进一步处理，以形成本领域已知的各个部件和区域。例如，后续处理可以在包括器件300的衬底上形成各个接触件/通孔/线和多层互连部件(例如，金属层和层间电介质)，各个接触件/通孔/线和多层互连部件被配置为连接各个部件以形成可以包括一个或多个器件(例如，P-型器件300A和N-型器件300B中的一个或多个)的功能电路。在该示例中，多层互连件可以包括诸如通孔或接触件的垂直互连件，以及诸如金属线的水平互连件。各种互连部件可以采用各种导电材料，包括铜、钨和/或硅化物。在一个实例中，镶嵌和/或双镶嵌工艺用于形成铜相关的多层互连结构。此外，可以在方法200之前、期间和之后实施额外的工艺步骤，并且根据方法200的各个实施例，可以替换或消除上述的一些工艺步骤。
现在进入方法200的叉片晶体管实施方式，首先参考图18，其提供了多栅极器件1800的简化的自上而下布局图。在各个实施例中，多栅极器件1800可以包括叉片晶体管。多栅极器件1800可以包括从衬底延伸并且由介电壁1810分隔开的多个鳍元件1804、1805。在一些示例中，鳍元件1804对应于第一器件类型(例如，P-型器件)，鳍元件1805对应于第二器件类型(例如，N-型器件)，其中介电壁1810将第一器件类型与第二器件类型分隔开。介电壁1810可以进一步将给定的有源区域分成两个单独的部分，包括第一器件类型的第一部分和包括第二器件类型的第二部分。换句话说，鳍元件1804、1805可以都形成在相同的有源区域上，但是由介电壁1810分隔开。多栅极器件1800还包括设置在鳍元件1804、1805上方和周围的栅极结构1808，以及形成在与栅极结构1808相邻以及栅极结构1808的任一侧上的源极/漏极区域中的源极/漏极部件1806、1807，其中源极/漏极部件1806、1807形成在鳍1804、1805之中、之上和/或周围。可以包括多个半导体沟道层的多栅极器件1800的沟道区域(例如，当多栅极器件1800包括叉片晶体管时)沿着基本平行于由图18的截面CC’限定的平面的平面设置在栅极结构1808下面的鳍1804、1805内。在一些实施例中，侧壁间隔件也可以形成在栅极结构1808的侧壁上。
如前所述，在一些可选实施例中，图2的方法200可以用于制造包括叉片晶体管的半导体器件1900。因此，关于叉片晶体管实施方式，现在参考图19-图33讨论方法200，图19-图33提供了半导体器件1900的沿着基本平行于由图18的截面DD’限定的平面(例如，沿着栅极结构1808的方向)的平面的实施例的截面图。在一些实施例中，方法200可以用于制造多栅极器件1800，如上面参考图18所述。因此，上文参考多栅极器件1800讨论的一个或多个方面也可以应用于方法200。此外，由于在方法200的GAA晶体管实施方式和叉片晶体管实施方式之间存在显著的重叠，所以参考图19-图33讨论的叉片晶体管实施方式的讨论将集中在与先前参考GAA晶体管实施方式讨论的那些不同的那些方面。还应注意，为了清楚起见，除非另有说明，在图19-图33的讨论中使用的相同的参考标号可以指代与前面参考图3-图17讨论的相同的部件。
方法200开始于块202，其中提供包括部分制造的器件的衬底。参考图19的示例，在块202的实施例中，提供了部分制造的器件1900。器件1900形成在衬底上，并且该衬底可以包括硅或其他合适的衬底，和/或包括其他部件，如前所述。
如图19所示，器件1900包括形成在P-型器件区域304中的P-型器件1900A和形成在N-型器件区域308中的N-型器件1900B。如图所示，P-型器件区域304和N-型器件区域308，以及因此P-型器件1900A和N-型器件1900B由介电壁1910分隔开并且电隔离。在各个实施例中，P-型器件1900A和N-型器件1900B中的每个均包括部分制造的叉片晶体管，该叉片晶体管具有设置在半导体沟道层中的多个沟道。具体地，在一些示例中，P-型器件1900A包括从衬底延伸的鳍1902，并且N-型器件1900B包括从衬底延伸的鳍1906。在一些情况下，可以形成STI部件307以将包括鳍1902、1906的有源区域与其他相邻有源区域隔离。在一些实施例中，每个鳍1902、1906均可以包括衬底部分310(由衬底形成)和多个外延层312，其中外延层312包括半导体沟道层。在实施例中，外延层312包括硅(Si)。
介电壁1910可以包括介电材料，诸如SiO2、SiON、SiN、碳掺杂的SiN或其他合适的介电材料，并且介电壁1910可以通过ALD、CVD、PVD或其他合适的方法形成。在一些实施例中，P-型器件1900A和N-型器件1900B的半导体沟道层(外延层312)之间的间距基本等于介电壁1910的宽度。然而，在一些情况下，在介电壁1910和P-型器件1900A和N-型器件1900B的每个半导体沟道层(外延层312)之间可能存在轻微的分离(例如，由于在形成介电壁1910之前在鳍1902、1906上设置的衬垫层)。
在各个实施例中，鳍1902、1906及其相应的半导体沟道层(外延层312)可以通过生长由第二组分的层插入的第一组分的层的外延层堆叠件来形成。第一组分的层可以包括半导体沟道层(外延层312，其可以包括Si)，并且第二组分的层可以包括伪层(例如，诸如SiGe伪层)。在形成层的外延堆叠件之后，介电壁1910可以被形成为插入鳍1902、1906之间，并且在一些情况下与鳍1902、1906接触。此后，可执行沟道层释放工艺，其中器件1900的沟道区域中的伪层(例如，SiGe伪层)可以被选择性地去除(例如，使用选择性蚀刻工艺)，而半导体沟道层(外延层312)保持未被蚀刻。注意，由于选择性去除伪层(SiGe伪层)，在器件1900的沟道区域中的相邻半导体沟道层(外延层312)之间形成间隙，其中该间隙可以用于暴露外延层312的表面，在该表面上将形成一层或多层栅极结构。在一些实施例中，在去除伪层(SiGe伪层)之后，并且在形成栅极结构的部分之前，可以执行片修整工艺(例如，蚀刻工艺)来修改半导体沟道层(例如，外延层312)的轮廓，以实现期望的尺寸和/或期望的形状(例如，圆柱形(例如，纳米线)、矩形(例如，纳米棒)、片状(例如，纳米片)等)的半导体沟道层。在一些情况下，这种片修整工艺可能是可能存在于介电壁1910以及P-型器件1900A和N-型器件1900B的每个半导体沟道层(外延层312)之间的任何潜在轻微分离的另一原因。
方法200进行至块204，其中，形成IL和第一高K(HK)介电层。参考图19和图20的示例，在块204的实施例中，在P-型器件1900A和N-型器件1900B中的每个的沟道区域内，在外延层312(半导体沟道层)和衬底部分310的暴露表面上形成IL 314。在一些情况下，如果在介电壁1910和P-型器件1900A和N-型器件1900B的每个半导体沟道层(外延层312)之间存在轻微的分离，则IL 314可以完全包裹(围绕)外延层312。在其他情况下，如果介电壁1910与P-型器件1900A和N-型器件1900B的半导体沟道层(外延层312)中的每个接触，则IL 314可以仅形成在外延层312的三个侧上(例如，不与介电壁1910接触的外延层312的顶面、底面和侧面)。在块204的另一实施例中，并且参考图20和图21的示例，第一高K介电层316然后形成在IL 314上方，例如，至少在外延层312的三个侧上，如上所述。在各个实施例中，IL 314和第一高K介电层316可以共同限定P-型器件1900A和N-型器件1900B中的每个的栅极结构的栅极电介质或至少部分栅极电介质。
方法200进行至块206，其中，形成第一掩模层。参考图21和图22的示例，在块206的实施例中，第一掩模层可以被沉积和图案化以形成图案化的第一掩模层602，该第一掩模层602具有暴露N-型器件区域308中的N-型器件1900B的开口，而P-型器件区域304中的P-型器件1900A保持由图案化的第一掩模层602保护。在一些实施例中，图案化的第一掩模层602也可以覆盖介电壁1910的顶面。在各个实施例中，图案化的第一掩模层602可以包括如前所述的BARC层、硬掩模层、抗蚀剂层或其他合适的层。
方法200进行至块208，在块208中，执行第一驱入工艺，并形成第二掩模层。参考图22和图23的示例，在块208的实施例中，最初可以在由图案化的第一掩模层602暴露的N-型器件区域308中的N-型器件1900B的第一高K介电层316上方形成Vt-偏移材料。在实施例中，Vt-偏移材料包括诸如镧(La)的金属或诸如La氧化物的金属氧化物(例如，诸如La2O3)。在形成Vt-偏移材料之后，可以执行退火工艺，并且来自Vt-偏移材料(例如，诸如镧)的原子被驱入(例如，通过扩散)至高K栅极介电层316(以及在一些情况下IL 314)中，以提供Vfb-调制的高K介电层316A。当高K栅极介电层316包括氧化铪(HfOx)时，作为一个实例，Vfb-调制的高K介电层316A可以包括氧化镧铪(HfLaOx)。在一些实例中，在执行退火工艺(或驱入工艺)之后，可以(例如)使用合适的蚀刻工艺(例如，湿蚀刻、干蚀刻或其组合)去除设置在N-型器件1900B的Vfb-调制的高K介电层316A上方的Vt-偏移材料的剩余部分。
在块208的另一实施例中，并且在执行驱入工艺以提供Vfb-调制的高K介电层316A之后，形成第二掩模层。仍然参考图22和图23的示例，第二掩模层702可以沉积在N-型器件1900B上方，N-型器件1900B现在具有Vfb-调制的高K介电层316A。第二掩模层702可以沉积在由图案化的第一掩模层602提供的开口内的N-型器件区域308中。在各个实施例中，第二掩模层702可以包括与第一掩模层602相同的材料。然而，在一些示例中，第二掩模层702和第一掩模层602可以包括不同的材料。
方法200进行至块210，去除第一和第二掩模层。参考图23和图24的示例，在块210的实施例中，可以例如使用合适的蚀刻工艺(例如，湿蚀刻、干蚀刻或其组合)去除图案化的第一掩模层602和第二掩模层702。因此，形成在P-型器件区域304中的半导体沟道层(外延层312)上方的第一高K介电层316暴露，并且形成在N-型器件区域308中的半导体沟道层(外延层312)上方的Vfb-调制的高K介电层316A暴露。如上所述，第二掩模层702的形成和随后的去除可出于不同的原因而执行，并且在一些情况下，可以在方法200内以不同的顺序执行，如上所述。
方法200进行至块212，其中，形成第三掩模层。参考图24和图25的示例，在块212的实施例中，第三掩模层可以被沉积和图案化以形成图案化的第三掩模层902，该图案化的第三掩模层902具有暴露P-型器件区域304中的P-型器件1900A的开口，而N-型器件区域308中的N-型器件1900B保持由图案化的第三掩模层902保护。在一些实施例中，图案化的第三掩模层902也可以覆盖介电壁1910的顶面。在各个实施例中，图案化的第三掩模层902可以包括如前所述的BARC层、硬掩模层、抗蚀剂层或其他合适的层。
方法200进行至块214，在块214中，执行第二驱入工艺，并且形成第四掩模层。参考图25和图26的示例，在块214的实施例中，最初P-型金属膜堆叠件(PMS)可以形成在由图案化的第三掩模层902暴露的P-型器件区域304中的P-型器件1900A的第一高K介电层316上方。在实施例中，PMS包括Al、Ti或N中的至少一种。另外，在一些实施例中，PMS可以包括多个层，如图9B所示，其中多个层中的一个或多个包括Al、Ti或N(例如，诸如AlN、TiAlN或其他合适的组分)。
在形成PMS之后，可以执行退火工艺，将PMS中的原子驱入至高K栅极介电层316(以及在某些情况下驱入至IL 314)中，以提供Vfb-调制的高K介电层316B。取决于PMS的特定组分，从PMS扩散至高K栅极介电层316中的原子可以包括Al、Ti或N中的一种或多种。在一些示例中，退火工艺包括RTA工艺，其使得Al、Ti或N中的一种或多种的扩散。在一些示例中，在执行退火工艺(或驱入工艺)之后，可以例如使用合适的蚀刻工艺(例如，湿蚀刻、干蚀刻或其组合)去除设置在P-型器件1900A的Vfb-调制的高K介电层316B上方的PMS的剩余部分。如前所述，由于PMS层在执行退火工艺之后被去除，因此即使在相邻半导体沟道层(相邻外延层312)之间的距离受限的情况下(例如，诸如当相邻外延层312之间的距离在约5-15nm的范围内时)，所公开的PMS驱入工艺仍然可以执行。
在块214的另一实施例中，并且在执行PMS驱入工艺以提供Vfb-调制的高K介电层316B之后，形成第四掩模层。仍然参考图25和图26的示例，第四掩模层1002可以沉积在P-型器件1900A上方，P-型器件1900A现在具有Vfb-调制的高K介电层316B。第四掩模层1002可以沉积在由图案化的第三掩模层902提供的开口内的P-型器件区域304中。在各个实施例中，第四掩模层1002可以包括与第三掩模层902相同的材料。然而，在一些示例中，第四掩模层1002和第三掩模层902可以包括不同的材料。
方法200进行至块216，其中，去除第三和第四掩模层。参考图26和图27的示例，在块216的实施例中，可以例如使用合适的蚀刻工艺(例如，湿蚀刻、干蚀刻或其组合)去除图案化的第三掩模层902和第四掩模层1002。因此，形成在P-型器件区域304中的半导体沟道层(外延层312)上方的Vfb-调制的高K介电层316B暴露，并且先前形成在N-型器件区域308中的半导体沟道层(外延层312)上方的Vfb-调制的高K介电层316A暴露。如上所述，第四掩模层1002的形成和随后的去除可以出于不同的原因而执行，并且在一些情况下，可以在方法200内以不同的顺序执行，如前所述。
方法200进行至块218，形成第二高K(HK)介电层。参考图27和图28的示例，在块218的实施例中，第二高K介电层1202形成在Vfb-调制的高K介电层316B的暴露表面上，该Vfb-调制的高K介电层316B设置在P-型器件区域304中的半导体沟道层(外延层312)的至少三个侧上方。第二高K介电层1202也同时形成在Vfb-调制的高K介电层316A的暴露表面上，该Vfb-调制的高K介电层316A设置在N-型器件区域308中的半导体沟道层(外延层312)的至少三个侧上方。在各个实施例中，IL 314、Vfb-调制的高K介电层316B和第二高K介电层1202可以共同限定用于P-型器件1900A的栅极结构的栅极电介质。同样，IL 314、Vfb-调制的高K介电层316A和第二高K介电层1202可以共同限定用于N-型器件1900B的栅极结构的栅极电介质。
方法200进行至块220，其中，形成覆盖层并执行退火工艺。参考图28和图29的示例，在块220的实施例中，第一覆盖层1302沉积在器件1900上方，包括P-型器件区域304和N-型器件区域308上方。具体地，可以沉积第一覆盖层1302，使得其覆盖在P-型器件区域304和N-型器件区域308的每个中的外延层312的至少三个侧上方形成的第二高K介电层1202。第一覆盖层1302的形成还可以填充P-型器件区域304和N-型器件区域308中的每个中的相邻半导体沟道层之间的间隙(例如，从而使得第一覆盖层1302在相邻半导体沟道层之间合并)。此外，第一覆盖层1302可以形成为使得P-型器件区域304和N-型器件区域308中的每个中的第一覆盖层1302的顶面与介电壁1910的顶面基本齐平。这可以例如通过在器件1900上方沉积第一覆盖层1302之后执行CMP工艺来实现。在一些实施例中，第一覆盖层1302可以包括含氮层，诸如TiN或其他合适的材料。
在块220的另一实施例中，仍参照图28和图29的示例，第二覆盖层1304沉积在器件1900上方，包括P-型器件区域304和N-型器件区域308上方。如所描绘的实施例所示，第二覆盖层1304可以沉积在第一覆盖层1302和介电壁1910的水平顶面上方。在示例中，第二覆盖层1304可以包括硅(Si)或其他合适的材料。在形成第二覆盖层1304之后，并且在块220的另一实施例中，如前所述，对器件1900执行退火工艺(例如，诸如激光退火工艺)。
方法200进行至块222，其中，去除覆盖层。参考图29和图30的示例，在块222的实施例中，例如，可以使用合适的蚀刻工艺(例如，湿蚀刻、干蚀刻或其组合)去除第一覆盖层1302和第二覆盖层1304。因此，设置在P-型器件区域304中的Vfb-调制的高K介电层316B的表面上和N-型器件区域308中的Vfb-调制的高K介电层316A的表面上的第二高K介电层1202暴露。
方法200进行至块224，其中，形成第五掩模层和P-型功函金属(PWFM)层。参考图30和图31的示例，在块224的实施例中，第五掩模层可以被沉积和图案化以形成具有暴露P-型器件1900A的开口的图案化的第五掩模层，而N-型器件1900B保持由图案化的第五掩模层保护。在各个实施例中，图案化的第五掩模层可以包括如前所述的BARC层、硬掩模层、抗蚀剂层或其他合适的层。
在形成图案化的第五掩模层之后，在块224的另一实施例中，PWFM层1502共形地沉积在P-型器件区域304上方。具体地，PWFM层1502可以沉积为使得其包裹(围绕)在P-型器件区域304中的外延层312的至少三个侧上方形成的第二高K介电层1202。在一些实施例中，PWFM层1502的顶面限定了设置在由介电壁1910的顶面限定的另一平面下面的平面。PWFM层1502的形成还可以填充P-型器件区域304中相邻半导体沟道层之间的间隙(例如，从而使得PWFM层1502在相邻半导体沟道层之间合并)。在形成PWFM层1502之后，并且在块224的另一实施例中，去除图案化的第五掩模层(仍然覆盖N-型器件1900B)。在一些实施例中，可以使用合适的蚀刻工艺(例如，湿蚀刻、干蚀刻或其组合)去除图案化的第五掩模层。因此，设置在N-型器件区域308中的Vfb-调制的高K介电层316A的表面上的第二高K介电层1202暴露。
方法200进行至块226，其中，形成第六掩模层和N-型功函金属(NWFM)层。参考图31和图32的示例，在块226的实施例中，第六掩模层可以被沉积和图案化以形成具有暴露N-型器件1900B的开口的图案化的第六掩模层，而P-型器件300A保持由图案化的第六掩模层保护。在各个实施例中，图案化的第六掩模层可以包括如前所述的BARC层、硬掩模层、抗蚀剂层或其他合适的层。
在形成图案化的第六掩模层之后，在块226的另一实施例中，NWFM层1602共形地沉积在N-型器件区域308上方。具体地，NWFM层1602可以沉积为使得其包裹(围绕)在N-型器件区域308中的外延层312的至少三个侧上方形成的第二高K介电层1202。在一些实施例中，NWFM层1602的顶面限定了设置在由介电壁1910的顶面限定的另一平面下面的平面。在一些情况下，NWFM层1602的顶面与PWFM层1502的顶面齐平。NWFM层1602的形成还可以填充N-型器件区域308中的相邻半导体沟道层之间的间隙(例如，从而使得NWFM层1602在相邻半导体沟道层之间合并)。在形成NWFM层1602之后，并且在块226的另一实施例中，去除图案化的第六掩模层(仍然覆盖P-型器件1900A)。在一些实施例中，可以使用合适的蚀刻工艺(例如，湿蚀刻、干蚀刻或其组合)去除图案化的第六掩模层。因此，先前形成在P-型器件区域304中的PWFM层1502暴露。
方法200进行至块228，其中，形成金属覆盖层。如图2的块228所示，在该处理阶段形成隔离层是可选的，并且对于叉片实施方式的本示例，介电壁1910提供P-型器件1900A和N-型器件1900B之间的隔离，因此在块228可以不形成另一隔离层。参考图32和图33的示例，在块228的实施例中，在P-型器件区域304中的PWFM层1502的顶面上方形成金属覆盖层1702A，并且在N-型器件区域308中的NWFM层1602的顶面上方形成金属覆盖层1702B。在一些示例中，金属覆盖层1702A、1702B可以包括胶层、无氟W(FFW)层、W、WClx、WFx、HfClx、TiFx、TaClx、TiClx或其组合，其中‘x’约等于1-6。在本示例中，介电壁1910用于将P-型器件区域304中的P-型器件1900A与N-型器件区域308中的N-型器件1900B电隔离，以及将金属覆盖层1702A与金属覆盖层1702B电隔离。在一些示例中，金属覆盖层1702A、1702B的顶面与介电壁1910的顶面基本齐平。
根据方法200制造的器件1900可以经受进一步处理，以形成本领域已知的各个部件和区域。例如，后续处理可以在包括器件1900的衬底上形成各个接触件/通孔/线和多层互连部件(例如，金属层和层间电介质)，各个接触件/通孔/线和多层互连部件被配置为连接各个部件以形成可以包括一个或多个器件(例如，P-型器件1900A和N-型器件1900B中的一个或多个)的功能电路。在进一步示例中，多层互连件可以包括诸如通孔或接触件的垂直互连件，以及诸如金属线的水平互连件。各种互连部件可以采用各种导电材料，包括铜、钨和/或硅化物。在一个实例中，镶嵌和/或双镶嵌工艺用于形成铜相关的多层互连结构。此外，可以在方法200之前、期间和之后实施额外的工艺步骤，并且根据方法200的各个实施例，可以替换或消除上述的一些工艺步骤。
参考图34和图35，其中分别示出了GAA晶体管300和叉片晶体管1900，与图17和图33中所示的示例相似，并且还包括两种器件的隔离部件的尺寸对比(例如，诸如隔离层1704和介电壁1910，其减轻了相邻P-型和N-型器件之间的短路)。如图所示，器件300的隔离层1704具有宽度‘W1’和底部深度‘D1’，该底部深度‘D1’大致表示隔离层1704在衬底部分310的顶面下方延伸多深。类似地，器件1900的介电壁1910具有宽度‘W2’和底部深度‘D2’。在一些实施例中，宽度W1在约5-20nm之间的范围内，并且宽度W2在约8-30nm之间的范围内。通常，宽度W1、W2中的每个都是可调节的，以在相邻的P-型和N-型器件之间提供期望的隔离。在一些示例中，深度D1、D2可以根据宽度W1、W2来定义。例如，D1可以被定义为约4/(3*W1)，而D2可以被定义为约4/(3*W2)。因此，在一些实施例中，由于深度D1、D2和宽度W1、W2具有大致相反的关系。隔离层1704的底部深度D1和介电壁1910的底部深度D2也被配置为防止最底部半导体沟道层(外延层312)处的寄生电容。
参考图36，其中，示出了包括由所公开的PMS驱入工艺引起的P-型器件(例如，诸如P-型器件300A、1900A)中的各种元素的浓度对深度分布的曲线图。在曲线图3600中，可以沿着截面EE’(如图17所示)或沿着截面FF’(如图33所示)获得轮廓，例如，从半导体沟道层(外延层312)开始，经过界面层(IL)314、高K层(包括Vfb-调制的高K介电层316B和第二高K介电层1202)、PWFM层1502和金属覆盖层1702A(其中除了其它层之外，可以包括胶层)。在示出的示例中，浓度对深度分布包括代表铪浓度[Hf]的曲线3602、代表氧浓度[O]的一组曲线3604、代表钛浓度[Ti]的曲线3606、代表铝浓度[Al]的一组曲线3608和代表氯浓度[Cl]的一组曲线3610。这组曲线3604还包括组成曲线3604A、3604B、3604C，其中曲线3604A表示采用所公开的PMS驱入工艺的实施例的氧浓度[O]，而曲线3604B和3604C表示两个不同参考工艺的氧浓度[O]。类似地，这组曲线3608还包括组成曲线3608A、3608B、3608C，其中曲线3608A表示采用所公开的PMS驱入工艺的实施例的铝浓度[Al]，而曲线3608B和3608C表示两种不同参考工艺的铝浓度[Al]。
如曲线图3600所示，在IL和HK层区域中，曲线3604A(采用公开的PMS驱入工艺)的氧浓度[O]大于曲线3604B、3604C(参考工艺)的氧浓度[O]。例如，在实施例中，在IL和HK层区域中，曲线3604A显示的浓度比曲线3604C大约1.11-1.17倍，并且比曲线3604B大约1-1.11倍。在示出的示例中，曲线3604A、3604B、3604C的氧浓度[O]的峰值出现在IL和HK层区域之间的边界附近的HK层区域中，并且与曲线3602的铪浓度[Hf]的峰值相比向左偏移(例如，更靠近半导体沟道层)。根据各个实施例，铪浓度的峰值基本上出现在HK层区域的中心，如曲线3602所示。在示例中，用于曲线3606的钛浓度[Ti]在HK层和WFM层区域中大于零，并且在IL区域中约为零。在一些情况下，曲线3608A、3608B、3608C中的每个的铝浓度[Al]在HK层、WFM层和覆盖层区域中大于零。举例来说，在HK层区域和大部分WFM层中，曲线3608A(采用所公开的PMS驱入工艺)的铝浓度[Al]大于曲线3608B、3608C(参考工艺)的铝浓度[Al]。例如，在实施例中，曲线3608A显示的浓度比曲线3608C大约1.08-1.33倍，并且比曲线3608B大约1-1.23倍。在实例中，每条曲线3610的氯浓度[Cl]沿着从WFM层区域至IL区域的方向降低。根据一些实例，对于给定的任意单位(a.u.)，氧浓度[O]在HK层区域内介于约1.8-2Ka.u.之间，在IL内介于约0.4-1.8K a.u.之间，并且在半导体沟道层内介于约0-0.2K a.u.之间。在一些情况下，并且同样对于给定的任意单位(a.u.)，氯浓度[Cl]在WFM层内的介于约0.3-0.6K a.u.之间，在HK层区域内介于约0.05-0.4K a.u.之间，在半导体沟道层内约等于零。在另一实例中，并且再次对于给定的任意单位(a.u.)，铝浓度[Al]在WFM层内介于约1.2-1.6K a.u.之间，在HK层区域内介于约0.2-1.4K a.u.之间，并且在半导体沟道层内约等于零。在各个实施例中，除了前面讨论的材料之外或者作为其替代，IL、HK层、WFM层和覆盖层中的每个均可以包括TiAlO、TiO、TiON、AlON、TiAlON、AlO、TiAlOCl、TiOCl、TiONCl、AlONCl、TiAlONCl、AlOCl、HfClO、HfCl、HfO、HfTiAlOCl、HfTiOCl、HfTiONCl、HfAlONCl、HfTiAlONCl或其组合。
本文描述的各个实施例提供了优于现有技术的若干优势。应该理解，不是特定的优势都必须在此处讨论，没有特定的优势对于所有实施例都是需要的，并且其他实施例可以提供不同的优势。作为一个实例，本文讨论的实施例包括用于调制高度缩放的P-型晶体管(例如，诸如GAA晶体管或叉片晶体管)的阈值电压的方法和结构。在一些示例中，所公开的方法提供P-型金属膜堆叠件(PMS)驱入工艺来调制阈值电压。例如，在一些实施例中，并且作为PMS驱入工艺的第一步，在围绕多栅极器件的半导体沟道层的栅极介电层上方形成PMS层。在各种情况下，PMS膜可以包括Al、Ti或N中的至少一种。在形成PMS层之后，并且作为PMS驱入工艺的第二步，执行退火工艺以使Al、Ti或N中的至少一种扩散至栅极介电层中(例如，扩散至高K层中)，从而有效地调制多栅极器件的阈值电压(Vt)。在执行退火工艺之后，并且作为PMS驱入工艺的第三步，去除PMS层。此后，可以继续器件处理。根据本公开的实施例，PMS驱入工艺因此可以用于调整多栅极晶体管(例如，诸如P-型GAA晶体管或P-型叉片晶体管)的平带电压，以获得多栅极晶体管的预期阈值电压(Vt)。还应注意，由于PMS层在执行退火工艺之后被去除，所以即使在相邻半导体沟道层之间的距离受限的情况下，PMS驱入工艺仍然可以执行。还应注意，虽然本公开的实施例可以主要参考P-型晶体管来讨论，但是应该理解，这里公开的实施例在一些情况下可以应用于N-型晶体管，其中本领域技术人员可以容易地推导出这种实施方式，例如通过对称于本文讨论的P-型器件实现。通过阅读本公开，其他实施例和优势对于本领域技术人员来说将是显而易见的。
因此，本公开的一个实施例描述了方法，该方法包括提供从衬底延伸的鳍，其中鳍包括多个半导体沟道层，该多个半导体沟道层限定了用于P-型晶体管的沟道区域。在一些实施例中，该方法还包括形成围绕P-型晶体管的多个半导体沟道层中的每个的至少三个侧的第一栅极介电层。此后，该方法还包括形成围绕第一栅极介电层的P-型金属膜。在示例中，并且在形成P-型金属膜之后，该方法还包括对半导体器件进行退火。在退火之后，并且在一些实施例中，该方法包括去除P-型金属膜。
在另一实施例中，讨论了方法，该方法包括在N-型器件区域中提供第一鳍，并且在P-型器件区域中提供第二鳍，其中第一和第二鳍的每个均包括多个半导体沟道层。在一些实施例中，该方法还包括在N-型器件区域和P-型器件区域的每个内形成围绕多个半导体沟道层的每个的栅极电介质。在一些情况下，该方法还包括在P-型器件区域中沉积围绕栅极电介质的第一金属膜。此后，在一些实施例中，该方法还包括执行第一退火工艺以调制P-型器件区域中的栅极电介质的第一平带电压(Vfb)，以及去除第一金属膜。
在另一实施例中，讨论了方法，该方法包括在P-型器件区域中提供P-型器件，并且在N-型器件区域中提供N-型器件，其中P-型器件和N-型器件的每个均包括多个沟道层，并且其中P-型器件和N-型器件通过其间形成的介电壁彼此电隔离。在一些实施例中，该方法还包括在P-型器件和N-型器件的多个沟道层的每个的三个侧上形成介电层。在一些示例中，该方法还包括在P-型器件的介电层上方沉积金属膜堆叠件。在一些实施例中，在执行退火工艺以调制P-型器件的平带电压(Vfb)之后，该方法还包括去除金属膜堆叠件。
本申请的一些实施例提供了一种制造半导体器件的方法，包括：提供从衬底延伸的鳍，其中，所述鳍包括限定用于P-型晶体管的沟道区域的多个半导体沟道层；形成围绕所述P-型晶体管的所述多个半导体沟道层中的每个的至少三个侧的第一栅极介电层；形成围绕所述第一栅极介电层的P-型金属膜；在形成所述P-型金属膜之后，对所述半导体器件进行退火；以及在所述退火之后，去除所述P-型金属膜。在一些实施例中，所述P-型金属膜包括Al、Ti或N中的至少一种。在一些实施例中，所述P-型金属膜包括形成在所述第一栅极介电层上的第一层、形成在第一层上的第二层以及形成在第二层上的三层。在一些实施例中，所述第一层包括AlN，所述第二层包括TiAlN，并且所述第三层包括AlN。在一些实施例中，所述第二层具有比所述第一层更大的厚度，并且其中所述第三层具有比第二层更大的厚度。在一些实施例中，对所述半导体器件进行退火使来自所述P-型金属膜的原子扩散至所述第一栅极介电层中，并且调制所述第一栅介电层的平带电压(Vfb)以形成Vfb-调制的第一栅介电层。在一些实施例中，所述第一栅极介电层包括氧化铪(HfOx)，并且其中所述Vfb-调制的第一栅极介电层包括HfTiAlNOx。在一些实施例中，该方法还包括：在去除所述P-型金属膜之后，形成围绕所述第一栅极介电层的第二栅极介电层。在一些实施例中，所述第一栅极介电层包括界面层(IL)和设置在所述界面层上方的第一高K介电层，其中所述第二栅极介电层包括设置在所述第一高K介电层上方的第二高K介电层。在一些实施例中，该方法还包括：形成围绕所述第二栅极介电层的P-型功函金属(PWFM)层。在一些实施例中，P-型晶体管包括P-型全环栅(GAA)晶体管或P-型叉片晶体管。
本申请的另一些实施例还提供了一种制造半导体器件的方法，包括：在N-型器件区域中提供第一鳍，并且在P-型器件区域中提供第二鳍，其中，所述第一鳍和所述第二鳍的每个均包括多个半导体沟道层；在所述N-型器件区域和所述P-型器件区域的每个内形成围绕所述多个半导体沟道层的每个的栅极电介质；在所述P-型器件区域中沉积围绕所述栅极电介质的第一金属膜；执行第一退火工艺以调制所述P-型器件区域中的栅极电介质的第一平带电压(Vfb)；以及去除所述第一金属膜。在一些实施例中，该方法还包括：在沉积所述第一金属膜之前，在所述N-型器件区域中沉积围绕所述栅极电介质的第二金属膜；执行第二退火工艺以调制所述N-型器件区域中的所述栅极电介质的第二平带电压；以及去除所述第二金属膜。在一些实施例中，所述第一金属膜包括Al、Ti或N中的至少一种。在一些实施例中，所述第二金属膜包括La。在一些实施例中，该方法还包括：在去除所述第一金属膜之后，在所述P-型器件区域中的所述栅极电介质上方形成P-型功函金属(PWFM)层，并且在所述N-型器件区域中的所述栅极电介质上方形成N-型功函金属(NWFM)层；以及形成隔离层，所述隔离层接触P-型功函金属层和N-型功函金属层中的每个，并且将所述N-型器件区域中的第一鳍与所述P-型器件区域中的第二鳍电隔离。
本申请的又一些实施例提供了一种制造半导体器件的方法，包括：在P-型器件区域中提供P-型器件，并且在N-型器件区域中提供N-型器件，其中，所述P-型器件和所述N-型器件的每个均包括多个沟道层，并且其中，所述P-型器件和所述N-型器件通过所述P-型器件和所述N-型器件之间形成的介电壁彼此电隔离；在所述P-型器件和所述N-型器件的多个沟道层的每个的三个侧上形成介电层；在所述P-型器件的介电层上方沉积金属膜堆叠件；以及在执行退火工艺以调制所述P-型器件的平带电压(Vfb)之后，去除所述金属膜堆叠件。在一些实施例中，所述金属膜堆叠件包括Al、Ti或N中的至少一种。在一些实施例中，该方法还包括：去除所述金属膜堆叠件后，在所述P-型器件的所述介电层上方形成P-型功函金属(PWFM)层，并且在所述N-型器件的所述介电层上方形成N-型功函金属(PWFM)层。在一些实施例中，该方法还包括：在所述P-型功函金属层和所述N-型功函金属层的每个上方形成金属覆盖层，其中，所述金属覆盖层的顶面与所述介电壁的顶面齐平。
公开的各个方面。本领域技术人员应该理解，它们可以容易地使用本公开作为基础来设计或修改用于执行与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本公开的精神和范围，并且在不背离本公开的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。
Claims (10)
1.一种制造半导体器件的方法，包括：
提供从衬底延伸的鳍，其中，所述鳍包括限定用于P-型晶体管的沟道区域的多个半导体沟道层；
形成围绕所述P-型晶体管的所述多个半导体沟道层中的每个的至少三个侧的第一栅极介电层；
形成围绕所述第一栅极介电层的P-型金属膜；
在形成所述P-型金属膜之后，对所述半导体器件进行退火；以及
在所述退火之后，去除所述P-型金属膜。
2.根据权利要求1所述的方法，其中，所述P-型金属膜包括Al、Ti或N中的至少一种。
3.根据权利要求1所述的方法，其中，所述P-型金属膜包括形成在所述第一栅极介电层上的第一层、形成在第一层上的第二层以及形成在第二层上的三层。
4.根据权利要求3所述的方法，其中，所述第一层包括AlN，所述第二层包括TiAlN，并且所述第三层包括AlN。
5.根据权利要求3所述的方法，其中，所述第二层具有比所述第一层更大的厚度，并且其中所述第三层具有比第二层更大的厚度。
6.根据权利要求1所述的方法，其中，对所述半导体器件进行退火使来自所述P-型金属膜的原子扩散至所述第一栅极介电层中，并且调制所述第一栅介电层的平带电压(Vfb)以形成Vfb-调制的第一栅介电层。
7.根据权利要求6所述的方法，其中，所述第一栅极介电层包括氧化铪(HfOx)，并且其中所述Vfb-调制的第一栅极介电层包括HfTiAlNOx。
8.根据权利要求1所述的方法，还包括：
在去除所述P-型金属膜之后，形成围绕所述第一栅极介电层的第二栅极介电层。
9.一种制造半导体器件的方法，包括：
在N-型器件区域中提供第一鳍，并且在P-型器件区域中提供第二鳍，其中，所述第一鳍和所述第二鳍的每个均包括多个半导体沟道层；
在所述N-型器件区域和所述P-型器件区域的每个内形成围绕所述多个半导体沟道层的每个的栅极电介质；
在所述P-型器件区域中沉积围绕所述栅极电介质的第一金属膜；
执行第一退火工艺以调制所述P-型器件区域中的栅极电介质的第一平带电压(Vfb)；以及
去除所述第一金属膜。
10.一种制造半导体器件的方法，包括：
在P-型器件区域中提供P-型器件，并且在N-型器件区域中提供N-型器件，其中，所述P-型器件和所述N-型器件的每个均包括多个沟道层，并且其中，所述P-型器件和所述N-型器件通过所述P-型器件和所述N-型器件之间形成的介电壁彼此电隔离；
在所述P-型器件和所述N-型器件的多个沟道层的每个的三个侧上形成介电层；
在所述P-型器件的介电层上方沉积金属膜堆叠件；以及
在执行退火工艺以调制所述P-型器件的平带电压(Vfb)之后，去除所述金属膜堆叠件。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US63/378,464 | 2022-10-05 | ||
| US18/181,750 US20240120239A1 (en) | 2022-10-05 | 2023-03-10 | Multi-gate device fabrication methods and related structures |
| US18/181,750 | 2023-03-10 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117457498A true CN117457498A (zh) | 2024-01-26 |
Family
ID=89589944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202311180956.XA Pending CN117457498A (zh) | 2022-10-05 | 2023-09-13 | 制造半导体器件的方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117457498A (zh) |
-
2023
- 2023-09-13 CN CN202311180956.XA patent/CN117457498A/zh active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11901408B2 (en) | Self-aligned contact air gap formation | |
| US9947766B2 (en) | Semiconductor device and fabricating method thereof | |
| US11764065B2 (en) | Methods of forming silicide contact in field-effect transistors | |
| CN106803484B (zh) | 半导体元件及其制作方法 | |
| TW201729340A (zh) | 多重閘極裝置 | |
| CN110970506B (zh) | 半导体装置 | |
| CN106206434B (zh) | 半导体结构及其制造工艺 | |
| US11948936B2 (en) | Forming ESD devices using multi-gate compatible processess | |
| US20200119004A1 (en) | Multi-gate device and related methods | |
| US20150255564A1 (en) | Method for manufacturing a semiconductor device | |
| TWI749798B (zh) | 半導體裝置及其形成方法 | |
| KR102090772B1 (ko) | 게이트 구조물 및 그 방법 | |
| US20230387264A1 (en) | Liner for A Bi-Layer Gate Helmet and the Fabrication Thereof | |
| KR20170128170A (ko) | 삽입 층을 구비한 반도체 구조체 및 이를 제조하는 방법 | |
| CN109390394B (zh) | 穿隧场效晶体管及其制作方法 | |
| US20220406909A1 (en) | Field effect transistor with dual silicide and method | |
| US10109742B2 (en) | Semiconductor device including fin structures and manufacturing method thereof | |
| CN117457498A (zh) | 制造半导体器件的方法 | |
| US20240120239A1 (en) | Multi-gate device fabrication methods and related structures | |
| US20220344355A1 (en) | Multi-gate device gate structure and methods thereof | |
| US20230047598A1 (en) | Semiconductor devices and methods of manufacture | |
| US11996481B2 (en) | Liner for a bi-layer gate helmet and the fabrication thereof | |
| US20230343699A1 (en) | Field effect transistor with source/drain via and method | |
| US20230016468A1 (en) | Semiconductor devices and methods of manufacturing thereof | |
| US20230145872A1 (en) | Fet silicide and fabrication methods thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |