KR20170128170A - 삽입 층을 구비한 반도체 구조체 및 이를 제조하는 방법 - Google Patents

삽입 층을 구비한 반도체 구조체 및 이를 제조하는 방법 Download PDF

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KR20170128170A
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Abstract

반도체 구조체 및 이를 형성하는 방법이 제공된다. 상기 반도체 구조체는 기판과, 상기 기판 위에 형성된 계면 층과, 상기 계면 층위에 형성된 삽입 층을 포함한다. 상기 반도체 구조체는 또한, 상기 삽입 층 위에 형성된 게이트 유전 층과 그리고 상기 게이트 유전 층 위에 형성된 게이트 구조체를 포함한다. 추가로, 상기 삽입 층은 M1Ox로 제조되고, M1은 금속이고, O는 산소이며, x는 4 보다 큰 값이다.

Description

삽입 층을 구비한 반도체 구조체 및 이를 제조하는 방법{SEMICONDUCTOR STRUCTURE WITH INSERTION LAYER AND METHOD FOR MANUFACTURING THE SAME}
퍼스널 컴퓨터, 셀 폰, 디지털 카메라, 및 기타 전자 장비들과 같은 그러한 다양한 전자 애플리케이션들에서 반도체 디바이스들이 사용된다. 반도체 디바이스들은 전형적으로, 반도체 기판 위에 절연 층들 또는 유전 층들과, 도전성 층들과, 그리고 물질의 반도체 층들을 순차적으로 퇴적하고, 여기에 회로 컴포넌트들 및 요소들을 형성하도록 리소그래피를 이용하여 다양한 물질 층들을 패터닝함으로써 제조된다.
그러나, 비록 기존 반도체 제조 공정들은 일반적으로 그들의 의도된 목적을 위해 적절하지만, 디바이스 스케일링 축소가 계속됨에 따라 모든 관점에서 완전히 만족스럽지는 못하였다.
본 개시의 양상들은 첨부 도면을 참조로 할 때, 다음의 상세한 설명으로부터 잘 이해된다. 주목할 사항으로서, 산업에서의 표준에 따라, 다양한 피쳐(feature)들은 스케일대로 작성되지 않았다. 사실, 다양한 피쳐들의 치수들은 논의의 명료성을 위해 임의로 증대 또는 축소될 수 있다.
도 1a 내지 도 1d는 일부 실시 예들에 따라 반도체 구조체를 형성하는 다양한 스테이지들의 단면도이다.
도 2a 내지 도 2b는 일부 실시 예들에 따라 반도체 구조체를 형성하는 다양한 스테이지들의 단면도이다.
도 3은 일부 실시 예들에 따른 반도체 구조체의 단면도이다.
도 4a 내지 도 4h는 일부 실시 예들에 따라 반도체 구조체를 형성하는 다양한 스테이지들의 사시도이다.
도 5는 일부 실시 예들에 따른 반도체 구조체의 단면도이다.
다음의 개시는 발명의 상이한 피쳐들을 구현하기 위한 많은 서로 다른 실시 예들 또는 예들을 제공한다. 컴포넌트들 및 구성들의 특정 예들이 본 개시를 간략화하기 위해 하기에 설명된다. 물론, 이들은 단지 예들이며, 본 개시를 제한하는 것으로 의도된 것이 아니다. 예컨대, 다음의 상세한 설명에서 제 2 피쳐 위에 또는 그 상에 제 1 피쳐를 형성하는 것은 상기 제 1 및 제 2 피쳐가 직접적인 접촉으로 형성되는 실시 예들을 포함할 수 있고, 그리고 또한 상기 제 1 및 제 2 피쳐가 직접 접촉하지 않도록 추가적인 피쳐들이 상기 제 1 피쳐와 제 2 피처 사이에 형성되는 실시 예들을 포함할 수 있다. 추가로, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복한다. 이러한 반복은 간략성 및 명료성의 목적에서 일뿐, 논의되는 다양한 실시 예들 및/또는 구성들 사이의 관계를 그 자체로 나타내는 것은 아니다.
더욱이 "아래","하부","저부","위에", "상부" 등과 같은 공간적으로 상대적인 용어들이 도면들에 도시된 바와 같은 하나의 요소 또는 피쳐와 다른 요소들 또는 피쳐들과의 관계를 설명하기 위해 설명의 용이성을 위해 사용된다. 이러한 공간적으로 상대적인 용어들은 도면들에서 도시된 배향에 추가로 사용시 또는 동작시에 디바이스의 상이한 배향들을 포괄하도록 의도된다. 이 장치는 다르게 배향(90도로 또는 다른 배향으로 회전)될 수 있고 여기서 사용되는 공간적으로 상대적인 기술어(descriptor)이 그에 따라 마찬가지로 해석될 수 있다.
반도체 구조체들 및 이들을 제조하기 위한 방법들의 실시 예들이 제공된다. 반도체 구조체는 계면 층과 게이트 유전 층 사이에 형성된 삽입 층을 포함한다. 상기 삽입 층은 금속 산화물로 제조되고, 상기 삽입 층에서의 산소가 상기 게이트 유전 층에서의 산소 공핍(vancnacy)을 보충(complement)할 수 있다.
도 1a 내지 도 1d는 일부 실시 예들에 따라 반도체 구조체(100a)를 형성하기 위한 다양한 스테이지들의 단면도이다. 도 1a에 도시된 바와 같이 일부 실시 예들에 따라 기판(102)이 수용된다. 기판(102)은 실리콘 웨이퍼 등과 같은 반도체 웨이퍼이다. 대안적으로 또는 추가적으로, 기판(102)은 원소 반도체 물질들, 화합물 반도체 물질들 및/또는 합금 반도체 물질들을 포함할 수 있다. 원소 반도체 물질들의 예들은 비록 이에 한정되는 것은 아니지만 결정 실리콘, 다결정 실리콘, 비정질 실리콘, 게르마늄 및/또는 다이아몬드 일 수 있다. 화합물 반도체 물질들의 예들은 비록 이에 한정되는 것은 아니지만 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물 일 수 있다. 합금 반도체 물질들의 예들은 비록 이들에 한정되는 것은 아니지만 SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP 일 수 있다.
일부 실시 예들에 따라 도 1a에 보인 바와 같이 더미 게이트 구조체(104)가 기판(102) 위에 형성된다. 일부 실시 예들에 따라 더미 게이트 구조체(104)는 계면 층(106), 삽입 층(108), 게이트 유전 층(110) 및 더미 게이트 전극 층(112)을 포함한다.
일부 실시 예들에서 계면 층(106)은 SiO2, GeO2, HfSiO, SiON 등으로 형성된다. 일부 실시예 들에서, 계면 층(106)은 약 2Å 내지 약 50Å 범위의 두께를 갖는다. 계면 층(106)은 원자 층 퇴적(ALD) 공정, 열적 산화 공정, UV-오존 산화 공정, 또는 화학 기상 퇴적(CVD) 공정을 수행함으로써 형성된다.
*일부 실시 예들에 따라 도 1a에 보인 바와 같이, 삽입 층(108)이 계면 층(106)위에 형성되고, 게이트 유전 층(110)이 삽입 층(108)위에 형성된다. 게이트 유전 층(110)에서의 산소 공핍을 보충하기 위해 삽입 층(108)이 형성된다. 따라서, 삽입 층(108)을 형성하기 위해 사용되는 물질은 게이트 유전 층(110)을 형성하기 위해 사용되는 것보다 많은 산소를 포함할 수 있다. 일부 실시예 들에서, 삽입 층(108)과 게이트 유전 층(110)은 모두 금속 산화물로 형성될 수 있지만, 삽입 층(108)을 형성하기 위해 이용되는 금속 산화물은 게이트 유전 층(110)을 형성하기 위해 이용되는 금속 산화물보다 높은 배위수(coordination number)를 갖는다.
일부 실시 예들에서, 삽입 층(108)은 M1Ox로 제조된다. M1는 금속이다. 일부 실시예에서, M1는 Hf, Al, Y, Ga, Sc, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, 또는 Lu로부터 선택된다. O는 산소이다. 일부 실시 예들에서, x는 4보다 크다. 일부 실시 예들에서, x는 약 5 내지 약 10의 범위이다. 전술한 바와 같이 삽입 층(108)은 게이트 유전 층(110)에서의 산소 공핍을 보충하기 위해 형성되며, 그러므로, x는 삽입 층(108)이 게이트 유전 층(110)에서의 산소 공핍을 보수(repair)하기에 충분한 산소를 제공할 수 있도록 충분히 높아야만 한다. 그러나, x는 너무 높지 말아야 하며, 그러하지 않은 경우 삽입 층(108)의 유전 상수가 너무 높게 되고 후속 제조 공정들에서 삽입층(108) 위에 형성된 게이트 구조체의 성능이 영향을 받을 수 있다.
일부 실시예들에서, 게이트 유전 층(110)은 M2Oy. M2는 금속이다. 일부 실시 예들에서 M2는 Hf, Al, Y, Ga, Sc, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, 또는 Lu로부터 선택된다. O는 산소이다. 일부 실시 예들에서 y는 5보다 작다. 일부 실시 예들에서 y는 약 1 내지 4의 범위에 있다. 일부 실시 예들에서, M1과 M2는 동일 금속이지만, 삽입 층(108)과 게이트 유전 층(110)을 형성하는데 사용되는 물질들의 배위수들은 서로 다르다. 예컨대, 삽입 층(108)은 M1Ox로 제조되고, 게이트 유전 층(110)은 M1Oy로 제조된다. 추가로 x는 y보다 크다. 일부 실시예들에서, 삽입 층(108)은 HfOx로 제조되고, 게이트 유전 층(110)은 HfOy로 제조되며, x는 5 이상이고, y는 4 이하이다.
일부 실시 예들에서, 게이트 유전 층(110)의 유전 상수는 유전 층(108)의 유전 상수보다 크다. 일부 실시 예들에서, 게이트 유전 층(110)의 유전 상수는 18 내지 25의 범위에 있다. 일부 실시 예들에서, 삽입 층(108)의 유전 상수는 13 내지 17의 범위에 있다. 일부 실시 예들에서, 삽입 층(108)의 유전 상수는 계면 층의 유전 상수보다 크다.
일부 실시 예들에서, M1 mOn, M1은 금속이고, O는 산소이고, m은 약 1 내지 약 2의 범위에 값이고, n은 약 1 내지 약 3의 범위의 값이다. 일부 실시 예들에서, M1은 Hf, Al, Y, Ga, Sc, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, 또는 Lu이다. 일부 실시 예들에서, n:m의 비는 약 5 내지 약 10의 범위에 있다.
일부 실시 예들에서, 삽입 층(108)은 약 1Å 내지 약 15Å 범위의 두께를 갖는다. 삽입 층(108)은 게이트 유전 층(110)의 산소 공핍을 보수하기에 충분한 산소를 제공할 수 있도록 충분히 두꺼워야 한다. 그러나 삽입 층(108)은 너무 두껍지 말아야 하며, 그렇지 않으면 반도체 구조체의 커패시턴스가 너무 높게 되어 반도체 구조체의 성능이 그에 따라 저하될 수 있다. 삽입 층(108)은 어닐링 화학 기상 퇴적(CVD), 물리 기상 퇴적(PVD), 원자 층 퇴적(ALD), 스핀온 코팅, 또는 다른 적용 가능한 공정들에 의해서 형성된다. N2, H2, O2, N2O, 및/또는 H2O와 같은 가스가 삽입 층(108)을 형성하는 공정 동안에 사용될 수 있다.
일부 실시 예들에서, 게이트 유전 층(110)은 하이-k 유전 물질로 제조된다. 하이-k 유전 물질의 예들은 이들에 한정되는 것은 아니지만, 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO), 하프늄 탄탈늄 산화물(HfTaO), 하프늄 티타늄 산화물(HfTiO), 하프늄 지르코늄 산화물(HfZrO), 지르코늄 산화물, 티타늄 산화물, 알루미늄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 또는 기타 적용 가능한 유전 물질을 포함한다. 게이트 유전 층(110)은 화학 기상 퇴적(CVD), 물리 기상 퇴적(PVD), 원자 층 퇴적(ALD), 스핀온 코팅 또는 기타 적용 가능한 공정들에 의해 형성된다. 일부 실시 예들에서, 게이트 유전 층(110)은 약 10Å 내지 약 50Å 범위의 두께를 갖는다.
더미 게이트 전극 층(112)은 일부 실시 예들에 따라 도 1에 보인 바와 같이 게이트 유전 층(110) 위에 형성된다. 일부 실시 예들에서 더미 게이트 유전 층(112)은 폴리실리콘으로 제조된다. 더미 게이트 구조체(104)는 계면 층(106), 삽입 층(108), 게이트 유전 층(110) 및 더미 게이트 전극 층(112)을 순차적으로 퇴적하고, 더미 게이트 구조체(104)를 형성하도록 이들 물질 층들을 패터닝함으로써 형성된다.
더미 게이트 구조체(104)를 형성한 후, 일부 실시 예에 따른 도 1b에 보인 바와 같이, 더미 게이트 구조체(104)의 측벽들 상에 밀봉 층(114)이 형성된다. 밀봉 층(114)은 후속 공정 동안 더미 게이트 구조체(104)가 손상되거나 손실되는 것을 방지해주고, 또한 후속 공정 또한 산화를 방지해준다. 일부 실시 예들에서, 밀봉 층(114)은 실리콘 질화물, 실리콘 산화물, 실리콘 산화질화물, 실리콘 탄화물, 또는 기타 적용 가능한 유전 물질들로 제조된다. 밀봉 층(114)은 단일의 층 또는 복수의 층들을 포함한다.
일부 실시 예에 따라, 밀봉 층(112) 상에 스페이서들(116)이 또한 형성된다. 일부 실시 예들에서, 스페이서들(116)은 실리콘 질화물, 실리콘 산화물, 실리콘 탄화물, 실리콘 산화질화물, 또는 다른 적용 가능한 물질들로 제조된다. 일부 실시 예에 따라 도 1b에 보인 바와 같이, 기판(102)에 소스/드레인 구조체들(118)이 형성되고, 더미 게이트 구조체(104)에 인접하게 위치된다. 일부 실시 예들에서, 소스/드레인 구조체들(118)이 주입 공정 또는 에피택셜(에피) 공정을 이용하여 형성된다. 일부 실시 예들에서, 소스/드레인 구조체(118)들은 Ge, SiGe, InAs, InGaAs, InSb, GaAs, GaSb, InAlP, InP 등을 포함한다.
일부 실시 예들에 따라 도 1b에 보인 바와 같이, 기판(102)에 소스/드레인 구조체들(118)을 형성한 후 기판(102) 위에 콘택 에칭 정지 층(CESL)(120)이 형성되고, 층간 유전 층(122)이 콘택 에칭 정지 층(120) 위에 형성된다. 도 1b에 보인 바와 같이, 콘택 에칭 정지 층(120)이 일부 실시 예에 따라 스페이서들(116)의 측벽들과 소스/드레인 구조체들(118)의 상면에 형성된다. 일부 실시 예들에서, 콘택 에칭 정지 층(120)은 실리콘 질화물, 실리콘 산화질화물. 및/또는 다른 적용 가능한 물질들로 제조된다, 콘택 에칭 정지 층(120)은 화학 기상 퇴적(CVD), 물리 기상 퇴적(PVD), 원자 층 퇴적(ALD), 스핀 온 코팅 또는 다른 적용 가능한 공정들에 의해서 형성될 수 있다.
일부 실시예들에서, 층간 유전 층(112)은 실리콘 산화물, 실리콘 질화물, 포스포실리케이트 글래스(PSG) 보로포스포실리케이트 글래스(BPSG) 및/또는 다른 적용 가능한 유전 물질들로 제조된다. 층간 유전 층(122)은 화학 기상 퇴적(CVD), 물리 기상 퇴적(PVD), 원자 층 퇴적(ALD), 스핀 온 코팅 또는 다른 적용 가능한 공정들에 의해서 형성된다.
층간 유전 층(122)을 형성한 후, 일부 실시 예에 따라 도 1c에 보인 바와 같이 스페이서들(116) 사이에 트렌치(124)를 형성하기 위해 더미 게이트 전극 층(112)이 제거된다. 이후에 일부 실시 예에 따른 도 1d에 보인 바와 같이 트렌치(124)에 게이트 구조체(126)가 형성된다.
일부 실시 예들에서, 게이트 구조체(126)는 일 함수 금속 층(128)과 금속 게이트 전극 층(130)을 포함한다. 일 함수 금속 층(128)은 올바른(proper) 일 함수를 갖도록 조정된다. 일부 실시 예들에서, 일 함수 금속 층(128)은 금속 질화물로 제조된다. 예컨대, 만일 PMOS 디바이스를 위한 P-타입 일 함수 금속 (P-metal)이 요구되는 경우 TiN, WN, 또는 W가 사용될 수 있다. 다른 한편으로, 만일 NMOS 디바이스들을위한 N-타입 일 함수 금속(N-metal)이 요구되는 경우, TiAl, TiAlN. 또는 TaCN이 사용될 수 있다.
일부 실시 예들에서, 금속 게이트 전극 층(130)은 금속과 같은 도전성 물질로 제조된다. 금속 게이트 전극(130)을 형성하기 위해 사용되는 도전성 물질들의 예들은 비록 이들로만 제한되는 것은 아니지만 알루미늄, 구리, 텅스텐, 티타늄, 탄탈늄, 또는 다른 적용 가능한 물질들을 포함한다. 전술한 바와 같이, 후속 공정들에서 금속 게이트 전극 층(130)의 금속은 아래에 형성된 층들을 향해 확산한다.
도 1d에 보인 바와 같이, 반도체 구조체(100a)는 계면 층(106)과 게이트 유전 층(110) 사이에 위치된 삽입 층(108)을 포함한다. 삽입 층(108)에 있는 산소는 게이트 유전 층(110)에서의 산소 공핍을 보충하여 게이트 구조체(126)의 문턱 전압이 게이트 유전 층(110)에서의 산소 공핍에 의해 영향을 받지 않게 된다. 따라서, 결과적인 반도체 구조체는 양호한 균일성을 가질 수 있으며, 반도체 구조체(100a)를 제조하는 수율(yield)이 향상될 수 있다.
도 2a 내지 2b는 일부 실시 예들에 따른 반도체 구조체(100b)를 형성하는 다양한 스테이지들의 단면도이다. 반도체 구조체(100b)를 형성하는데 이용되는 일부 공정들 및 물질들은 전술한 반도체 구조체(100a)를 형성하는데 이용되는 것들과 유사하거나 동일하므로 이에 대한 설명은 반복하지 않기로 한다.
반도체 구조체(100)를 형성하는 방법은 더미 게이트 구조체가 제거된 후, 이 반도체 구조체의 계면 층, 삽입 층 및 유전 층이 형성되는 것을 제외하고는 반도체 구조체(100a)를 형성하는 것과 유사하다. 도 1a 내지 도 1c에 보인 것과 유사하게 더미 게이트 구조체가 기판(102) 위에 형성되고, 밀봉 층(114) 및 스페이서들(116)이 더미 게이트 구조체의 측벽들 상에 형성된다. 추가로, 소스/드레인 구조체(118)가 기판(102)에 형성되고, 콘택 에칭 정지 층(120) 및 층간 유전 층(122)이 기판(102) 위에 형성된다. 이후, 일부 실시 예들에 따라 도 2a에 보인 바와 같이 트렌치(224)를 형성하도록 더미 게이트 구조체가 제거된다.
도 1c에 보인 구조체와는 달리, 더미 게이트 구조체가 완전히 제거되고, 그러므로 기판(102)의 상면이 트렌치(224)에 의해 노출된다. 트렌치(224)가 형성된 후, 계면 층(206)이 트렌치(224)의 하면 상에 형성된다. 계면 층(206)을 형성하는데 사용되는 공정들 및 물질들은 전술한 계면 층(106)을 형성하는데 이용되는 것들과 유사하거나 동일하므로 설명을 반복하지 않는다.
계면 층(206)을 형성한 후, 일부 실시 예들에 따라 도 2b에 보인 바와 같이 계면 층(206)의 상면 및 트렌치(224)의 측벽들 상에 형성된다. 삽입 층 (208)을 형성하는데 사용되는 공정들 및 물질들은 전술한 삽입 층(108)을 형성하는데 사용되는 것들과 유사하거나 동일하므로 설명을 반복하지 않는다. 일부 실시 예들에서, 삽입 층(208)은 CVD 공정을 수행함으로써 형성된다.
삽입 층(208)이 형성된 후, 일부 실시 예들에 따라 도 2b에 보인 바와 같이 게이트 유전 층(210)이 삽입 층(208)위에 형성된다. 게이트 유전 층(210)을 형성하는데 사용되는 공정들 및 물질들은 전술한 게이트 유전 층(110)을 형성하는데 사용되는 것들과 유사하거나 동일하므로 설명을 반복하지 않는다.
다음으로, 일부 실시 예들에 따라 도 2b에 보인 바와 같이, 게이트 구조체(226)가 게이트 유전 층(210) 위에 형성된다. 게이트 구조체(126)와 유사하게, 게이트 구조체(226)는 일부 실시 예들에 따라 일 함수 금속 층(228)과, 일 함수 금속 층(228) 위에 형성된 금속 게이트 전극 층(230)을 포함한다. 일 함수 금속 층(228)과 금속 게이트 전극 층(230)을 형성하는데 사용되는 공정들 및 물질들은 전술한 일 함수 금속 층(128)과 금속 게이트 전극 층(130)을 형성하는데 사용되는 것들과 각각 유사하거나 동일하므로 설명을 반복하지 않는다.
도 2b에 보인 바와 같이, 반도체 구조체(100b)는 계면 층(206)과 게이트 유전 층(210) 사이에 위치되는 삽입 층(208)을 포함한다. 전술한 바와 같이, 삽입 층(208)은 게이트 유전 층보다 많은 산소를 포함하도록 형성되고, 그러므로 삽입 층 (208)은 게이트 유전 층(110)에서의 산소 공핍을 보수하기 위한 산소 공급원(source)으로서 보여질 수 있다. 따라서, 결과적인 반도체 구조체(100b)의 성능이 향상되고 양호하게 제어될 수 있다.
그러므로, 게이트 유전 층(210)에서의 산소 공핍이 삽입 층(208)의 산소에 의해 보수될 수 있고, 반도체 구조체(100b)를 형성하는 균일성이 향상될 수 있다.
도 3은 일부 실시 예들에 따른 반도체 구조체(100c)의 단면도이다. 반도체 구조체(100c)는 삽입 층이 밀봉 층(114)의 측벽 상에 형성되지 않은 것을 제외하고는 반도체 구조체(100b)와 유사하거나 동일하다.
보다 구체적으로, 도 2a 내지 도 2b에 보인 것들과 유사한 공정들이 수행된다. 그러나, 삽입 층(208) 대신에, 삽입 층(208')이 계면 층(206) 위에 형성된다. 삽입 층을 형성하는데 사용되는 물질은 전술한 삽입 층(108 및 208)을 형성하는데 사용되는 것과 유사하거나 동일하므로 설명을 반복하지 않는다. 삽입 층 (208')과 삽입 층(208)간의 차이는 삽입 층(208')이 계면 층(206)의 상면 (즉, 더미 게이트 구조체를 제거함으로써 형성된 트렌치의 하면)상에만 형성되고, 밀봉 층 (114)의 측벽들 (즉, 더미 게이트 구조체를 제거함으로써 형성된 트렌치의 측벽들)상에는 형성되지 않는다는 것이다. 일부 실시 예들에서, 삽입 층(208')은 열적 공정을 수행함으로써 형성된다.
도 4a 내지 4h는 일부 실시 예들에 따라 반도체 구조체(100d)를 형성하는 다양한 스테이지들의 사시도이다. 도 4a에 보인 바와 같이, 유전 층(303)과 마스크 층(305)이 기판(102) 위에 형성되고, 도 4a에 보인 바와 같이 포토 감응 층 (307)이 마스크 층(305)위에 형성된다. 유전 층(303)은 기판(102)과 마스크 층 (305) 사이의 접착층으로서 사용될 수 있다. 추가로, 유전 층(303)은 또한 마스크 층 (305)을 에칭하기 위한 에칭 정지 층으로서 사용될 수 있다. 일부 실시 예들에서, 유전 층(303)은 실리콘 산화물로 제조된다. 유전 층(305)은 비록 일부 다른 실시 예들에서 다른 퇴적 공정들이 사용될 수 있지만 열적 산화 공정을 사용하여 형성될 수 있다.
마스크 층(305)은 후속 포토 리소그래피 공정들 동안 하드 마스크로서 사용된다. 일부 실시 예들에서, 마스크 층(305)은 실리콘 질화물로 제조된다. 마스크 층(305)은 비록 일부 다른 실시 예들에서 다른 퇴적 공정들이 또한 사용될 수 있지만 저압 화학 기상 퇴적(LPCVD) 또는 플라즈마 증강 화학 기상 퇴적(PECVD)을 사용함으로써 형성될 수 있다.
다음으로, 핀(fin) 구조체(309)가 일부 실시 예들에 따라 도 4b에 보인 바와 같이 포토 감응 층(307)을 통해 마스크 층(305), 유전 층(303) 및 기판(302)을 순차적으로 에칭함으로써 형성된다. 그 후, 포토 감응 층(307)이 제거된다. 핀 구조체(309)가 형성된 후, 일부 실시 예들에 따라 도 4c에 보인 바와 같이 절연 층(311)이 기판(102) 위에 형성된다. 도 4c에 보인 바와 같이, 핀 구조체 (309)는 절연 층(311)에 의해 덮일 수 있다. 일부 실시 예들에서, 절연 층(311)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 불소-도핑된 실리케이트 글래스(FSG) 또는 다른 로우-k 물질들로 제조된다. 유전 층(311)은, 비록 다른 실시 예들에서 다른 공정들이 사용될 수 있지만, 고밀도 플라즈마(HDP) CVD 공정을 이용하여 형성될 수 있다.
다음으로, 일부 실시 예들에 따라 도 4d에 보인 바와 같이, 절연 층 (311)이 얕은 트렌치 격리 구조체와 같은 그러한 격리 구조체(313)를 핀 구조체(309) 주위에 형성하기 위해 리세스된다. 절연 층(311)은 습식 에칭 공정 또는 건식 에칭 공정에 의해 리세스될 수 있다. 추가로, 마스크 층(306) 및 유전 층(304)이 제거된다.
그 후, 더미 게이트 구조체(304)가 핀 구조체(309)에 걸쳐 형성되고, 격리 구조체(313) 위로 연장된다. 일부 실시 예들에서, 더미 게이트 구조체(304)는 더미 게이트 유전 층(306)과, 더미 게이트 유전 층(306) 위에 형성된 더미 게이트 전극 층(312)을 포함한다. 일부 실시 예들에서, 더미 게이트 유전 층(306)은 실리콘 산화물로 제조된다. 일부 실시 예들에서, 더미 게이트 유전 층(306)은 금속 산화물, 금속 질화물, 금속 실리케이트, 전이 금속 산화물, 전이 금속 질화물, 전이 금속 실리케이트 또는 금속의 산화질화물과 같은 그러한 하이-k 유전 물질들로 제조된다. 하이-k 유전 물질의 예들에는 비록 이들에만 한정되는 것은 아니지만, 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO), 하프늄 실리콘 산화질화물(HfSiON), 하프늄 탄탈륨 산화물(HfTaO), 하프늄 티타늄 산화물(HfTiO), 하프늄 지르코늄 산화물(HfZrO), 지르코늄 산화물, 티타늄 산화물, 알루미늄 산화물, 하프늄 이산화물 알루미나(HfO2-Al2O3) 합금 또는 다른 응용 가능한 유전 물질들을 포함한다. 일부 실시 예들에서, 더미 게이트 전극 층(312)은 폴리실리콘으로 제조된다.
게이트 구조체(304)가 형성된 후, 밀봉 층(314)과 스페이서들(316)이 일부 실시 예들에 따라 도 4e에 보인 바와 같이 게이트 구조체(304)의 측벽들 상에 형성된다. 밀봉 층(314) 및 스페이서들(316)을 형성하는데 사용되는 공정들 및 물질들은 전술한 밀봉 층(314) 및 스페이서들(116)을 형성하는데 사용되는 것들과 유사하거나 동일하므로 설명을 반복하지 않는다.
다음으로, 일부 실시 예들에 따라, 도 4e에 보인 바와 같이 소스/드레인 구조체들(323)이 핀 구조체(309)에 형성된다. 일부 실시 예들에서, 더미 게이트 구조체(304)에 인접한 핀 구조체(309)의 부분들이 핀 구조체(309)의 2개의 측부에 리세스들을 형성하도록 리세스되고, 스트레인드(strained) 물질이 에피택셜(에피) 공정에 의해 상기 리세스들에서 성장된다. 추가로, 스트레인드 물질의 격자 상수는 기판(102)의 격자 상수와 다르다. 일부 실시 예들에서, 소스/드레인 구조체들(323)은 Ge, SiGe, InAs, InGaAs, InSb, GaAs, GaSb, InAlP, InP 등을 포함한다.
소스/드레인 구조체들(323)이 형성된 후, 일부 실시 예들에 따라 도 4f에 보인 바와 같이 콘택 에칭 정지 층(CESL)(320)이 기판(102) 위에 형성되고, 층간 유전(ILD) 층(322)이 콘택 에칭 정지 층(320) 위에 형성된다. 콘택 에칭 정지 층(320) 및 층간 유전 층(322)을 형성하는데 사용되는 공정들 및 물질들은 전술한 콘택 에칭 정지 층(120) 및 층간 유전 층(122)을 형성하는데 사용되는 것들과 유사하거나 동일하므로 설명을 반복하지 않는다.
다음으로, 일부 실시 예들에 따라, 더미 게이트 구조체(304)의 상면을 노출하도록 층간 유전 층(322)과 콘택 에칭 정지 층(320) 상에서 폴리싱 공정이 수행된다. 일부 실시예들에서, 더미 게이트 구조체(304)의 상면이 노출될 때까지 화학 기계적 폴리싱(CMP) 공정이 수행된다.
폴리싱 공정이 수행된 후, 일부 실시 예들에 따라 도 4g에 보인 바와 같이 더미 게이트 구조체(304)가 제거되어, 트렌치(324)가 형성된다. 일부 실시 예들에서 더미 게이트 구조체(304)는 건식 에칭 공정을 수행함으로써 제거된다. 일부 실시 예들에서, 더미 게이트 구조체(304)는 건식 에칭 공정 및 습식 에칭 공정을 수행함으로써 제거된다.
트렌치(304)가 형성된 후, 일부 실시 예들에 따라 도 4h에 보인 바와 같이, 트렌치(324)의 하면 상에 계면 층(306')이 형성된다. 계면 층(306')을 형성하는데 사용되는 공정들 및 물질들은 전술한 계면 층들(106, 206)을 형성하는데 사용되는 것들과 유사하거나 동일하므로 설명을 반복하지 않는다.
계면 층(306')이 형성된 후, 일부 실시 예들에 따라 도 4h에 보인 바와 같이, 삽입 층(308)이 계면 층(306')의 상면 상에 그리고 트렌치(324)의 측벽들 상에 형성된다. 삽입 층(308)을 형성하는데 사용되는 공정들 및 물질들은 전술한 삽입 층(108, 208, 208')을 형성하는데 사용되는 것들과 유사하거나 동일하므로 설명을 반복하지 않는다. 일부 실시 예들에서, 삽입 층(308)은 CVD 공정을 수행함으로써 형성된다.
삽입 층(308)이 형성된 후, 일부 실시 예들에 따라 도 4h에 보인 바와 같이, 게이트 유전 층(310)이 삽입 층(308) 위에 형성된다. 게이트 유전 층(310)을 형성하는데 사용되는 공정들 및 물질들은 전술한 게이트 유전 층(110, 210)을 형성하는데 사용되는 것들과 유사하거나 동일하므로 설명을 반복하지 않는다.
다음으로, 일부 실시 예들에 따라 도 4h에 보인 바와 같이 게이트 구조체(326)가 게이트 유전 층(310) 위에 형성된다. 게이트 구조체(126)와 유사하게, 게이트 구조체(326)는 일부 실시 예들에 따라 일 함수 금속 층(328) 및 일 함수 금속 층(328) 위에 형성된 금속 게이트 전극 층(330)을 포함한다. 일 함수 금속 층(328) 및 금속 게이트 전극 층(330)을 형성하는데 사용되는 공정들 및 물질들은 전술한 일 함수 금속 층(128, 228)과 금속 게이트 전극 층(130, 230)을 형성하는데 사용되는 것들과 유사하거나 동일하므로 설명을 반복하지 않는다.
도 4h에 보인 바와 같이, 반도체 구조체(100d)는 계면 층(306')과 게이트 유전 층(310) 사이에 위치된 삽입 층(308)을 포함한다. 전술한 바와 같이, 게이트 유전 층(310)에서의 산소 공핍은 삽입 층(308)에 있는 산소에 의해 보수될 수 있고 반도체 구조체(100d)를 형성하는 수율이 향상될 수 있다.
도 5는 일부 실시 예들에 따른 반도체 구조체(100e)의 단면도이다. 반도체 구조체(100e)는 삽입 층이 (반도체 구조체(100c)와 유사하게) 밀봉 층(114)의 측벽 상에 형성되지 않는 것을 제외하고는 반도체 구조체(100d)와 유사하거나 동일하다.
보다 구체적으로, 도 4a 내지 도 4h에 보인 것과 유사한 공정들이 수행된다. 그러나, 삽입 층(308) 대신에, 삽입 층(308')이 계면 층(306')위에 형성된다. 삽입 층(308')을 형성하는데 사용되는 물질은 전술한 삽입 층(108, 208, 208' 및 308)을 형성하는데 사용되는 것과 유사하거나 동일하므로 설명을 반복하지 않는다. 삽입 층(308')과 삽입 층(308) 간의 차이는, 삽입 층(308)이 계면 층(306')의 상면(즉, 트렌치의 하면) 상에만 형성되고, 밀봉 층(314)의 측벽들(즉, 트렌치(324)의 측벽들)상에는 형성되지 않는다는 것이다. 일부 실시 예들에서, 삽입 층(308')은 열적 공정을 수행함으로써 형성된다.
일반적으로, 반도체 구조체에서의 게이트 구조체는 게이트 유전 층과, 게이트 유전 층 위에 형성된 게이트 전극 층을 포함한다. 그러나, 게이트 유전 층이 금속 산화물과 같은 그러한 하이-k 유전물질로 제조되는 경우, 게이트 구조체를 제조하는 공정들 동안 게이트 유전 층에서 산소 공핍이 형성될 수 있다. 산소 공핍은 기판의 상면 상에 음전자들을 이끌어 내어(draw) 내부 전계를 유도할 수 있다. 즉, 게이트 구조체의 일 함수값이 내부 전계에 의해 영향을 받아 결과적인 반도체 구조체의 균일성이 불량해질 수 있다.
따라서, 본 개시의 일부 실시예들에서, 삽입 층(예컨대, 삽입 층(108, 208, 208', 308, 308')이 계면 층(예컨대, 계면 층(106, 206, 306')과 게이트 유전 층(예컨대, 게이트 유전 층(110, 210, 310) 사이에 위치된다. 삽입 층은 게이트 유전 층에 비해 비교적 산소가 풍부한 물질로 제조되며, 그러므로 게이트 유전 층에서의 산소 공핍을 보충하기 위해 사용될 수 있다. 따라서, 게이트 구조체의 문턱 전압 및 일 함수값이 게이트 유전 층에서의 산소 공핍에 의해 영향을 받지 않으며, 결과적인 반도체 구조체(예컨대, 반도체 구조체(100a 내지 100e))의 성능이 양호하게 제어될 수 있다. 추가로, 반도체 구조체의 균일성 및 신뢰성이 또한 향상될 수 있고, 제조 공정의 수율이 증대될 수 있다.
일부 실시예들에서, 삽입 층은 전술한 M1Ox와 같은 그러한 금속 산화물로 제조되며, 어떤 기존 또는 미래의 개발된 공정에 위해 쉽게 형성될 수 있다. 즉, 어떠한 복잡한 제조 공정도 요구되지 않으며, 제조 공정의 비용이 비교적 낮아질 수 있다.
반도체 구조체 및 이를 제조하기 위한 실시 예들이 제공된다. 반도체 구조체는 계면 층, 삽입 층과, 기판 위에 형성된 게이트 유전 층을 포함한다. 게이트 구조체가 게이트 유전 층 위에 형성된다. 삽입 층은 계면 층과 게이트 유전 층 사이에 위치된다. 삽입 층은 게이트 유전 층을 형성하는데 사용되는 물질에 비해 비교적 높은 산소를 내포하고 있는 금속 산화물로 제조된다. 그러므로, 삽입 층은 게이트 유전 층에서의 산소 공핍을 보충하도록 사용될 수 있으며, 상기 게이트 유전 층 위에 형성된 게이트 구조체의 문턱 전압이 양호하게 제어될 수 있다. 따라서, 반도체 구조체는 향상된 균일성을 가질 수 있고, 반도체 구조체를 제조하기 위한 공정의 수율이 증대될 수 있다.
일부 실시예들에서, 반도체 구조체가 제공된다. 상기 반도체 구조체는 기판, 상기 기판 위에 형성된 계면 층과, 계면 층위에 형성된 삽입 층을 포함한다. 상기 반도체 구조체는 또한, 상기 삽입 층 위에 형성된 게이트 유전 층과, 게이트 유전 층 위에 형성된 게이트 구조체를 포함한다. 추가로, 상기 삽입 층은 M1Ox로 제조되고, M1은 금속이고, O는 산소이며, x는 4 보다 큰 값이다.
일부 실시 예들에서, 반도체 구조체가 제공된다. 반도체 구조체는 기판과, 기판 위에 형성된 계면 층을 포함한다. 반도체 구조체는 또한, 계면 층 위에 형성된 삽입 층과, 삽입 층 위에 형성된 게이트 유전 층을 포함한다. 반도체 구조체는 또한, 게이트 유전 층 위에 형성된 게이트 구조체를 포함한다. 추가로, 삽입 층은 M1Ox로 제조되고, 게이트 유전 층은 M2Oy로 제조되며, M1은 금속이고, M2는 금속이고, O는 산소이며, x는 y 보다 큰 수이다.
일부 실시 예들에서, 반도체 구조체를 제조하는 방법이 제공된다. 반도체 구조체를 제조하는 방법은 기판 위에 계면 층을 형성하는 단계를 포함한다. 반도체 구조체를 제조하는 방법은 또한, 계면 층 위에 삽입 층을 형성하는 단계와, 삽입 층 위에 게이트 유전 층을 형성하는 단계를 포함한다. 반도체 구조체를 제조하는 방법은 또한, 게이트 유전 층 위에 게이트 구조체를 형성하는 단계를 포함한다. 추가로, 삽입 층은 M1 mOn으로 제조되고, M1은 금속이고, O는 산소이고, m은 약 1 내지 약 2 범위의 값이며, n은 약 1.2 내지 약 3.5 범위의 값이다.
위는 당업자가 본 개시의 양상들을 잘 이해할 수 있도록 여러 실시예들의 특징들을 서술한 것이다. 당업자이면 여기에 소개한 실시 예들과 동일한 목적을 수행하고 그리고/또는 동일한 장점들을 달성할 수 있는 다른 공정들 및 구조들을 설계하거나 수정할 수 있는 토대로서 본 개시를 쉽게 사용할 수 있음을 이해해야 할 것이다. 당업자이면 그러한 균등적인 구성들은 본 개시의 정신 및 범위를 벗어나지 않으며, 본 개시의 정신 및 범위를 벗어남이 없이 다양한 변경, 치환 및 대체를 가할 수 있음을 깨달아야 할 것이다.
100a: 반도체 구조체
102: 기판
104: 더미 게이트 구조체
106: 계면 층
108: 삽입 층
110: 게이트 유전 층
112: 더미 게이트 전극 층

Claims (10)

  1. 반도체 구조체에 있어서,
    기판;
    상기 기판 위에 형성된 계면 층;
    상기 계면 층 위에 형성된 삽입 층;
    상기 삽입 층 위에 형성된 게이트 유전 층; 및
    상기 게이트 유전 층 위에 형성된 게이트 구조체
    를 포함하며,
    상기 삽입 층은 M1Ox로 제조되고, M1은 금속이고, O는 산소이며, x는 4 보다 큰 값인 것인, 반도체 구조체.
  2. 제 1항에 있어서,
    상기 M1은 Hf, Al, Y, Ga, Sc, La, Ce, Pr, Nd, Pm, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, 또는 Lu로부터 선택되는 것인, 반도체 구조체.
  3. 제 1항에 있어서,
    상기 게이트 유전 층은 M2Oy로 제조되고, M2는 금속이고, y는 1 내지 4의 범위에 있는 것인, 반도체 구조체.
  4. 제 3항에 있어서,
    x는 5 내지 10의 범위에 있는 것인, 반도체 구조체.
  5. 제 1항에 있어서,
    상기 게이트 유전 층의 유전 상수는 상기 삽입 층의 유전 상수보다 큰 것인, 반도체 구조체.
  6. 제 1항에 있어서,
    상기 게이트 유전 층은 M1Oy로 제조되고, y는 1 내지 4의 범위에 있는 것인, 반도체 구조체.
  7. 제 1항에 있어서,
    상기 삽입 층의 두께는 1Å 내지 15Å의 범위에 있는 것인, 반도체 구조체.
  8. 반도체 구조체에 있어서,
    기판;
    상기 기판 위에 형성된 계면 층;
    상기 계면 층 위에 형성된 삽입 층;
    상기 삽입 층 위에 형성된 게이트 유전 층; 및
    상기 게이트 유전 층 위에 형성된 게이트 구조체
    를 포함하며,
    상기 삽입 층은 M1Ox로 제조되고, 상기 게이트 유전 층은 M2Oy로 제조되며, M1은 금속이고, M2는 금속이고, O는 산소이며, x는 y보다 큰 수이며 4보다 큰 값인 것인, 반도체 구조체.
  9. 반도체 구조체를 제조하는 방법에 있어서,
    기판 위에 계면 층을 형성하는 단계;
    상기 계면 층 위에 삽입 층을 형성하는 단계;
    상기 삽입 층 위에 게이트 유전 층을 형성하는 단계; 및
    상기 게이트 유전 층 위에 게이트 구조체를 형성하는 단계
    를 포함하며,
    상기 삽입 층은 M1Ox로 제조되고, M1은 금속이고, O는 산소이고, x는 4보다 큰 값인 것인, 반도체 구조체를 제조하는 방법.
  10. 제 9항에 있어서,
    상기 게이트 구조체는 상기 게이트 유전 층 위에 형성된 일 함수(work function) 금속 층; 및
    상기 일 함수 금속층 위에 형성된 게이트 전극 층
    을 포함하는 것인, 반도체 구조체를 제조하는 방법.
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