KR20150093543A - 핀 구조 전계 효과 트랜지스터를 구비한 반도체 소자 - Google Patents

핀 구조 전계 효과 트랜지스터를 구비한 반도체 소자 Download PDF

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KR20150093543A
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Abstract

본 발명의 기술적 사상은 이중 핀 구조를 갖는 핀 구조 전계 효과 트랜지스터를 포함하는 반도체 소자에서, 로직 반도체 소자의 성능을 향상시키고, 입출력 반도체 소자의 신뢰성을 향상시키기 위해 기판; 상기 기판 상에 형성된 상기 제1 핀 형 반도체 층을 포함하는 제1 핀 구조 전계 효과 트랜지스터; 및 상기 기판 상에 형성된 상기 제2 핀 형 반도체 층을 포함하는 제2 핀 구조 전계 효과 트랜지스터;를 포함하고, 상기 제1 핀 구조 전계 효과 트랜지스터와 상기 제2 핀 구조 전계 효과 트랜지스터는 소정의 거리만큼 이격되어 있으며, 상기 제1 핀 형 반도체 층과 상기 제2 핀 형 반도체 층의 종횡비(aspect ratio)가 서로 다른 것을 특징으로 하는 반도체 소자를 제공한다.

Description

핀 구조 전계 효과 트랜지스터를 구비한 반도체 소자 {Semiconductor device including fin-type field effect transistor}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로서, 상세하게는 핀 구조 전계 효과 트랜지스터를 구비한 반도체 소자에 관한 것이다.
반도체 소자의 메모리 용량의 증가 현상에 따라 단위 면적당 소자의 집적도를 늘리기 위하여 소자의 밀도를 높여야 하는데, 이러한 소자의 밀도는 소자 개개의 크기를 줄이고 소자간 간격을 좁힘으로써 가능하다. 그러나 수평 채널 반도체 소자의 크기를 축소할 경우 채널의 길이가 짧아지고, 단채널 효과(Short Channel Effect)가 발생하는 문제가 있다. 따라서 핀 구조 전계 효과 트랜지스터(Fin Field Effect Transistor)와 같이 게이트에 핀(fin)을 형성하여 유효채널 길이를 확보하고 작동 전류크기를 증가시키는 반도체 소자가 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 두개의 핀 형 반도체를 구비한 핀 구조 전계 효과 트랜지스터 반도체 소자에서 로직 반도체 소자의 핀 형태와 입출력(I/O) 반도체 소자의 핀 형태를 다르게 형성함으로써, 입출력 반도체 소자의 핫 캐리어 효과(Hot Carrier Effect)를 포함한 신뢰성 문제를 해결하고, 향상된 성능을 발휘할 수 있는 반도체 소자를 제공하려는데 있다.
상기 과제를 해결하기 위하여, 본 발명의 기술적 사상은 기판; 상기 기판 상에 형성된 상기 제1 핀 형 반도체 층을 포함하는 제1 핀 구조 전계 효과 트랜지스터; 및 상기 기판 상에 형성된 상기 제2 핀 형 반도체 층을 포함하는 제2 핀 구조 전계 효과 트랜지스터;를 포함하고, 상기 제1 핀 구조 전계 효과 트랜지스터와 상기 제2 핀 구조 전계 효과 트랜지스터는 소정의 거리만큼 이격되어 있으며, 상기 제1 핀 형 반도체 층과 상기 제2 핀 형 반도체 층의 종횡비(aspect ratio)가 서로 다른 것을 특징으로 하는 반도체 소자를 제공한다.
본 발명의 일 실시예에 있어서, 상기 제1 핀 형 전계 효과 트랜지스터는 로직(logic) 반도체 소자가 형성되는 제1 영역에 형성되고, 상기 제2 핀 형 전계 효과 트랜지스터는 입출력(I/O) 반도체 소자가 형성되는 제2 영역에 형성되는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 제1 핀 형 반도체 층의 종횡비는 제2 핀 형 반도체 층의 종횡비보다 큰 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 제1 핀 형 반도체 층은 상기 제2 핀 형 반도체 층에 비해 높이가 높고, 폭이 좁은 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 제1 핀 형 반도체 층의 종횡비는 3.5 이상 9 이하인 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 제1 핀 형 반도체 층 및 상기 제2 핀 형 반도체 층에 인접하게 배치되고, 상기 제1 핀 형 반도체 층 및 상기 제2 핀 형 반도체 층을 수직으로 가로질러 전개되는 게이트 전극; 및 상기 게이트 전극과 상기 제1 핀 형 반도체 층 및 상기 제2 핀 형 반도체 층이 접하는 영역에 형성되는 채널 영역;을 포함하는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 채널 영역은 실리콘(Si), 도핑된 실리콘, 게르마늄(Ge) 또는 III-V 족 화합물 반도체 물질 중 선택되는 적어도 하나로 이루어지는 것을 특징으로 한다.
상기 과제를 해결하기 위하여, 본 발명의 기술적 사상은 또한, 기판; 상기 기판 상에 형성된 상기 제1 핀 형 반도체 층을 포함하는 제1 핀 구조 전계 효과 트랜지스터; 및 상기 기판 상에 형성된 상기 제2 핀 형 반도체 층을 포함하는 제2 핀 구조 전계 효과 트랜지스터;를 포함하고, 상기 제1 핀 형 반도체 층은 상기 기판 상에 수직 방향으로 핀 형태가 수직(vertical)하게 형성되고, 상기 제2 핀 형 반도체 층은 하부 레벨에서 상부 레벨로 갈수록 폭이 좁아지는 경사진 형태(tapered)로 형성되는 것을 특징으로 하는 반도체 소자를 제공한다.
본 발명의 일 실시예에 있어서, 상기 제1 핀 구조 전계 효과 트랜지스터와 상기 제2 핀 구조 전계 효과 트랜지스터는 소정의 거리만큼 이격되어 형성되는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 제1 핀 형 전계 효과 트랜지스터는 로직(logic) 반도체 소자가 형성되는 제1 영역에 형성되고, 상기 제2 핀 형 전계 효과 트랜지스터는 입출력(I/O) 반도체 소자가 형성되는 제2 영역에 형성되는 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 제1 핀 형 반도체 층의 높이는 상기 제2 핀 형 반도체 층의 높이 보다 높은 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 제1 핀 형 반도체 층의 폭의 크기는 상기 제2 핀 형 반도체 층의 폭의 평균값 보다 작은 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 제2 핀 형 반도체 층의 측면이 기판의 주면에서 평행하는 방향에서의 상면과 이루는 각이 80° 이상 90° 이하인 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 제2 핀 형 반도체 층의 종횡비는 상기 제1 핀 형 반도체 층의 종횡비보다 작은 것을 특징으로 한다.
본 발명의 일 실시예에 있어서, 상기 제2 핀 형 반도체 층의 종횡비는 2.5 이상, 4 이하인 것을 특징으로 한다.
본 발명의 기술적 사상에 따른 반도체 소자는 로직 반도체 소자의 핀 형태의 종횡비와 입출력 반도체 소자의 핀 형태의 종횡비를 다르게 형성함으로써, 로직 반도체 소자의 단 채널 효과(Short Channel Effect)를 방지할 수 있다.
본 발명의 기술적 사상에 따른 반도체 소자는 또한, 로직 반도체 소자의 핀 형태는 수직(vertical)한 형태를 갖도록 하고, 입출력 반도체 소자의 핀 형태는 하부 레벨에서 상부 레벨로 갈수록 폭이 좁아지는 형태(tapered)를 갖도록 형성함으로써, 입출력 반도체 소자의 핫 캐리어 효과로 인한 문제점을 극복하여 신뢰성을 확보할 수 있다.
도 1은 본 발명의 기술적 사상에 의한 일 실시예에 따른 핀 구조 전계 효과 트랜지스터 반도체 소자의 사시도이다.
도 2는 도1의 A - A’선 단면도이다.
도 3은 도1에 도시된 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 소자의 평면도이다.
도 4는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 핀 구조 전계 효과 트랜지스터 반도체 소자의 단면도이다.
도 5 내지 도 8은 도1에 도시된 본 발명의 기술적 사상에 의한 일 실시예에 따른 핀 구조 전계 효과 트랜지스터 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 9는 도 4에 도시된 본 발명의 기술적 사상에 의한 핀 구조 전계 효과 트랜지스터 반도체 소자의 제조 방법의 일부를 나타내는 단면도이다.
도 10은 본 발명의 기술적 사상에 의한 핀 구조 전계 효과 트랜지스터 반도체 소자의 제조 방법의 일부를 나타내는 단면도이다.
도 11은 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 전자 시스템의 일 예를 도시한 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이고, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 기술적 사상의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하게 완전하게 하고, 당업자에게 본 발명의 기술적 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 “포함한다(comprising)” 및/또는 “포함하는(comprising)”은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데는 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
도면에서 각 구성 요소의 구조나 크기는 설명의 편의 및 명확성을 위하여 과장되었고, 설명과 관계없는 부분은 생략되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. 도면상에서 사선이나 점선으로 도시된 것은 서로 다른 막질층으로 이루어진 것을 의미하는 것이지, 막질의 물성이나 외관을 특정하기 위한 것은 아니다. 한편, 사용되는 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
도 1은 본 발명의 기술적 사상에 의한 일 실시예에 따른 핀 구조 전계 효과 트랜지스터 반도체 소자의 3차원 형상을 나타내는 사시도이다.
도 1을 참조하면, 본 발명의 기술적 사상에 의한 반도체 소자(100)는 이중 핀 형태(fin-type)의 반도체 층을 가진 핀 구조 전계 효과 트랜지스터를 구비한 반도체 소자로서, 기판(110)과 상기 기판(110) 상에 형성된 소자 분리막(150)과 제1 핀 형 반도체 층(132) 및 제2 핀 형 반도체 층(134)으로 이루어진 복수의 핀 형태의 반도체 층(130), 게이트 전극(172) 및 게이트 절연막(174)을 포함할 수 있다.
상기 기판(110)은 실리콘(Si), 예를 들면 결정질 실리콘, 다결정질 실리콘, 또는 비결정질 실리콘을 포함할 수 있다. 다른 일부 실시예에서, 상기 기판(110)은 게르마늄(Ge) 또는 실리콘 게르마늄(SiGe), SiC(silicon carbide), 갈륨 비소(GaAs), 인듐 비소(InAs), 또는 인듐 인(InP)과 같은 화합물 반도체를 포함할 수 있다. 적어도 하나의 실시예에서, 상기 기판(110)은 SOI (silicon on insulator) 구조를 가질 수 있다. 예를 들면, 상기 기판(110)은 BOX 층 (Buried Oxide Layer)을 포함할 수 있다. 일부 실시예에서, 상기 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
상기 복수의 핀 형태의 반도체 층(130)은 일 방향(도 1의 Y 방향)을 따라 상호 평행하게 연장되어 있다. 상기 기판(110) 상에서 상기 복수의 핀 형태의 반도체 층(130) 각각의 사이에는 소자 분리막(150)이 형성되어 있다. 상기 복수의 핀 형태의 반도체 층(130)은 상기 소자 분리막(150) 위로 상기 기판(110)에 수직한 방향(도 1의 Z 방향)으로 돌출되어 있다.
상기 복수의 핀 형태의 반도체 층(130)은 각각의 형태가 다르고, 소정의 거리만큼 이격되어 형성되어 있다. 핀 형태의 반도체 층에서 기판(110)의 주면에 평행하는 일 방향(도 1에서 X 방향)에서 측정하는 폭의 크기와 상기 기판(110) 상에서 상기 기판(110)에 수직한 방향(도 1에서 Z 방향)에서 측정하는 높이의 크기에 대한 비율, 즉, 종횡비(Aspect Ratio)가 서로 다르게 형성되어 있다. 제1 핀 형 반도체 층(132)의 폭의 크기는 동일 레벨에서의 제2 핀 형 반도체 층(134)의 폭의 크기보다 작은 값을 가지고, 상기 제1 핀 형 반도체 층(132) 제2 핀 형 반도체 층(134)보다 높게 형성될 수 있다. 또한, 상기 제1 핀 형 반도체 층(132)의 종횡비는 상기 제2 핀 형 반도체 층(134)의 종횡비보다 큰 값을 가질 수 있다. 상기 제1 핀 형 반도체 층(132) 및 상기 제2 핀 형 반도체 층(134)의 폭과 높이 및 종횡비에 대한 보다 상세한 설명은 도 2에서 하기로 한다.
상기 기판(110)상에서 소자 분리막(150) 위에는 게이트 구조체(170)가 복수의 핀 형태의 반도체 층(130) 각각의 상면 및 양 측면을 덮으면서 상기 복수의 핀 형태의 반도체 층(130)과 수직으로 교차하는 방향(도 1의 X 방향)으로 연장되어 있다. 상기 복수의 핀 형태의 반도체 층(130)과 상기 게이트 구조체(170)를 포함하여 복수의 핀 구조 전계 효과 트랜지스터(FinFET)가 형성될 수 있다. 상기 게이트 구조체(170)는 상기 복수의 핀 형태의 반도체 층(130) 각각의 상면 및 양 측면을 덮는 게이트 절연막(174)과 상기 게이트 절연막(174) 위에서 상기 복수의 핀 형태의 반도체 층(130) 각각의 상면 및 양 측면을 덮으면서 상기 복수의 핀 형태의 반도체 층(130)와 교차하여 연장되는 게이트 전극(172)을 포함한다.
상기 게이트 전극(172)은 상기 게이트 절연막(174) 위에서 상기 복수의 핀 형태의 반도체 층(130) 각각의 상면 및 양 측면을 덮도록 연장되어 있다. 상기 게이트 전극(172)은 다결정 실리콘 또는 Al(Aluminum), Ni(Nickel), W(Tungsten), Ti(Titanium), Ta(Tantalum) 등의 금속 물질이 도핑된 도전 물질로 이루어질 수 있다.
상기 게이트 절연막(174)은 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막으로 이루어질 수 있다. 예를 들면, 상기 게이트 절연막(174)은 약 10 내지 25의 유전 상수를 가지는 고유전율 막(High-K)으로 이루어질 수 있다.
게이트 전극(172)과 제1 핀 형 반도체 층(130) 및 제2 핀 형 반도체 층(132) 사이에는 채널 영역(140, 142)이 각각 형성되어 있다. 상기 채널 영역(140, 142)는 실리콘(Si), 도핑된 실리콘(Si), 게르마늄(Ge) 또는 실리콘 게르마늄(SiGe)같은 반도체 물질로 이루어지거나 갈륨 비소(GaAs), 인듐 비소(InAs), 또는 인듐 인(InP)을 포함하는 III-V족 화합물 반도체로 이루어질 수 있다.
상기 채널 영역(140, 142)의 폭은 상기 제1 핀 형 반도체 층(132) 및 제2 핀 형 반도체 층(134)이 상기 게이트 전극(172)에 접하는 면의 길이에 따라 결정된다. 상기 제1 핀 형 반도체 층(132) 및 상기 제2 핀 형 반도체 층(134)과 상기 게이트 전극(172)이 접하는 면은 ㄷ 자 형태를 가지는바, 상기 채널 영역(140, 142) 역시 ㄷ 자 형태로 형성될 수 있다. 본 발명의 일 실시예에 있어서, 상기 제1 핀 형 반도체 층(130)은 높이는 상기 제2 핀 형 반도체 층(134)보다 높고, 폭의 크기는 상기 제2 핀 형 반도체 층(132)보다 작도록 형성되는바, 상기 채널 영역 중 상기 제1 핀 형 반도체 층(132)과 게이트 전극(172) 사이에 형성되는 채널 영역(140)의 폭의 크기는, 상기 제2 핀 형 반도체 층(134)과 게이트 전극(172) 사이에 형성되는 채널 영역(142)의 폭의 크기보다 작은 값을 가질 수 있다.
기판(110) 상에 형성된 제1 핀 형 반도체 층(130)과 게이트 구조체(170)는 제1 영역(Area 1)에 형성되어 있고, 제2 핀 형 반도체 층(132)과 게이트 구조체(170)는 제2 영역(Area 2)에 형성될 수 있다. 상기 제1 영역(Area 1)과 상기 제2 영역(Area 2)은 소정의 거리만큼 이격되어 있다. 본 발명의 일 실시예에 있어서, 상기 제1 영역(Area 1)은 로직(Logic) 또는 연산 반도체 소자를 포함할 수 있고, 상기 제2 영역(Area 2)은 입출력(Input/Output) 또는 인터페이서(Interface) 관련 반도체 소자를 포함할 수 있다.
본 발명의 기술적 사상에 의한 반도체 소자는 이중 핀 형태의 반도체 층을 포함하는 핀 구조 전계 효과 트랜지스터로서, 보다 집적화된 게이트의 제어성 향상을 위해서 핀 형태의 반도체 층의 스케일링 프로파일(Fin Scaling Profile)을 다르게 형성하는 것을 특징으로 한다. 구체적으로, 상기 제1 영역에 형성되는 로직 반도체 소자는 그래픽 카드의 칩(Graphic card Chip) 또는 모바일 애플리케이션 프로세서(Mobile Application Processor)와 같은 저전력 연산 소자에 주로 쓰이는데, 중앙 처리 장치(CPU)와 같이 실제 연산 동작을 하는 소자로서, 누설 전류 대비 유효 전류가 얼마인지가 반도체 소자의 성능에서 중요하게 고려되는 요소이다. 예컨대, 상기 연산 반도체 소자는 누설 전류가 많아도 높은 유효 전류 값을 요구할 수 있고, 상기 그래픽 카드로 쓰이는 칩은 연산 반도체 소자보다는 누설 전류가 작어야 하지만 유효 전류값이 일정 값 이상을 요구할 수 있다. 또한, 상기 모바일 애플리케이션 프로세서는 유효 전류값과 함께 전력 소비량이 중요하기 때문에 누설 전류값도 일정 값보다 낮게 유지할 필요가 있다.
반면, 제2 영역에 형성되는 입출력 반도체 소자는 외부 전압, 즉 다른 종류의 기능, 예컨대 메모리 소자 등과의 인터페이스를 담당하는 소자로서, 외부 전압을 받아 상기 입력 또는 출력하는 역할을 한다. 따라서 특별히 외부의 전압이 바뀌지 않은 한 입출력 전압이 바뀌지 않으므로, 게이트의 폭(Gate Width)이 변경되지 않는다. 예컨대, 전압을 낮추고 게이트의 폭을 줄이면 원하는 출력이 나오지 않게 될 수 있다. 따라서, 로직 반도체 소자와는 달리 입출력 소자는 게이트의 폭 및 동작 전압이 변경되지 않는데, 로직 반도체 소자와 같은 핀 형태를 갖게 되는 경우 핫 캐리어 효과와 같은 성능의 신뢰성 문제가 있을 수 있다. 본 발명의 기술적 사상에 따른 반도체 소자(100)는 전술한 바와 같이 상기 로직 반도체 소자의 역할을 하는 제1 영역의 핀 형 반도체 층(130)과 입출력 반도체 소자의 역할을 하는 제2 영역의 핀 형 반도체 층(132)의 종횡비를 다르게 형성함으로써, 상기 로직 반도체 소자의 유효 전류값 유지 및 저전력 설계를 가능하게 하고, 상기 입출력 반도체 소자의 고온 반송자 효과와 같은 신뢰성 문제도 동시에 해결할 수 있다.
도 2는 도1의 A - A’선 단면도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자(100)의 단면은 기판(110)과 상기 기판(110) 상에 형성된 소자 분리막(150)과 제1 핀 형 반도체 층(132), 제2 핀 형 반도체 층(134), 게이트 전극(172), 제1 게이트 절연막(174) 및 제2 게이트 절연막(176)을 포함할 수 있다. 이하, 도 1에서 설명한 내용 중 중복되는 설명은 생략한다.
본 발명의 일 실시예에 있어서, 상기 제1 핀 형 반도체 층(132) 및 상기 제2 핀 형 반도체 층(134)은 상기 기판(110) 주면과 평행한 일 방향(도 2의 X 방향)으로 측정된 폭의 크기가 상부와 하부에서 동일하고, 상면이 측면과 이루는 각이 수직, 즉 90°의 각도를 갖는 직사각형 형태일 수 있다. 다만, 일부 실시예에서는 상기 제1 핀 형 반도체 층(130) 및 상기 제2 핀 형 반도체 층(132)의 단면의 형태가 직사각형 형태에 한정되는 것은 아니고, 상부의 면이 둥근 형태를 가지거나 각이 진 첨탑 형태를 가질 수 있다.
상기 제1 핀 형 반도체 층(132)은 기판(110)의 상면에서 제1 높이(h1)만큼 상기 기판(110)에 수직 방향(도 2의 Z 방향)으로 돌출되어 있고, 상기 기판(110)의 주면에서 평행하는 일 방향(도 2의 X 방향)으로 제1 폭(w1)의 크기를 갖도록 형성된다. 상기 제2 핀 형 반도체 층(134)은 기판(110)의 상면에서 제2 높이(h2)만큼 상기 기판(110)에 수직 방향(도 2의 Z 방향)으로 돌출되어 있고, 상기 기판(110)의 주면에 평행하는 일 방향(도 2의 X 방향)으로 제2 폭(w2)의 크기를 갖도록 형성된다. 상기 제1 핀 형 반도체 층(132)의 제1 높이(h1)는 상기 제2 핀 형 반도체 층(134)의 제2 높이(h2) 보다 큰 값을 갖도록 형성된다. 또한, 상기 제1 폭(w1)의 크기는 상기 제2 폭(w2)의 크기 보다 작은 값을 갖도록 형성된다.
본 발명의 일 실시예에 있어서, 제1 핀 형 반도체 층(132) 및 제2 핀 형 반도체 층(134)의 폭의 크기와 높이의 비율, 즉 종횡비(aspect ratio)는 서로 다른 값을 가질 수 있다. 보다 구체적으로는, 상기 제1 핀 형 반도체 층(132)의 종횡비는 제1 높이(h1)/제1 폭(w1) 이고, 상기 제2 핀 형 반도체 층(134)의 종횡비는 제2 높이(h2)/제2 폭(w2)의 값을 갖는다. 일부 실시예에서, 상기 제1 핀 형 반도체 층(132)의 종횡비값 제1 높이(h1)/제1 폭(w1)은 3.5 이상의 값을 가질 수 있다.
상기 제1 핀 형 반도체 층(132)의 종횡비값인 제1 높이(h1)/제1 폭(w1)은 상기 제2 핀 형 반도체 층(134)의 종횡비값인 제2 높이(h2)/제2 폭(w2) 보다 큰 값을 가질 수 있다. 다시 말하면, 상기 제1 핀 형 반도체 층(132)의 형태가 상기 제2 핀 형 반도체 층(134)의 형태보다 상대적으로 위아래로 더 길고 가늘게 형성될 수 있다.
도 3은 도1에 도시된 본 발명의 기술적 사상에 의한 반도체 소자(100)의 평면도이다.
도 3을 참조하면, 제1 핀 형 반도체 층(132)과 제2 핀 형 반도체 층(134)은 Y 방향을 따라 연장되어 형성되고, 게이트 전극(172)은 상기 제1 핀 형 반도체 층(132) 및 상기 제2 핀 형 반도체 층(134)을 수직으로 가로질러 X 방향으로 교차되어 연장되도록 형성될 수 있다. 도 1에서 설명한 바와 같이, 상기 제1 핀 형 반도체 층(132)의 X 방향으로 평행하게 측정한 폭의 크기는 상기 제2 핀 형 반도체 층(134)의 X 방향으로 평행하게 측정한 폭의 크기보다 작게 형성될 수 있다. 상기 게이트 전극(172)과 상기 제1 핀 형 반도체 층(132) 및 상기 제2 핀 형 반도체 층(134)이 접하는 면에서 채널 영역(140, 142)이 각각 형성될 수 있다. 로직 반도체 소자를 포함하는 제1 영역(Area 1)과 입출력 반도체 소자를 포함하는 제2 영역(Area 2)은 소정의 거리만큼 이격되어 형성될 수 있다.
제1 핀 형 반도체 층(132) 및 제2 핀 형 반도체 층(134)은 각각 소스 영역(132S, 134S) 및 드레인 영역(132D, 134D)을 가질 수 있다. 상기 소스 영역(132S, 134S) 및 드레인 영역(132D, 134D)은 상기 제1 핀 형 반도체 층(132) 및 상기 제2 핀 형 반도체 층(134)에 불순물을 주입(doping)하여 형성할 수 있다.
도 4는 본 발명의 기술적 사상에 의한 또 다른 일 실시예에 따른 반도체 소자(102)의 단면도이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자(102)의 단면은 기판(110)과 상기 기판(110) 상에 형성된 소자 분리막(150)과 제1 핀 형 반도체 층(132), 제2 핀 형 반도체 층(136), 게이트 전극(172) 및 게이트 절연막(174)을 포함할 수 있다. 이하, 도 1에서 설명한 내용 중 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 중복 설명은 생략한다.
도 4에 도시된 본 발명의 일 실시예에 따른 반도체 소자(102)에 있어서, 도 1에 도시된 반도체 소자(100)와의 차이점은 제2 핀 형 반도체 층(136)의 형태에 있다. 제1 핀 형 반도체 층(132)의 형태는 수직 구조의 직사각형의 형태인데 비하여, 상기 제2 핀 형 반도체 층(136)의 형태는 하부 레벨에서 상부 레벨로 갈수록 폭의 크기가 작아지는 경사진 형상(tapered)으로 형성될 수 있다. 보다 상세하게, 상기 제2 핀 형 반도체 층(136)의 기판(110)의 주면과 평형하게 형성된 상부 면의 연장선(A)과 상부에서 상기 기판(110)으로 이어지는 경사면(B)이 이루는 각(θ)의 값이 90° 보다 작은 값을 가질 수 있다. 본 발명의 일 실시예에 있어서, 상기 연장선 A와 연장선 B가 이루는 각(θ)의 크기는 80° 이상 90° 이하일 수 있다.
상기 제1 핀 형 반도체 층(132)은 기판(110)의 상면에서 제1 높이(h1)만큼 상기 기판(110)에 수직으로 돌출되어 있고, 상기 기판(110)의 주면에서 평행하는 일 방향(도 4의 X 방향)으로 제1 폭(w1)의 크기를 갖도록 형성된다. 상기 제2 핀 형 반도체 층(136)은 기판(110)의 상면에서 제3 높이(h3) 만큼 상기 기판(110)에 수직 방향(도 4의 Z 방향)으로 돌출되고, 상부 면의 폭의 크기가 하부 면의 폭의 크기보다 작은 경사진 형태로 형성되어 있다. 다만, 상기 제2 핀 형 반도체 층(134)의 폭의 크기는 일정하지 않으므로, 제3 폭(w3)의 크기는 상부의 폭의 크기 중 최소값과 하부의 폭의 크기 중 최대값을 더해서 2로 나눈 값, 즉 평균값으로 정의한다. 상기 제1 핀 형 반도체 층(130)의 높이 값인 제1 높이(h1)의 크기는 상기 제2 핀 형 반도체 층(136)의 높이 값인 제3 높이(h3)의 크기 보다 큰 값을 갖도록 형성된다. 또한, 상기 제1 핀 형 반도체 층(132)의 제1 폭(w1)의 크기는 상기 제2 핀 형 반도체 층(134)의 기판(110)에서 상기 기판(110)에 수직한 방향으로 측정되는 제3 폭(w3)의 크기 보다 작은 값을 갖도록 형성된다.
본 발명의 일 실시예에 있어서, 제1 핀 형 반도체 층(132) 및 제2 핀 형 반도체 층(136)의 폭의 크기와 높이의 비율, 즉 종횡비(aspect ratio)는 서로 다른 값을 가질 수 있다. 상기 제1 핀 형 반도체 층(132)의 종횡비는 제1 높이(h1)/제1 폭(w1) 이고, 상기 제2 핀 형 반도체 층(136)의 종횡비는 제3 높이(h3)/제3 폭(w3) 의 값을 갖는다. 일부 실시예에서, 상기 제2 핀 형 반도체 층(136)의 종횡비값 제3 높이(h3)/제3 폭(w3)은 2.5 내지 4 의 값을 가질 수 있다.
상기 제1 핀 형 반도체 층(132)의 종횡비값인 제1 높이(h1)/제1 폭(w1) 은 상기 제2 핀 형 반도체 층(134)의 종횡비값인 제3 높이(h3)/제3 폭(w3) 보다 큰 값을 가질 수 있다. 즉, 상기 제1 핀 형 반도체 층(132)의 형태가 상기 제2 핀 형 반도체 층(136)의 형태보다 상대적으로 더 수직의 직사각형의 형태로 형성될 수 있다.
도 4에 도시된 일 실시예에 있어서, 도 1에 도시된 바와 같이, 제1 영역은 로직 또는 연산 반도체 소자를 포함할 수 있고, 상기 제2 영역은 입출력 또는 인터페이스 관련 반도체 소자를 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 소자(102)가 이중 핀 구조를 갖는 핀 전계 효과 트랜지스터를 구비하는데 있어서, 전술한 바와 같이 제2 핀 형 반도체 층(136)는 하부에서 상부로 갈수록 폭의 크기가 작아지는 경사진 형태(tapered)를 갖는 경우는, 핀의 종횡비가 작은 수직 구조의 핀 형태 반도체 층(도 1의 제2 핀 형 반도체 층 참조)과 유사한 효과를 얻을 수 있다. 예를 들어, 입출력 반도체 소자가 종횡비가 큰 수직 형태의 핀 구조를 갖는 반도체 소자인 경우 경사진 형태의 핀 구조를 갖는 반도체 소자에 대비하여 단채널 효과는 개선될 수 있지만, 높은 게이트 전압이 걸렸을 때 캐리어(carrier)가 핀 형태의 측벽에 갖히는 핫 캐리어 효과와 같은 취약함을 가질 수 있다. 따라서 본 발명의 일 실시예와 같이 입출력 반도체 소자의 핀을 로직 반도체 소자의 핀 형태 대비 경사진 형태로 형성하면 외부 전압에 따라 게이트의 폭 및 동작 전압에 대응할 수 있고, 전술한 취약점도 극복할 수 있어 반도체 소자의 동작 신뢰성을 높일 수 있다.
도 5 내지 도 10은 본 발명의 기술적 사상에 따른 반도체 소자(100)의 제조 방법을 순서에 따라 나타낸 단면도들이다.
도 5를 참조하면, 기판(110)의 제1 영역은 로직 또는 연산 반도체 소자가 형성되고, 제2 영역은 입출력 또는 인터페이스 관련 반도체 소자가 형성될 수 있다. 상기 기판(110)에 대한 보다 상세한 사항은 도 1의 설명 부분에서 이미 설명하였으므로 생략한다.
상기 기판(110) 상에 활성층(160)을 형성하고, 상기 활성층(160) 상에 핀 형 마스크(180)을 패터닝한다. 상기 활성층(160)은 추후의 식각 공정을 통해 복수의 핀 형 반도체 층(130, 도 1 참조)이 될 수 있다. 상기 활성층(160)은 결정질 실리콘, 다결정질 실리콘, 비결정질 실리콘을 포함할 수 있다. 일부 실시예에서, 상기 활성층(160)은 실리콘 게르마늄(SiGe) 또는 SiC(silicon carbide)을 포함하는 화합물 반도체로 이루어질 수 있다. 일부 실시예들에서 상기 활성층(160)은 P 형 및 N 형의 불순물 확산 영역들을 포함할 수 있다.
상기 핀 형 마스크(180)는 기판(110)의 주면에 평행하는 일 방향(도 5의 X 방향)에 대하여 마스크 폭(wM)의 크기만큼 상기 기판(110)에 형성될 수 있다. 상기 핀 형 마스크(180)는 상기 활성층(160)에 대하여 식각 선택비를 가진 물질로 형성될 수 있다. 예컨대, 상기 핀 형 마스크(180)는 실리콘 산화막, 실리콘 질화막 또는 이들의 조합 중에서 선택되는 적어도 하나의 절연 물질로 이루어질 수 있다.
상기 핀 형 마스크(180)를 저항막으로 사용하여 활성층(160)을 식각하여 핀 형 반도체 층을 형성한다. 일부 실시예에서, 상기 식각 방법으로는 수산화칼륨(KOH) 또는 수산화테트라메틸암모늄(TMAH) 중에서 선택되는 적어도 하나의 식각 용액을 이용한 습식 식각(wet etch) 방법을 사용한 에치 백(etch-back) 공정을 사용할 수 있다.
도 6을 참조하면, 전술한 공정으로 제1 핀 형 활성층(162) 및 제2 핀 형 활성층(164)을 형성하고, 기판(110)의 상면 및 상기 제1 핀 형 활성층(162) 및 제2 핀 형 활성층(164)의 측면 일부에 접하는 소자 분리막(150)을 형성한다. 상기 제1 핀 형 활성층(162)과 상기 제2 핀 형 활성층(164)은 소정 거리만큼 이격되어 있는바, 도 5에서 설명한 식각 공정에서 마스크의 사용 및 식각 정도에 따라 상기 제1 핀 형 활성층(162)과 제2 핀 형 활성층(164)의 높이를 다르게 형성할 수 있다. 상기 제1 핀 형 활성층(162)은 제1 활성층 높이(hx)로 형성되고, 상기 제2 핀 형 활성층(164)은 제2 활성층 높이(hy)로 형성될 수 있다. 본 발명의 일 실시예에 있어서, 제1 핀 형 활성층 높이(hx)는 제2 핀 형 활성층 높이(hy)보다 높게 형성될 수 있다.
소자 분리막(150)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막, 또는 이들의 조합 중에서 선택되는 적어도 하나의 절연 물질로 이루어질 수 있다. 일부 실시예에서, 상기 복수의 소자 분리막(150)은 열산화막으로 이루어지는 절연 라이너, 상기 절연 라이너 위에서 상기 소자 분리용 트렌치(150T)의 하부를 매립하는 매립 절연막을 포함할 수 있다.
상기 소자 분리막(150)은, 먼저 상기 복수의 핀 형 활성층(162, 164)의 상면 및 측면 전부를 덮는 절연막을 형성하고, 상기 복수의 핀 형 활성층(162, 164)의 상면이 노출될 때까지 상기 절연막의 상면을 화학적 물리적 연마(Chemical Mechanical Polishing) 공정으로 평탄화 한 후, 상기 절연막이 복수의 소자 분리용 트렌치(150T)의 하부의 측벽에 접하여 잔류하도록 상기 절연막을 에치백(etch-back)하여 형성할 수 있다.
도 7을 참조하면, 제1 핀 형 활성층(162) 및 제2 핀 형 활성층(164)의 상면과 측면의 일부를 산화하여 희생 산화막(166)을 형성한다.
본 발명의 일 실시예에서 상기 제1 핀 형 활성층(162) 및 제2 핀 형 활성층(164)은 결정질 실리콘, 다결정질 실리콘 또는 비결정질 실리콘 중 선택되는 적어도 하나의 실리콘으로 이루어질 수 있으므로, 상기 실리콘을 열 산화 등의 방법으로 산화시켜서 상기 희생 산화막(166)을 형성할 수 있다. 상기 희생 산화막의 기판(110)의 주면에 평행하는 일 방향(도 7의 X 방향)에서 측정한 두께는 마스크 폭(wM)과 제2 폭(w2)의 차(wox)의 값을 가질 수 있다.
전술한 열 산화 방법으로 인한 희생 산화막(166)의 형성으로 인해 상기 복수의 핀 형 활성층(162, 164)는 기판(110)의 주면에 평행하는 일 방향(도 7의 X 방향)에서 제2 폭(w2)의 크기로 축소될 수 있다.
도 8을 참조하면, 제2 영역(Area 2)에 형성된 핀 형 활성층(164)의 상면 및 측면을 덮는 포토레지스트(PR)을 형성하고, 제1 핀 형 활성층(162)의 상면 및 측면에 형성된 희생 산화막(166)을 제거한다.
포토레지스트(PR)는 리소그래피(Lithography) 공정으로 상기 제2 영역 (Area 2)만 가리도록 형성하거나, 상기 제1 영역(Area 1) 및 상기 제2 영역(Area 2)에 모두 형성한 후 상기 제1 영역(Area 1)만 오픈 포토를 적용하여 형성할 수 있다.
이후, 상기 제1 핀 형 활성층(162)의 상면 및 측면을 덮는 희생 산화막(166, 도 7 참조)만을 선택적으로 제거한다. 본 발명의 일 실시예에서, 상기 희생 산화막(166)은 실리콘 산화막으로 이루어질 수 있는바, 상기 실리콘 산화막을 결정질 실리콘, 다결정질 실리콘, 비결정질 실리콘 등에 대해 식각 선택비를 갖는 식각 용액을 사용한 습식 식각 방법으로 상기 희생 산화막(166)을 제거할 수 있다. 상기 희생 산화막(166)을 제거함으로써, 상기 제1 핀 형 활성층(162)은 기판(110)의 주면에 평행하는 방향으로 제2 폭(w2)의 크기를 갖고, 제1 높이(h1)를 가질 수 있다.
도 9를 참조하면, 제2 영역(Area 2)에 형성된 포토레지스트(PR, 도 8 참조)를 제거하고, 제1 핀 형 활성층(162, 도 8 참조)을 식각하여 제1 핀 형 반도체 층(132)을 형성한다.
상기 제2 영역(Area 2)에 형성된 포토레지스트(PR)을 애싱(Ashing) 및 스트립(Strip) 공정을 통해 제거하여 제2 핀 형 활성층(164) 및 상기 제2 핀 형 활성층(164)의 상면 및 측면에 형성된 희생 산화막(166)이 노출되게 한다.
이후, 제1 영역(Area 1) 및 제2 영역(Area 2)에 실리콘 산화막에 대해 식각 선택비를 갖고, 실리콘 층만을 식각할 수 있는 용액을 사용하여 습식 식각 공정을 수행하여 상기 제1 핀 형 활성층(162)을 식각하여 폭의 크기를 작게 형성한다. 일부 실시예에서, 상기 식각 방법으로는 SC1 용액 또는 암모니아 용액(NH3)을 이용한 이방성(anisotropic) 식각 방법을 사용할 수 있다. 이방성 식각 방법으로 상기 제1 핀 형 활성층(162)의 양 측벽만을 식각하여 높이의 변화 없이 폭의 크기를 감소시킬 수 있다. 전술한 식각 방법으로 상기 제1 핀 형 활성층(162)은 제1 폭(w1)의 크기와 제1 높이(h1)를 갖는 제1 핀 형 반도체 층(132)으로 형성될 수 있다. 상기 제2 영역(Area 2)에 형성되는 제2 핀 형 활성층(164, 도 8 참조)은 상기 제1 핀 형 반도체 층(132)보다 높이가 낮고, 폭이 넓은 제2 핀 형 반도체 층(134)으로 형성될 수 있다. 상기 희생 산화막(166)은 도 2에 도시된 제2 게이트 절연막(176)과 동일한 물질로 형성된 동일한 절연막일 수 있다.
도 10을 참조하면, 제1 핀 형 반도체 층(132)의 상면에 게이트 절연막(174)을 형성하고, 상기 게이트 절연막(174) 및 희생 절연막(166)을 덮으며 상기 제1 핀 형 반도체 층(132) 및 상기 제2 핀 형 반도체 층(134)을 수직으로 가로질러 전개되는 게이트 전극(172)을 형성한다.
상기 게이트 절연막(174)은 상기 제1 핀 형 반도체 층(132)의 상면 및 양 측면을 덮으면서 상기 제1 핀 형 반도체 층(132)과 교차하여 연장되도록 형성할 수 있다. 상기 게이트 절연막(174)은 실리콘 산화막보다 높은 유전 상수, 예컨대 약 10 내지 25의 유전 상수를 가진 고유전율 절연체(High-k dielectric)으로 이루어질 수 있다. 일부 실시예에서, 상기 게이트 절연막(174)은 하프늄 산화물(HfO), 하프늄 실리콘 산화물(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란타늄 산화물(LaO), 란탄늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리콘 산화물(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 또는 납 스칸듐 탄탈륨 산화물(PbScTaO) 중에서 선택되는 적어도 하나의 물질로 이루어진다. 일부 실시예에서, 상기 게이트 절연막(174)은 ALD (atomic layer deposition) 공정을 통해 형성할 수 있다.
희생 절연막(166) 및 게이트 절연막(174)을 덮으며, 제1 핀 형 반도체 층(132) 및 제2 핀 형 반도체 층(134)과 수직으로 교차되도록 게이트 전극(172)을 형성한다. 상기 게이트 전극(172)은 상기 게이트 절연막(174)과 함께 게이트 구조체(170)를 형성한다. 상기 게이트 전극(172)은 폴리실리콘 또는 금속이 도핑된 도전 물질로 이루어질 수 있다. 일부 실시예에서, 상기 게이트 전극(172)은 니켈 실리사이드(NiSi)를 포함할 수 있다. 상기 게이트 전극(172)은 화학 기상 증착(CVD), 물리 기상 증착(PVD) 또는 원자층 기상 증착(ALD) 중에서 선택되는 적어도 하나의 방법으로 형성할 수 있다.
이후, 제1 핀 형 반도체 층(132) 및 제2 핀 형 반도체 층(134)에 각각 불순물을 주입하여 소스 영역(130S, 132S, 도 3 참조) 및 드레인 영역(130D, 132D, 도 3 참조)을 각각 형성할 수 있다.
도 5 내지 도 10에서 설명한 바와 같이, 본 발명의 기술적 사상에 의한 반도체 소자(100)을 제조할 수 있다. 이후, 공지의 방법에 따라, 배선 형성 등을 실시한다. 전술한 제조 방법에 의해, 로직 반도체 소자를 형성하는 핀과 입출력 반도체 소자를 형성하는 핀의 형태가 다른 이중 핀 구조를 갖는 핀 구조 전계 효과 트랜지스터를 포함하는 반도체 소자를 형성할 수 있다.
도 5 내지 도 10에서는 게이트 구조체(170)를 제조 공정의 최종 단계에서 형성하는 방법에 대해서 설명하였지만, 이에 한정되는 것은 아니고, 게이트 구조체(170)를 제조 공정 중 최초 단계에서 형성하거나, 중간 단계에서 형성하는 방법을 사용할 수 있다.
도 11은 본 발명의 기술적 사상에 의한 반도체 소자(100)의 또 다른 제조 방법 중 일부를 도시한 단면도이다.
도 11을 참조하면, 도 8에 도시된 제조 방법에서 제1 핀 형 활성층(162)을 다시 산화하여, 제2 희생 산화막(168)을 형성한다. 상기 제2 희생 산화막(168)은 상기 제1 핀 형 활성층(162)을 열산화를 포함하는 산화 방법으로 산화하여 형성할 수 있는바, 상기 제2 희생 산화막(168)은 실리콘 산화막으로 이루어질 수 있다. 상기 제2 희생 산화막(168)은 기판(110)의 주면에 평행하는 일 방향(도 10의 X 방향)에서 제2 폭(w2)과 제1 폭(w1)의 차(wox)에 해당하는 폭의 크기를 갖고, 상기 기판(110)에 수직하는 방향(도 10의 Z 방향)으로 제2 높이(h2)와 제1 높이(h1)의 차에 해당하는 크기(wox)를 가질 수 있다.
상기 제2 희생 산화막(168)을 형성한 후에, 실리콘 산화막만을 선택적으로 제거할 수 있는 식각 용액을 사용하여 제1 영역(Area 1)에 형성되는 제2 희생 산화막(168)을 제거한다. 전술한 식각 방법으로 상기 제1 영역(Area 1)에는 X 방향으로 제1 폭(w1)의 크기를 갖고, 제1 높이(h1)를 갖는 제1 핀 형 반도체 층(132)을 형성하고, 상기 제2 영역(Area 2)에는 X 방향으로 제2 폭(w2)의 크기를 갖고, 제2 높이(h2)를 갖는 제2 핀 형 반도체 층(134)을 형성할 수 있다. 이후, 도 10에 도시된 공정으로 본 발명의 기술적 사상에 의한 반도체 소자(100)를 제조할 수 있다.
도 12는 본 발명의 일 실시 예에 따른 반도체 소자(100, 102)를 포함하는 전자 시스템(200)의 일 예를 도시한 블록도이다.
도 12를 참조하면, 본 발명의 일 실시 예에 따른 전자 시스템(200)은 컨트롤러(210), 입출력 장치(220, I/O), 메모리 장치(230, memory device), 인터페이스(240) 및 버스(250)를 포함할 수 있다. 상기 컨트롤러(210), 입출력 장치(220), 메모리 장치(230) 및/또는 인터페이스(240)는 상기 버스(250)를 통하여 서로 결합 될 수 있다. 상기 버스(250)는 데이터들이 이동되는 통로에 해당한다.
상기 컨트롤러(210)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 컨트롤러(210)는 본 발명의 기술적 사상에 따른 실시 예들에 개시된 반도체 소자들(100, 102) 중에서 제1 영역(Area 1)에 형성된 반도체 소자를 포함할 수 있다. 상기 입출력 장치(220)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 상기 입출력 장치(220)는 본 발명의 기술적 사상에 따른 실시 예들에 개시된 반도체 소자들(100, 102) 중에서 제2 영역(Area 2)에 형성된 반도체 소자를 포함할 수 있다. 상기 메모리 장치(230)는 데이터 및/또는 명령어 등을 저장할 수 있다. 또한, 상기 메모리 장치(230)는 다른 형태의 반도체 메모리 소자, 예컨대 비휘발성 메모리 장치 및/또는 SRAM 장치 등을 더 포함할 수 있다. 상기 인터페이스(240)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 상기 인터페이스(240)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(240)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 상기 인터페이스(240)는 본 발명의 기술적 사상에 따른 실시 예들에 개시된 반도체 소자들(100, 102) 중에서 제2 영역(Area 2)에 형성된 반도체 소자를 포함할 수 있다.
상기 전자 시스템(200)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
이상에서 살펴본 바와 같이 본 발명의 실시예들에 대해 상세히 기술되었지만, 본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 사람이라면, 첨부된 청구 범위에 정의된 본 발명의 정신 및 범위를 벗어나지 않으면서 본 발명을 여러 가지로 변형하여 실시할 수 있을 것이다. 따라서 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.
110: 기판, 130: 복수의 핀 형 반도체 층 132: 제1 핀 형 반도체 층, 134: 제2 핀 형 반도체 층, 136: 제2 핀 형 반도체 층, 140: 채널 영역, 142: 채널 영역, 150: 소자 분리막, 150T: 소자 분리용 트렌치, 160: 복수의 핀 형 활성층, 162: 핀 형 활성층, 164: 핀 형 활성층, 166: 희생 산화막, 168: 제2 희생 산화막, 170: 게이트 구조체, 172: 게이트 전극, 174: 게이트 절연막, 180: 핀 형 마스크, 200: 전자 시스템, 210: 컨트롤러, 220: 입출력 장치, 220, I/O: 입출력 장치, 230: 메모리 장치, 230, memory device: 메모리 장치, 240: 인터페이스, 250: 버스

Claims (10)

  1. 기판;
    상기 기판 상에 형성된 상기 제1 핀 형 반도체 층을 포함하는 제1 핀 구조 전계 효과 트랜지스터; 및
    상기 기판 상에 형성된 상기 제2 핀 형 반도체 층을 포함하는 제2 핀 구조 전계 효과 트랜지스터;를 포함하고,
    상기 제1 핀 구조 전계 효과 트랜지스터와 상기 제2 핀 구조 전계 효과 트랜지스터는 소정의 거리만큼 이격되어 있으며,
    상기 제1 핀 형 반도체 층과 상기 제2 핀 형 반도체 층의 종횡비(aspect ratio)가 서로 다른 것을 특징으로 하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 제1 핀 형 전계 효과 트랜지스터는 로직(logic) 반도체 소자가 형성되는 제1 영역에 형성되고,
    상기 제2 핀 형 전계 효과 트랜지스터는 입출력(I/O) 반도체 소자가 형성되는 제2 영역에 형성되는 것을 특징으로 하는 반도체 소자.
  3. 제2 항에 있어서,
    상기 제1 핀 형 반도체 층의 종횡비는 제2 핀 형 반도체 층의 종횡비보다 큰 것을 특징으로 하는 반도체 소자.
  4. 제2 항에 있어서,
    상기 제1 핀 형 반도체 층은 상기 제2 핀 형 반도체 층에 비해 높이가 높고, 폭이 좁은 것을 특징으로 하는 반도체 소자.
  5. 제2 항에 있어서,
    제1 핀 형 반도체 층의 종횡비는 3.5 이상 9 이하인 것을 특징으로 하는 반도체 소자.
  6. 기판;
    상기 기판 상에 형성된 상기 제1 핀 형 반도체 층을 포함하는 제1 핀 구조 전계 효과 트랜지스터; 및
    상기 기판 상에 형성된 상기 제2 핀 형 반도체 층을 포함하는 제2 핀 구조 전계 효과 트랜지스터;를 포함하고,
    상기 제1 핀 형 반도체 층은 상기 기판 상에 수직 방향으로 핀 형태가 수직(vertical)하게 형성되고,
    상기 제2 핀 형 반도체 층은 하부 레벨에서 상부 레벨로 갈수록 폭이 좁아지는 경사진 형태(tapered)로 형성되는 것을 특징으로 하는 반도체 소자.
  7. 제6 항에 있어서,
    상기 제1 핀 형 전계 효과 트랜지스터는 로직(logic) 반도체 소자가 형성되는 제1 영역에 형성되고,
    상기 제2 핀 형 전계 효과 트랜지스터는 입출력(I/O) 반도체 소자가 형성되는 제2 영역에 형성되는 것을 특징으로 하는 반도체 소자.
  8. 제7 항에 있어서,
    상기 제1 핀 형 반도체 층의 높이는 상기 제2 핀 형 반도체 층의 높이 보다 높은 것을 특징으로 하는 반도체 소자.
  9. 제7 항에 있어서,
    상기 제1 핀 형 반도체 층의 폭의 크기는 상기 제2 핀 형 반도체 층의 폭의 평균값 보다 작은 것을 특징으로 하는 반도체 소자.
  10. 제7 항에 있어서,
    상기 제2 핀 형 반도체 층의 종횡비는 상기 제1 핀 형 반도체 층의 종횡비보다 작은 것을 특징으로 하는 반도체 소자.
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