CN103107089A

CN103107089A - 非平面晶体管的制作方法

Info

Publication number: CN103107089A
Application number: CN 201110359410
Authority: CN
Inventors: 陈映璁; 林建廷; 蔡世鸿; 傅思逸; 江文泰
Original assignee: United Microelectronics Corp
Current assignee: United Microelectronics Corp
Priority date: 2011-11-14
Filing date: 2011-11-14
Publication date: 2013-05-15
Anticipated expiration: 2031-11-14
Also published as: CN103107089B

Abstract

本发明公开一种非平面晶体管的制作方法。首先提供一基底，基底上包含多个预定形成的隔离区以及鳍状区的区域，两者间隔排列。接着进行一第一蚀刻制作工艺，以于隔离区的基底中形成多个具有一第一深度的第一沟槽。然后于鳍状区的基底中形成至少一掺质区。随即进行一第二蚀刻制作工艺使该第一深度加深至一第二深度，并在鳍状区中形成多个鳍状结构。接着于第一沟槽中形成多个浅沟槽隔离。最后于鳍状结构上形成至少一栅极。

Description

非平面晶体管的制作方法

技术领域

本发明涉及一种非平面晶体管的制作方法，特别是涉及一种具有掺质区的鳍状结构的非平面电极的制作方法。

背景技术

近年来，随着各种消费性电子产品不断的朝小型化发展，半导体元件设计的尺寸也不断缩小，以符合高积成度、高效能和低耗电的潮流以及产品需求。

然而，随着电子产品的小型化发展，现有的平面晶体管(planar transistor)已经无法满足产品的需求。因此，目前发展出一种非平面晶体管(non-planar)的鳍状晶体管(Fin-FET)技术，其具有立体的栅极通道(channel)结构。鳍状场效晶体管元件的制作工艺能与传统的逻辑元件制作工艺整合，因此具有相当的制作工艺相容性，且由于鳍状结构的立体形状增加了栅极与硅的接触面积，因此可增加栅极对于通道区域电荷的控制，以降低小尺寸元件带来的漏极引发的能带降低(Drain Induced Barrier Lowering，DIBL)效应以及短通道效应(short channel effect)。现有的鳍状晶体管也持续改良，以朝更小尺寸的方向迈进。

发明内容

本发明的目的在于提供了一种制作非平面晶体管的方法，所形成的非平面晶体管会具有鳍状结构，鳍状结构中会具有掺质区，可获得较佳的元件品质。

本发明提供一种非平面晶体管的制作方法。首先提供一基底，基底上包含多个预定形成的隔离区以及鳍状区的区域，两者间隔排列。接着进行一第一蚀刻制作工艺，以于隔离区的基底中形成多个具有一第一深度的第一沟槽。然后于鳍状区的基底中形成至少一掺质区。随即进行一第二蚀刻制作工艺使该第一深度加深至一第二深度，并在鳍状区中形成多个鳍状结构。接着于第一沟槽中形成多个浅沟槽隔离。最后于鳍状结构上形成至少一栅极。

由于本发明直接在隔离区的硅基底中形成底部掺质区，故进行热退火制作工艺时底部掺质区可以轻易扩散到鳍状区中，使得鳍状结构可以具有品质较佳的掺质区，从而避免漏电流的产生。

附图说明

图1至图9为本发明制作非平面晶体管的方法的第一实施例的示意图；

图10为本发明制作非平面晶体管的方法的第二实施例的示意图。

主要元件符号说明

300 基底312第二蚀刻制作工艺

302 图案化衬垫层 316 浅沟槽隔离

304 图案化掩模层 318 介电层

306 第一蚀刻制作工艺 320 导电层

307 底部掺质区 322 栅极介电层

308 第一沟槽 324 栅极

309 掺质区 400 隔离区

310 垂直注入制作工艺 402 鳍状区

311 鳍状结构

具体实施方式

为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的数个较佳实施例，并配合所附附图，详细说明本发明的构成内容及所欲达成的功效。

请参考图1至图9，所绘示为本发明一种形成浅沟槽隔离的方法示意图。如图1所示，首先提供一基底300、选择性的一衬垫层(图未示)、一掩模层(图未示)。利用光刻和蚀刻方式，使得衬垫层以及掩模层形成一图案化掩模层304以及一图案化衬垫层302，以在基底300上定义出多个隔离区400以及鳍状区402，隔离区400和鳍状区402彼此交替排列。隔离区400中后续会形成浅沟槽隔离，鳍状区402后续则会形成非平面晶体管中的鳍状结构。接着，图案化衬垫层302和图案化掩模层304会暴露出位于隔离区400中的基底300。在本发明的一实施例中，基底300可以是硅基底(silicon substrate)、外延硅(epitaxial silicon substrate)、硅锗半导体基底(silicon germaniumsubstrate)、碳化硅基底(silicon carbide substrate)或硅覆绝缘(silicon-on-insulator，SOI)基底等，但不以上述为限。在本发明较佳实施例中，基底300为硅基底。衬垫层302例如是一二氧化硅层(SiO₂)，而掩模层304则包含适合作为硬掩模的材质，例如氮化硅(silicon nitride，SiN)、氮氧化硅(silicon oxynitride，SiON)、碳化硅(silicon carbide，SiC)或是应用材料公司提供的进阶图案化薄膜(advanced pattern film，APF)、或上述者的任意组合、或上述者与其他材料的任意组合。在本发明的一实施例中，掩模层304的厚度为400～1200埃(angstrom)，较佳为900埃，而衬垫层302的厚度为40～120埃，较佳为110埃。

如图2所示，以图案化衬垫层302以及图案化掩模层304为掩模进行一第一蚀刻制作工艺306，以在隔离区400中的基底300形成多个彼此平行的第一沟槽308。在一实施例中，第一沟槽308具有一第一预定深度，其深度约介于200至400埃之间。第一沟槽308的底部会暴露出基底300，较佳者，此暴露处的基底300会包含硅。

如图3所示，以图案化衬垫层302以及图案化掩模层304为掩模进行一垂直注入(vertical implant)制作工艺310，以直接在隔离区400暴露的基底300中形成底部掺质区307。接着如图4所示，进行一热退火制作工艺(annealingprocess)，使得底部掺质区307中的掺质扩散，尤其是横向扩散，以在邻接的各鳍状区402的基底300中形成多个掺质区309。由于本发明底部掺质区307形成在含有硅的基底300中，而硅相较于其他材质(例如二氧化硅)具有较佳的掺质扩散能力，因此进行热退火制作工艺时，掺质容易从隔离区400扩散至鳍状区402而形成掺质区309。在本发明较佳实施例中，热退火制作工艺的温度大体上介于摄氏500度至摄氏1000度之间。

接着，如图5所示，同样再以图案化衬垫层302以及图案化掩模层304为掩模进行一第二蚀刻制作工艺312。第二蚀刻制作工艺312会加深原本第一沟槽308的深度，使第一沟槽308具有一第二预定深度。在本发明较佳实施例中，第二预定深度大体上介于1000至2000埃之间，同时，在鳍状区402的基底300中也会形成多个鳍状结构311，可以理解的是，这些鳍状结构311中会具有掺质区309。

如图6所示，在第一沟槽308中形成多个浅沟槽隔离316。例如可以先在基底300上全面沉积一绝缘层，再以回蚀刻的方式移除隔离区400以外的绝缘层，并将隔离区400中的绝缘层蚀刻至一预定厚度，以至少露出鳍状结构311的侧壁。在本发明另一实施例中，也可在沉积绝缘层后，先进行一化学机械研磨(chemical mechanical polish，CMP)制作工艺，再进行一蚀刻制作工艺至一预定厚度，以至少露出鳍状结构311的侧壁。

如图7所示，在移除了图案化衬垫层302以及图案化掩模层304后，接续在基底300上形成一介电层318以及一导电层320。介电层318可以是例如二氧化硅、氮化硅、氮氧化硅或者是高介电常数介电层或者是上述者的任意组合。高介电常数介电层例如可选自氧化铪(hafnium oxide，HfO₂)、硅酸铪氧化合物(hafnium silicon oxide，HfSiO₄)、硅酸铪氮氧化合物(hafniumsilicon oxynitride，HfSiON)、氧化铝(aluminum oxide，Al₂O₃)、氧化镧(lanthanum oxide，La₂O₃)、氧化钽(tantalum oxide，Ta₂O₅)、氧化钇(yttriumoxide，Y₂O₃)、氧化锆(zirconium oxide，ZrO₂)、钛酸锶(strontium titanate oxide，SrTiO₃)、硅酸锆氧化合物(zirconium silicon oxide，ZrSiO₄)、锆酸铪(hafniumzirconium oxide，HfZrO₄)、锶铋钽氧化物(strontium bismuth tantalate，SrBi₂Ta₂O₉，SBT)、锆钛酸铅(lead zirconate titanate，PbZr_xTi_1-xO₃，PZT)与钛酸钡锶(barium strontium titanate，Ba_xSr_1-xTiO₃，BST)所组成的群组。导电层320例如是一多晶硅层、或者是一金属层、或者是硅层与金属层的组合、或者是任何适合用来作为栅极的材料如硅锗材料等。介电层318可利用一化学气相沉积或热氧化来制备，且较佳者介电层318及导电层320会填入在每个第一沟槽308中并接触到基底300的暴露顶面与各侧壁，亦即接触到各鳍状结构311的顶面与侧壁，进而有效增加栅极通道宽度。

最后如图8与图9所示，图案化介电层318以及导电层320，以分别形成栅极介电层322以及栅极324。接着在各栅极324两侧的鳍状结构311中的掺质区309上方形成适当的源极/漏极323，而完成本发明非平面晶体管326的制作。如图8与图9所示，本发明所形成的非平面晶体管326，由于鳍状结构311在源极/漏极323的下方还形成有掺质区309，用来做为电性反穿溃(anti-punch through)掺杂，故可有效防止漏电流的产生，以提升元件的品质。

值得注意的是，在形成了如图8或图9的结构后，后续还可进行其他半导体制作工艺，例如选择性地形成一轻掺杂源/漏极区(未绘示)于栅极324相对两侧的鳍状结构311中；选择性地形成一外延层(未绘示)于栅极324相对两侧的鳍状结构311中；形成一间隙壁(未绘示)于栅极324的侧壁上；选择性地形成一金属硅化物(silicide)(未绘示)于栅极324相对两侧的鳍状结构311中。值得注意的是，前述的制作方法是以非平面栅极中的鳍状晶体管(Fin-FET)为示例，但在不影响本发明内容的情况下，本发明也可适用于其他非平面晶体管的制作。或者，本发明可应用于一般多晶硅栅极制作工艺、前栅极(Gate-First)制作工艺或后栅极(Gate-Last)制作工艺等，故栅极可以包含多晶硅、金属硅化物或金属等材质，详细制作工艺步骤为本领域技术人员所熟知，在此不一一赘述。

请参考图10，所绘示为本发明制作非平面晶体管的方法的第二实施例的示意图。如图10所示，在进行第二蚀刻制作工艺312之前，还可选择性地对图案化衬垫层302以及图案化掩模层304进行一修整步骤(trimmingprocess)，使得图案化衬垫层302以及图案化掩模层304大体上均匀地向内缩小。因此在进行第二蚀刻制作工艺312时，若此宽度缩小的图案化衬垫层302以及图案化掩模层304为掩模，所形成的鳍状结构311在侧壁以及顶面会具有弯曲的圆角(curved corner)，可以减少非平面电极326的鳍状结构311在转角处有不均匀电场的现象。而于本发明另一实施例中，修整步骤也可在第二蚀刻制作工艺312之后进行。

综上而言，本发明提供了一种制作非平面晶体管的方法，所形成的非平面晶体管会具有鳍状结构，鳍状结构中会具有掺质区，可获得较佳的元件品质。且由于底部掺质区是直接形成在隔离区的硅基底中，故进行热退火制作工艺时底部掺质区可以较易扩散到鳍状区中，使得鳍状结构可以具有品质较佳的掺质区。

以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims

1.一种非平面晶体管的制作方法，包含：

提供一基底，该基底上包含多个预定形成的隔离区以及鳍状区的区域，该预定形成的隔离区以及鳍状区交替排列；

进行一第一蚀刻制作工艺，以在该多个隔离区的该基底中形成多个具有一第一深度的第一沟槽；

在进行完第一蚀刻制作工艺后，在各该鳍状区的该基底中形成至少一掺质区；

在形成该掺杂区后，进行一第二蚀刻制作工艺使该第一深度加深至一第二深度，并在各该鳍状区中形成多个鳍状结构；

在该多个第一沟槽中形成多个浅沟槽隔离；以及

在该多个鳍状结构上形成至少一栅极，以及在该多个鳍状结构中分别形成一源极/漏极。

2.如权利要求1所述的非平面晶体管的制作方法，其中形成该多个掺质区的步骤包含：

进行一垂直注入制作工艺；以及

进行一热退火制作工艺。

3.如权利要求2所述的非平面晶体管的制作方法，其中该垂直注入制作工艺是在该多个第一沟槽的底部形成至少一底部掺质区。

4.如权利要求2所述的非平面晶体管的制作方法，其中进行该垂直注入制作工艺时，位于该多个隔离区中的该基底会暴露出来。

5.如权利要求4所述的非平面晶体管的制作方法，其中暴露的该基底包含硅。

6.如权利要求1所述的非平面晶体管的制作方法，还包含形成一图案化掩模层。

7.如权利要求6所述的非平面晶体管的制作方法，其中该第一蚀刻制作工艺以及该第二蚀刻制作工艺是使用该图案化掩模层为掩模。

8.如权利要求6所述的非平面晶体管的制作方法法，还包含形成一图案化衬垫层于该基底以及该图案化掩模层之间。

9.如权利要求6所述的非平面晶体管的制作方法，还包含对该图案化掩模层进行一修整步骤。

10.如权利要求1所述的非平面晶体管的制作方法，其中该多个鳍状结构具有弯曲的圆角(curved corner)。