TWI528460B - 具有鰭狀結構之場效電晶體的製作方法 - Google Patents

Description

具有鰭狀結構之場效電晶體的製作方法

本發明係關於一種具有鰭狀結構之場效電晶體的製作方法，特別是指一種具有圓弧頂邊之鰭狀結構電晶體的製作方法。

隨著金氧半導體(metal-oxide-semiconductor,MOS)電晶體元件尺寸持續地縮小，習知技術提出以立體或非平面(non-planar)之電晶體元件，例如鰭狀場效電晶體(fin field effect transistor,Fin FET)元件取代平面電晶體元件的解決方式。由於鰭狀場效電晶體元件的立體結構可增加閘極與鰭狀矽基體的接觸面積，因此，可進一步增加閘極對於通道區域的載子控制，從而降低小尺寸元件面臨的由源極引發的能帶降低(drain induced barrier lowering,DIBL)效應並可以抑制短通道效應(short channel effect,SCE)，且由於鰭狀場效電晶體元件中同樣長度的閘極具有更寬的通道寬度，因而可獲得加倍的汲極驅動電流。甚至，電晶體元件的臨界電壓(threshold voltage)也可藉由調整閘極的功函數，而使得其臨界電壓得以調控。

然而，在習知的鰭狀場效電晶體元件的立體結構中，鰭狀結構的頂面與側壁係呈現一直角或銳角，因此在該直角或銳角處會產生較高的電場強度，在一般情形之下，電場強度的不均會使得通道區域中之載子流動性不同。而當電場強度超過閘極絕緣層所能耐受之範圍時，將會使得鄰近於該直角或銳角處之絕緣層電性崩潰，進而影響元件之可靠度。

因此，為避免上述電場過度集中所導致之絕緣層崩潰現象，仍須提供一新穎的場效電晶體元件製造方法，以提升場效電晶體元件之電性表現及可靠度。

有鑑於此，本發明之目的在於提供一種鰭狀結構具有圓弧頂邊之場校電晶體的製作方法。

為達到上述目的，根據本發明之一較佳實施例，係提供一種具有鰭狀結構之場效電晶體的製作方法，包含有下列步驟。首先，提供一基底。形成至少一鰭狀結構於該基底上。接著，進行一蝕刻製程，以圓弧化該鰭狀結構的至少一頂邊。最後，形成一閘極，覆蓋住該鰭狀結構。

根據本發明之另一實施例，係提供一種具有鰭狀結構之場效電晶體的製作方法，包括下列步驟。首先，提供一基底。形成至少一鰭狀結構於該基底上，且該鰭狀結構之上表面設置有一圖案化硬遮罩層。接著，進行一退縮(pull back)蝕刻製程，使該鰭狀結構之部分上表面暴露出於該硬遮罩層。進行一蝕刻製程，以圓弧化該鰭狀結構的至少一頂邊。繼以去除該圖案化硬遮罩層，最後，形成一閘極，覆蓋住該鰭狀結構。

本發明係提供一種具有鰭狀結構之場效電晶體之製作方法，其中，場效電晶體中的鰭狀結構具有至少一圓弧頂邊。藉由頂邊的圓弧化，使電場可均勻分布於通道區域，因此有利於載子流動性之控制。且頂邊經過圓弧化後，電場便不會過度集中於頂邊轉角處，因此可降低閘極絕緣層電性崩潰的可能性。因此，場效電晶體元件之電性表現及可靠度皆可提升。

為使熟習本發明所屬技術領域之一般技藝者能更進一步了解本發明，下文特列舉本發明之較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成之功效。

請參考第1圖至第9圖，第1圖至第9圖所繪示的為根據本發明較佳實施例之形成一種形成鰭狀場效電晶體或三閘極場效電晶體(tri-gate MOSFET)等之多閘極場效電晶體(multi-gate MOSFET)，尤其是具有圓弧鰭狀結構的多閘極場效電晶體的製造方法示意圖。如第1圖所示，首先提供一基底10，根據第一實施例，基底10係為一塊矽(bulk silicon)基底。接著，在基底10上形成一硬遮罩層14，其可包含有單一材料層或多層堆疊薄膜，例如具有一二氧化矽層16以及一氮化矽層18。此外，根據不同製程上的需求，基底10上可至少定義有二個主動區域，例如一N型金氧半導體電晶體(NMOS)區(圖未示)以及一P型金氧半導體電晶體(PMOS)區(圖未示)。

接著，如第2圖所示，蝕刻部份的基底10，以於基底10上形成所需的至少一鰭狀結構11，其步驟如下所述：首先，蝕刻硬遮罩層14，形成一用以定義鰭狀結構11位置之圖案化硬遮罩層15。隨後進行一蝕刻製程，用以轉移圖案化硬遮罩層15之圖形至基底10，使得基底10上同時形成鰭狀結構11以及至少一淺溝渠13。其中，由於鰭狀結構11係藉由圖案化硬遮罩層15遮蔽保護並蝕刻而之，因此此時之鰭狀結構11具有一平坦之頂面12以及複數個與之垂直的側壁。

接著，如第3圖所示，對圖案化硬遮罩層15進行一退縮蝕刻(pull back)製程，使得鰭狀結構11之部分頂面12暴露出於圖案化硬遮罩層15。在此須注意的是，由於頂面12所暴露出的程度會影響後續鰭狀結構11圓弧化的範圍，因此根據不同的製程需求，可以選擇相對應的退縮蝕刻程度。上述之退縮蝕刻僅對圖案化硬遮罩15具有蝕刻性，且該退縮蝕刻可包含一般之濕式蝕刻，例如氫氟酸(hydrofluoric acid,HF)混合乙二純(ethylene glycol,EG)，或是等向性電漿蝕刻，俾以選擇性地蝕刻圖案化硬遮罩層15，但不限於此。

請參照第4圖，進行一蝕刻製程，例如電漿蝕刻製程，俾以圓弧化鰭狀結構11之至少一頂邊30(或頂角)。於此處所指之頂邊30或頂角，係為頂面12與四面側壁20之交界處，故不受限於第4圖中所繪示之區域。此外，本蝕刻製程更可選擇性調整此電漿蝕刻製程的側向蝕刻能力，藉以部份蝕刻鰭狀結構11之側壁，使得鰭狀結構11之寬度w得以減縮。藉由上述之圓弧化製程，可降低頂邊30電場強度集中之現象，除了有助於載子流動之均勻性外，甚至可降低閘極絕緣層電性崩潰的可能性，因而提升鰭狀電晶體元件之電性表現及可靠度。

接著，如第5圖所示，於基底10上形成一絕緣層21，例如二氧化矽層，絕緣層21係覆蓋住鰭狀結構11並填滿淺溝渠13。上述形成絕緣層21之製程可包含高密度電漿化學氣相沈積(high density plasma CVD,HDPCVD)、次常壓化學氣相沈積(sub atmosphere CVD,SACVD)或旋塗式介電材料(spin on dielectric,SOD)等製程。

之後，如第6圖所示，對絕緣層21施行一回蝕刻製程，用以移除部分之絕緣層21，直至絕緣層21之頂面低於鰭狀結構11之頂面12；此外，在回蝕刻之前可選擇性地進行一平坦化製程，使絕緣層21與圖案化硬遮罩層15等高或略低。因此於各鰭狀結構11間的基底10上形成至少一淺溝渠絕緣結構22。其中，在製備完成淺溝渠絕緣結構22之前或之後，本實施例更可選擇性搭配一抗貫穿(anti punch)離子佈植製程。

如第7圖所示，進行一蝕刻製程以將圖案化硬遮罩15去除。於本發明一實施例中，當圖案化硬遮罩15為氮化矽時，可利用熱磷酸加以去除，此為習知技藝，在此不多贅述。於本發明之另一實施例，另可在鰭狀結構11之頂面或側壁形成一矽應力層(圖未示)。之後，於半導體基底上10依序形成至少一介電層23、一閘極材料層25，覆蓋各鰭狀結構11。根據不同之製程需求，上述之介電層23可包含氧化矽(SiO)、氮化矽(SiN)、氮氧化矽(SiON)等之介電材料或其他高介電常數材料。而閘極材料層25可包含多晶矽材料。

在上述第一實施例中，係以塊矽作為基底10，然而根據本發明之第二實施例，基底10亦可為絕緣層上覆矽(silicon-on-insulator,SOI)基底。第二實施例與第一實施例的差別在於，鰭狀結構11與基底10間包含一絕緣層(圖未示)，因此鰭狀結構11彼此間並未含有如第6圖所示之淺溝渠絕緣結構22。因此，本實施例之製程大致類似如第1圖至第7圖所示。根據本實施例，類似如第3圖至第4圖所示，可對圖案化硬遮罩層15進行一退縮蝕刻(etch back)製程，使得鰭狀結構之部分頂面12暴露出於圖案化硬遮罩層15，並接著進行一蝕刻製程，例如電漿蝕刻製程，俾以圓弧化鰭狀結構之至少一頂角30。在此須注意的是，由於此時鰭狀結構11與基底10間已包含一絕緣層，故可以省略第5圖及第6圖之淺溝渠絕緣結構22沉積步驟。其後續之製程類似如第7圖，於此不多加贅述。在此須注意的是，採用絕緣層上覆矽基底之優點在於可提供較好的散熱與接地效果，有助於抑制元件雜訊之產生。

第8圖係根據本發明之另一較佳實施例所繪製的具有鰭狀結構之場效電晶體的製作方法示意圖。本第三實施例與上述第一實施例之主要差別在於，鰭狀結構11係藉由選擇性磊晶成長(selective epitaxial growth,SEG)而形成於塊矽基底10上。其製程步驟類似如第1圖至第7圖所示，而下文僅對差異處加以描述。首先，類似如第1圖所示，提供一基底10，其上形成有一硬遮罩層14。接著，參照第8圖，對硬遮罩層14進行一微影蝕刻製程，形成至少一緊鄰於圖案化硬遮罩層15之溝渠32，俾以定義出後續各鰭狀結構11的位置。接著，以暴露出的基底表面31為晶種層，進行一選擇性磊晶成長製程，以在各溝渠32中分別形成一鰭狀結構11。鰭狀結構11會由溝渠32底部之基底表面31成長，並向上成長而突出於圖案化硬遮罩層15之頂面，根據製程需求，在選擇性磊晶成長完畢後，另可進行一循環退火製程(cyclic thermal annealing,CTA)，俾以減少鰭狀結構11內之缺陷。最後，進行一蝕刻製程，例如電漿蝕刻製程，俾以圓弧化鰭狀結構11之至少一頂邊30。上述之鰭狀結構11可包含矽層(Si)、矽鍺層(SiGe)或上述的組合。在此需注意的是，第三實施例之鰭狀結構11係位於未被圖案化硬遮罩層15所覆蓋之基底表面31，因此當磊晶成長製程完畢時，鰭狀結構11之頂面不會覆蓋有圖案化硬遮罩層15。是故，在圓弧化鰭狀結構之頂角之前，不需進行上述第一或第二實施例之退縮製程。

在完成上述各實施例後，可接著進行各式所需之半導體製程，例如具有多晶矽閘極或金屬閘極等之MOS製程。根據本發明之一實施例，如第9圖所示，係為一整合於閘極優先(gate first)製程之多閘極場效電晶體結構示意圖。首先，於具有金屬成分之閘極材料層25上形成一圖案化蓋層26，用以定義至少一NMOS區(圖未示)與至少一PMOS區(圖未示)中各閘極的位置。隨後，利用圖案化蓋層26當作蝕刻遮罩來蝕刻閘極材料層25與具有高介電常數之介電層23，而於半導體基底10上形成至少一覆蓋部分各鰭狀結構11的閘極結構28。接著，於未被閘極覆蓋之鰭狀結構11中分別選擇性形成一輕摻雜源極/汲極區(圖未示)。然後，於閘極結構28的周圍側壁形成一側壁子27，側壁子27可為單一層或多層結構，或可包括襯層(liner)等一起組成。之後，以側壁子27及蓋層26為遮罩，進行離子佈植製程，摻入適當的摻質。其中，摻質可包括N型或P型摻質，以於NMOS區與PMOS區中之閘極結構28兩側暴露出來的鰭狀結構11上分別植入相對應電性之源極/汲極摻質，並搭配一退火製程以活化形成源極/汲極區34、36。雖然本實施例較佳為依序形成輕摻雜源極/汲極區、側壁子27及源極/汲極區34、36，但不侷限於此，本發明又可依據製程上的需求任意調整上述形成側壁子及掺雜區的順序，此均屬本發明所涵蓋的範圍。

根據本發明之另一實施例，類似如第9圖所示，係為一金屬閘極之閘極後置(gate last)多閘極場效電晶體之製作方法。當前述之第7圖與第8圖所示之閘極材料層25為多晶矽時，閘極後置製程係則承接上述之多晶矽閘極之閘極優先(gate first)製程。在取代閘極結構28的多晶矽閘極為一金屬閘極之後，鰭狀結構11之通道區域(圖未示)之上方依序覆蓋有至少一高介電常數閘極介電層(圖未示)、至少一功函數金屬層(圖未示)、以及至少一金屬導電層(圖未示)。而無論是閘極後置製程或閘極優先製程，其中之高介電常數閘極介電層之材料皆可選自例如氧化鉿(hafnium oxide,HfO₂)、矽酸鉿氧化合物(hafnium silicon oxide,HfSiO₄)、矽酸鉿氮氧化合物(hafnium silicon oxynitride,HfSiON)、氧化鋁(aluminum oxide,Al₂O₃)、氧化鑭(lanthanum oxide,La₂O₃)、氧化鉭(tantalum oxide,Ta₂O₅)、氧化釔(yttrium oxide,Y₂O₃)、氧化鋯(zirconium oxide,ZrO₂)、鈦酸鍶(strontium titanate oxide,SrTiO₃)、矽酸鋯氧化合物(zirconium silicon oxide,ZrSiO₄)、鋯酸鉿(hafnium zirconium oxide,HfZrO₄)、鍶鉍鉭氧化物(strontium bismuth tantalate,SrBi₂Ta₂O₉,SBT)、鋯鈦酸鉛(lead zirconate titanate,PbZr_xTi_1-xO₃,PZT)與鈦酸鋇鍶(barium strontium titanate,Ba_xSr_1-xTiO₃,BST)所組成之群組，但不限於此。而上述金屬導電層包含低電阻材料或其組合。此外，在功函數金屬層與高介電常數閘極介電層之間以及功函數金屬層與金屬導電層之間，也可以選擇性分別形成一包含鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)等材料之阻障層(barrier layer)(圖未示)。

仍如第9圖所示，藉由上述之閘極優先製程或閘極後置製程，實已完成一具有鰭狀結構之多閘極場效電晶體(multi-gate MOSFET)。在此需注意的是，在上述之實施例中，鰭狀結構11與介電層23之間係具有三直接接觸面，例如兩接觸側面(圖未示)及一接觸頂面(圖未示)，因而可被稱作三閘極場效電晶體(tri-gate MOSFET)。相較於平面場效電晶體，此三閘極場效電晶體係藉由上述之三直接接觸面作為載子流通之通道，因此在同樣的閘極長度下具有較寬的載子通道寬度，使得在相同之驅動電壓下可獲得加倍的汲極驅動電流。然而，上述之多閘極場效電晶體並不侷限於三閘極場效電晶體，根據製程上之需求，鰭狀結構11之頂面12與介電層23之間亦可存有一圖案化硬遮罩層15，亦即，鰭狀結構11與介電層23之間將僅有兩直接接觸面，例如兩接觸側面(圖未示)。因此，該具有兩直接接觸面之多閘極場效電晶體係構成一鰭式場效電晶體(fin field effect transistor,Fin FET)。

綜合上述，本發明係提供一種具有鰭狀結構之場效電晶體之製作方法，其中，場效電晶體中的鰭狀結構具有至少一圓弧頂邊，並可整合於各式閘極優先、閘極後置等多閘極場效電晶體製程。藉由頂角的圓弧化而使電場可均勻分布於通道區域，因此有利於載子流動性之控制。且頂邊圓弧化後，電場便不會過度集中於頂邊轉角處，因此可降低閘極絕緣層電性崩潰的可能性。因此，多閘極場效電晶體元件之電性表現及可靠度皆可提升。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

10‧‧‧基底

11‧‧‧鰭狀結構

12‧‧‧頂面

13‧‧‧淺溝渠

14‧‧‧硬遮罩層

15‧‧‧圖案化硬遮罩層

16‧‧‧下層硬遮罩層

17‧‧‧下層圖案化硬遮罩層

18‧‧‧上層硬遮罩層

19‧‧‧上層圖案化硬遮罩層

20‧‧‧側壁

21‧‧‧絕緣層

22‧‧‧淺溝渠絕緣結構

23‧‧‧介電層

25‧‧‧閘極材料層

26‧‧‧圖案化蓋層

27‧‧‧側壁子

28‧‧‧閘極結構

29‧‧‧閘極結構

30‧‧‧頂邊

31‧‧‧基底表面

32‧‧‧溝渠

34‧‧‧源極/汲極區

36‧‧‧源極/汲極區

w‧‧‧寬度

第1圖至第9圖為本發明較佳實施例之形成一種具有圓弧鰭狀結構的場效電晶體的製造方法示意圖。

10．．．基底

11．．．鰭狀結構

12．．．頂面

13．．．淺溝渠

15．．．圖案化硬遮罩層

17．．．下層圖案化硬遮罩層

19．．．上層圖案化硬遮罩層

20．．．側壁

30．．．頂邊

w．．．寬度

Claims (13)

1. 一種具有鰭狀結構之場效電晶體的製作方法，包含有：提供一基底；形成至少一鰭狀結構於該基底上；進行一蝕刻製程，以圓弧化該鰭狀結構的至少一頂邊，其中該蝕刻製程會蝕刻該鰭狀結構之至少一側壁；形成一閘極，覆蓋住該鰭狀結構；以及形成一源極以及一汲極於該閘極之兩側。
2. 如申請專利範圍第1項所述之具有鰭狀結構之場效電晶體的製作方法，其中該基底係為一塊矽(bulk silicon)基底或一絕緣層上覆矽(silicon-on-insulator,SOI)基底。
3. 如申請專利範圍第2項所述之具有鰭狀結構之電晶體的製作方法，其中形成該鰭狀結構之步驟，另包含有：形成一圖案化硬遮罩層於該基底上；以及轉移該圖案化硬遮罩層之圖案至該基底，以形成該鰭狀結構於該基底上。
4. 如申請專利範圍第3項所述之具有鰭狀結構之電晶體的製作方法，其中在進行該蝕刻製程之前，另包含有：退縮蝕刻(pull back)該圖案化硬遮罩層，使該鰭狀結構之部分頂面暴露出於該圖案化硬遮罩層。
5. 如申請專利範圍第4項所述之具有鰭狀結構之場效電晶體的製作方法，其中該退縮蝕刻製程包含濕蝕刻或電漿蝕刻。
6. 如申請專利範圍第1項所述之具有鰭狀結構之場效電晶體的製作方法，其中在該蝕刻製程之後，另包含有：形成至少一絕緣結構於該基底上，且該絕緣結構鄰接該鰭狀結構。
7. 如申請專利範圍第1項所述之具有鰭狀結構之場效電晶體的製作方法，其中形成該鰭狀結構之步驟包含進行一磊晶成長製程，於該基底上形成該鰭狀結構。
8. 如申請專利範圍第7項所述之具有鰭狀結構之場效電晶體的製作方法，其中該鰭狀結構包含矽層、矽鍺層或上述之組合。
9. 一種具有鰭狀結構之場效電晶體的製作方法，包含有：提供一基底；形成至少一鰭狀結構於該基底上，且該鰭狀結構之頂面設置有一圖案化硬遮罩層；進行一退縮(pull back)蝕刻製程，使該鰭狀結構之部分頂面暴露出於該圖案化硬遮罩層；進行一蝕刻製程，以圓弧化該鰭狀結構的至少一頂邊，其中該蝕 刻製程會蝕刻該鰭狀結構之側壁；去除該圖案化硬遮罩層；形成一閘極，覆蓋住該鰭狀結構；以及形成一源極以及一汲極於該閘極之兩側。
10. 如申請專利範圍第9項所述之具有鰭狀結構之場效電晶體的製作方法，其中該基底包含塊矽基底或絕緣層上覆矽基底。
11. 如申請專利範圍第9項所述之具有鰭狀結構之場效電晶體的製作方法，其中該鰭狀結構包含矽層、矽鍺層或上述之組合。
12. 如申請專利範圍第9項所述之具有鰭狀結構之場效電晶體的製作方法，其中該退縮蝕刻製程包含濕蝕刻或電漿蝕刻。
13. 如申請專利範圍第9項所述之具有鰭狀結構之場效電晶體的製作方法，於進行一蝕刻製程，以圓弧化該鰭狀結構的至少一頂邊後，另包含有：形成至少一絕緣結構於該基底上，其中該絕緣結構鄰接該鰭狀結構。