CN102738225A - 半导体元件及其制作方法 - Google Patents
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Abstract
本发明披露一种半导体元件及其制作方法，该半导体元件包括基底、栅极结构设于基底上以及第一遮盖层设于栅极结构的侧壁表面。其中栅极结构包括高介电常数介电层，且第一遮盖层为无氧(oxygen-free)遮盖层。
Description
技术领域
本发明涉及一种半导体元件，尤指一种具有金属栅极的半导体元件及其制作方法。
背景技术
随着半导体元件尺寸持续微缩，传统方法中利用降低栅极介电层，例如降低二氧化硅层厚度，以达到最佳化目的的方法，面临到因电子的隧穿效应(tunneling effect)而导致漏电流过大的物理限制。为了有效延展逻辑元件的世代演进，高介电常数(以下简称为high-K)材料因具有可有效降低物理极限厚度，并且在相同的等效氧化厚度(equivalent oxide thickness，以下简称为EOT)下，有效降低漏电流并达成等效电容以控制通道开关等优点，而被用以取代传统二氧化硅层或氮氧化硅层作为栅极介电层。
而传统的栅极材料多晶硅则面临硼穿透(boron penetration)效应，导致元件效能降低等问题；且多晶硅栅极更遭遇难以避免的耗层效应(depletioneffect)，使得等效的栅极介电层厚度增加、栅极电容值下降，进而导致元件驱动能力的衰退等困境。针对此问题，半导体业界更提出以新的栅极材料，例如利用具有功函数(work function)金属层的金属栅极来取代传统的多晶硅栅极，用以作为匹配高介电常数(High-K)栅极介电层的控制电极。
然而，即使利用高介电常数(high-K)栅极介电层取代传统二氧化硅或氮氧化硅栅极介电层，并以具有匹配功函数的金属栅极取代传统多晶硅栅极，如何持续地增加半导体元件效能及确保其可靠度仍为半导体业者所欲解决的问题。
发明内容
因此本发明是披露一种具有金属栅极的半导体元件及其制作方法，以改良现有工艺中所遇到的不足。
本发明优选实施例是披露一种半导体元件，其包括基底、栅极结构设于基底上以及第一遮盖层设于栅极结构的侧壁表面。其中栅极结构包括高介电常数介电层，且第一遮盖层为无氧(oxygen-free)遮盖层。
本发明另一实施例是披露一种制作半导体元件的方法，其包括有下列步骤。首先提供基底，然后形成栅极结构于基底表面，且栅极结构包括高介电常数介电层。接着形成第一遮盖层于栅极结构的侧壁，再形成轻掺杂漏极于栅极两侧的基底中。
附图说明
图1至图6为本发明优选实施例制作具有金属栅极的半导体元件示意图。
图7至图12为本发明另一实施例制作具有金属栅极的半导体元件示意图。
附图标记说明
100 基底 102 浅沟隔离
104 栅极绝缘层 106 高介电常数介电层
108 多晶硅层 110 硬掩模
112 栅极结构 114 第一遮盖层
116 轻掺杂漏极 118 第二遮盖层
120 第三遮盖层 122 第一间隙壁
124 第二间隙壁 126 源极/漏极区域
128 接触洞蚀刻停止层 130 层间介电层
132 栅极沟槽 134 功函数金属层
136 阻障层 138 低阻抗金属层
140 金属栅极
200 基底 202 浅沟隔离
204 栅极绝缘层 206 高介电常数介电层
208 多晶硅层 210 硬掩模
212 栅极结构 214 第一间隙壁
216 轻掺杂漏极 218 第二遮盖层
220 第三遮盖层 222 第二间隙壁
226 源极/漏极区域 228 接触洞蚀刻停止层
230 层间介电层 232 栅极沟槽
234 功函数金属层 236 阻障层
238 低阻抗金属层 240 金属栅极
具体实施方式
请参照图1至图6，图1至图6为本发明优选实施例制作具有金属栅极的半导体元件示意图，且本优选实施例采用后栅极工艺搭配前高介电常数介电层(high-K first)工艺。如图1所示，首先提供基底100，例如硅基底或绝缘层上覆硅(silicon-on-insulator，SOI)基底等，且基底100内形成有多个用来提供电性绝缘的浅沟隔离(shallow trench isolation，STI)102。
接着形成由氧化物、氮化物等的介电材料所构成的栅极绝缘层104在基底100表面，用来当作界面层(interfacial layer)，并再依序形成由高介电常数介电层106、多晶硅层108以及硬掩模110所构成的堆叠薄膜在栅极绝缘层104上。其中，多晶硅层108是用来做为牺牲层，其亦可由不具有任何杂质(undoped)的多晶硅材料、具有N+杂质的多晶硅材料所构成或非晶硅材料所构成。
在本实施例中，高介电常数介电层106可以是一层或多层的结构，其介电常数大致大于20。高介电常数介电层106可以是金属氧化物层，例如稀土金属氧化物层，且可选自由氧化铪(hafnium oxide，HfO2)、硅酸铪氧化合物(hafnium silicon oxide，HfSiO)、硅酸铪氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化铝(aluminum oxide，AlO)、氧化镧(lanthanum oxide，La2O3)、铝酸镧(lanthanum aluminum oxide，LaAlO)、氧化钽(tantalum oxide，Ta2O3)、氧化锆(zirconium oxide，ZrO2)、硅酸锆氧化合物(zirconium silicon oxide，ZrSiO)、锆酸铪(hafnium zirconium oxide，HfZrO)、锶铋钽氧化物(strontiumbismuth tantalate，SrBi2Ta2O9，SBT)、锆钛酸铅(lead zirconate titanate，PbZrxTi1-xO3，PZT)以及钛酸钡锶(barium strontium titanate，BaxSr1-xTiO3，BST)等所组成的群组。硬掩模110则由二氧化硅(SiO2)、氮化硅(SiN)、碳化硅(SiC)或氮氧化硅(SiON)所构成。
接着如图2所示，形成图案化光致抗蚀剂层(图未示)在硬掩模110上，并利用图案化光致抗蚀剂层当作掩模进行图案转移工艺，以单次蚀刻或逐次蚀刻步骤，去除部分的硬掩模110、多晶硅层108、高介电常数介电层106及栅极绝缘层104，并剥除此图案化光致抗蚀剂层，以于基底上形成栅极结构112。
然后覆盖由氮化硅所构成的第一遮盖层114于栅极结构112侧壁及基底100表面，并进行轻掺杂离子注入，将N型或P型杂质注入栅极结构112两侧的基底100中，以形成轻掺杂漏极116。
如图3所示，依序形成由氧化硅所构成的第二遮盖层118及由氮化硅所构成的第三遮盖层120于基底100上并覆盖栅极结构112及第一遮盖层114。在本实施例中，第二遮盖层118优选由氧化硅所构成，且与设于其下的第一遮盖层114具有不同蚀刻率。
随后如图4所示，先进行干蚀刻工艺去除部分第三遮盖层120并停在第二遮盖层118表面，接着进行另一干蚀刻工艺去除部分第二遮盖层118及第一遮盖层114，最后再进行湿式清洗工艺去除上述蚀刻工艺所残留的聚合物，以于栅极结构112侧壁形成由L型第一遮盖层所构成的第一间隙壁122、L型第二遮盖层118以及由剩余第三遮盖层120所构成的第二间隙壁124。
然而，除了上述步骤，本发明另一实施例又可选择先进行干蚀刻工艺去除部分第三遮盖层120并停在第二遮盖层118表面，然后进行另一干蚀刻工艺去除部分第二遮盖层118，最后再以湿式清洗工艺去除部分第一遮盖层114，以制作上述的L型第一间隙壁122、L型第二遮盖层118及第二间隙壁124。
然后可进行离子注入，将N型或P型杂质注入上述间隙壁两侧的基底中以形成源极/漏极区域126。在本优选实施例中，亦可结合选择性应力系统(selective strain scheme，SSS)等工艺，例如利用选择性外延生长(selectiveepitaxial growth，SEG)方法来制作源极/漏极区域。例如，当源极/漏极区域需为P型源极/漏极时，可利用包括有锗化硅(SiGe)的外延层形成源极/漏极区域；而当源极/漏极区域需为N型源极/漏极时，则可利用包括碳化硅(SiC)的外延层形成源极/漏极区域。此外，源极/漏极区域126表面另分别形成有金属硅化物(图未示)。形成上述元件之后，可于基底100上依序形成接触洞蚀刻停止层(contact etch stop layer，CESL)128与层间介电(inter-layerdielectric，ILD)层130。由于形成上述元件的步骤亦为本领域一般技术人员所知，故于此亦不再赘述。
如图5所示，接下来进行平坦化工艺，例如利用化学机械抛光工艺移除部分ILD层130、部分CESL 128与图案化硬掩模110，直至暴露出多晶硅层108。随后还利用适合的蚀刻工艺移除多晶硅层108，而形成栅极沟槽132。此时高介电常数介电层106可作为蚀刻停止层，用以保护下方的栅极绝缘层104不受蚀刻工艺的影响。由于上述平坦化工艺与蚀刻工艺亦为本领域一般技术人员所知，故于此亦不再赘述。
然后如图6所示，在栅极沟槽132内依序形成功函数金属层134、阻障层136以及用以填满栅极沟槽132的低阻抗金属层138。其中，功函数金属层134可视工艺需求包括P型功函数金属或N型功函数金属。最后，再通过平坦化工艺移除多余的低阻抗金属层138、阻障层136与功函数金属层134，完成金属栅极140与具有金属栅极140的半导体元件的制作。
请再参照图7至图12，图7至图12为本发明另一实施例制作具有金属栅极的半导体元件示意图，且本实施例同样采用后栅极工艺搭配前高介电常数介电层工艺。
如图7所示，首先提供基底200，例如硅基底或绝缘层上覆硅基底等，且基底200内形成有多个用来提供电性隔离的浅沟绝缘(shallow trenchisolation，STI)202。
接着形成由氧化物、氮化物等的介电材料所构成的栅极绝缘层204在基底200表面，当作界面层(interfacial layer)，并再依序形成由高介电常数介电层206、多晶硅层208以及硬掩模210所构成的堆叠薄膜在栅极绝缘层204上。其中，多晶硅层208是用来做为牺牲层，其亦可由不具有任何杂质(undoped)的多晶硅材料、具有N+杂质的多晶硅材料所构成或非晶硅材料所构成。
如图8所示，形成图案化光致抗蚀剂层(图未示)在硬掩模210上，并利用图案化光致抗蚀剂层当作掩模进行图案转移工艺，以单次蚀刻或逐次蚀刻步骤，去除部分的硬掩模210、多晶硅层208、高介电常数介电层206及栅极绝缘层204，并剥除此图案化光致抗蚀剂层，以于基底上形成栅极结构212。
然后覆盖由氮化硅所构成的第一遮盖层(图未示)于栅极结构212侧壁及基底200表面，并进行回蚀刻工艺，去除部分设于基底200表面的第一遮盖层以于栅极结构212侧壁形成第一间隙壁214。接着进行轻掺杂离子注入，将N型或P型杂质注入栅极结构212两侧的基底200中，以形成轻掺杂漏极216。然后形成由氧化硅所构成的第二遮盖层218并覆盖栅极结构212、第一间隙壁214及基底200表面。
随后如图9所示，形成由氮化硅所构成的第三遮盖层220于基底200上并覆盖第二遮盖层218。在本实施例中，由于第二遮盖层218是由氧化硅所构成，因此与设于其上的第三遮盖层220优选具有不同蚀刻率。
如图10所示，先进行干蚀刻工艺去除部分第三遮盖层220并停在第二遮盖层218表面，然后再进行湿蚀刻工艺去除部分的第二遮盖层218，以于栅极结构侧壁212形成第一间隙壁214、L型第二遮盖层218以及由氮化硅所构成的第二间隙壁222。
然后可进行离子注入，将N型或P型杂质注入上述间隙壁两侧的基底中以形成源极/漏极区域226。在本实施例中，亦可结合选择性应力系统(selectivestrain scheme，SSS)等工艺，例如利用选择性外延生长(selective epitaxialgrowth，SEG)方法来制作源极/漏极区域。例如，当源极/漏极区域226需为P型源极/漏极时，可利用包括有锗化硅(SiGe)的外延层形成源极/漏极区域；而当源极/漏极区域226需为N型源极/漏极时，则可利用包括碳化硅(SiC)有的外延层形成源极/漏极区域。此外，源极/漏极区域226表面可分别形成有金属硅化物(图未示)。形成上述元件之后，可于基底200上依序形成接触洞蚀刻停止层(contact etch stop layer，CESL)228与层间介电(inter-layer dielectric，ILD)层230。由于形成上述元件的步骤亦为本领域一般技术人员所知，故于此亦不再赘述。
如图11所示，接下来进行平坦化工艺，例如利用化学机械抛光工艺移除部分ILD层230、部分CESL 228与硬掩模210，直至暴露出多晶硅层208。随后还利用适合的蚀刻工艺移除多晶硅层208，而形成栅极沟槽232。此时高介电常数介电层206可作为蚀刻停止层，用以保护下方的栅极绝缘层204不受蚀刻工艺的影响。由于上述平坦化工艺与蚀刻工艺亦为本领域一般技术人员所知，故于此亦不再赘述。
然后如图12所示，在栅极沟槽232内依序形成功函数金属层234、阻障层236以及用以填满栅极沟槽232的低阻抗金属层238。其中，功函数金属层234可视工艺需求包括P型功函数金属或N型功函数金属。最后，再通过平坦化工艺移除多余的低阻抗金属层238、阻障层236与功函数金属层234，完成金属栅极240与具有金属栅极240的半导体元件的制作。
综上所述，本发明优选于制作轻掺杂漏极前先于栅极结构侧壁形成由无氧遮盖层用来保护栅极结构中的高介电常数介电层。在本发明的实施例中，无氧遮盖层优选由氮化硅所构成，且优选贴附并接触栅极结构中的硬掩模、多晶硅层、高介电常数介电层及栅极绝缘层。由于已知工艺在制作轻掺杂漏极前于栅极结构的侧壁处通常不具有任何用来保护高介电常数介电层的材料层，例如本案所披露的遮盖层，使高介电常数介电层容易在后续诸如轻掺杂离子注入的湿式清洗、氧剥除、形成间隙壁等工艺中的湿式清洗步骤中被去除。因此通过上述实施例于制作轻掺杂漏极前先于栅极结构侧壁形成用来保护栅极结构的无氧遮盖层，本发明可有效改善上述缺点并避免高介电常数介电层于工艺中受到损害。
另外需注意的是，上述实施例所披露制作半导体元件的步骤虽以后栅极工艺搭配前高介电常数介电层工艺为例，但不局限于此，本发明又可将上述实施例应用至前栅极工艺及后高介电常数介电层工艺，此变型均属本发明所涵盖的范围。其中，前栅极工艺的栅极结构优选包括栅极绝缘层、高介电常数介电层设于栅极绝缘层上以及多晶硅栅极设于高介电常数介电层上，且高介电常数介电层优选为一字型高介电常数介电层。而在后高介电常数介电层工艺中，栅极结构则包括栅极绝缘层、高介电常数介电层设于栅极绝缘层上以及金属栅极设于高介电常数介电层上，其中高介电常数介电层则优选为U型高介电常数介电层。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的等同变化与修饰，皆应属本发明的涵盖范围。
Claims (24)
1.一种半导体元件，包括：
基底；
栅极结构设于该基底上，该栅极结构包括高介电常数介电层；以及
第一遮盖层设于该栅极结构的侧壁表面，且该第一遮盖层为无氧遮盖层。
2.如权利要求1所述的半导体元件，其中该第一遮盖层为第一间隙壁。
3.如权利要求2所述的半导体元件，另包括第二遮盖层设于该第一间隙壁的侧壁，该第二遮盖层的材料不同于该第一遮盖层的材料，且该第二遮盖层为L型遮盖层。
4.如权利要求3所述的半导体元件，其中该第二遮盖层的蚀刻率不同于该第一遮盖层的蚀刻率。
5.如权利要求3所述的半导体元件，另包括第二间隙壁设于该第二遮盖层上。
6.如权利要求1所述的半导体元件，其中该第一遮盖层为L型遮盖层。
7.如权利要求6所述的半导体元件，另包括第二遮盖层设于该第一遮盖层的侧壁，该第二遮盖层的材料不同于该第一遮盖层的材料，且该第二遮盖层为L型遮盖层。
8.如权利要求7所述的半导体元件，其中该第二遮盖层的蚀刻率不同于该第一遮盖层的蚀刻率。
9.如权利要求7所述的半导体元件，另包括第二间隙壁设于该第二遮盖层上。
10.如权利要求1所述的半导体元件，其中该栅极结构包括：
栅极绝缘层；
该高介电常数介电层设于该栅极绝缘层上；以及
多晶硅栅极设于该高介电常数介电层上。
11.如权利要求10所述的半导体元件，其中该高介电常数介电层为一字型高介电常数介电层。
12.如权利要求1所述的半导体元件，其中该栅极结构包括：
栅极绝缘层；
该高介电常数介电层设于该栅极绝缘层上；以及
金属栅极设于该高介电常数介电层上。
13.如权利要求12所述的半导体元件，其中该高介电常数介电层为一字型高介电常数介电层或U型高介电常数介电层。
14.一种制作半导体元件的方法，包括：
提供基底；
形成栅极结构于该基底表面，且该栅极结构包括高介电常数介电层；
形成第一遮盖层于该栅极结构的侧壁；以及
形成轻掺杂漏极于该栅极结构两侧的该基底中。
15.如权利要求14所述的方法，其中该第一遮盖层为无氧遮盖层。
16.如权利要求14所述的方法，其中形成该轻掺杂漏极后另包括：
形成第二遮盖层于该第一遮盖层上；
形成第三遮盖层于该第二遮盖层上；
进行第一蚀刻工艺，去除部分该第三遮盖层以形成第二间隙壁；以及
进行第二蚀刻工艺，去除部分该第二遮盖层及该第一遮盖层以形成L型第二遮盖层及L型第一间隙壁于该栅极结构的侧壁。
17.如权利要求16所述的方法，其中该第一遮盖层包括氮化硅、该第二遮盖层包括氧化硅以及该第三遮盖层包括氮化硅。
18.如权利要求16所述的方法，其中该第一蚀刻工艺及该第二蚀刻工艺包括干蚀刻工艺。
19.如权利要求14所述的方法，其中形成该轻掺杂漏极后另包括：
形成第二遮盖层于该第一遮盖层上；
形成第三遮盖层于该第二遮盖层上；
进行第一蚀刻工艺，去除部分该第三遮盖层以形成第二间隙壁；
进行第二蚀刻工艺，去除部分该第二遮盖层以形成L型第二遮盖层；以及
进行第三蚀刻工艺，去除部分该第一遮盖层以形成L型第一间隙壁。
20.如权利要求19所述的方法，其中该第一遮盖层包括氮化硅、该第二遮盖层包括氧化硅以及该第三遮盖层包括氮化硅。
21.如权利要求19所述的方法，其中该第一蚀刻工艺及该第二蚀刻工艺包括干蚀刻工艺，且该第三蚀刻工艺包括湿蚀刻工艺。
22.如权利要求14所述的方法，其中形成该轻掺杂漏极后另包括：
于形成该轻掺杂漏极前进行第一蚀刻工艺去除部分该第一遮盖层，使剩余的该第一遮盖层形成第一间隙壁于该栅极结构的侧壁；
形成第二遮盖层并覆盖该栅极结构、该第一间隙壁及该基底表面；
形成第三遮盖层于该第二遮盖层上；
进行第二蚀刻工艺，去除部分该第三遮盖层以形成第二间隙壁；以及
进行第三蚀刻工艺，去除部分该第二遮盖层以形成L型第二遮盖层于该第一间隙壁的侧壁。
23.如权利要求22所述的方法，其中该第一遮盖层包括氮化硅、该第二遮盖层包括氧化硅以及该第三遮盖层包括氮化硅。
24.如权利要求22所述的方法，其中该第一蚀刻工艺包括回蚀刻工艺、该第二蚀刻工艺包括干蚀刻工艺以及该第三蚀刻工艺包括湿蚀刻工艺。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20121017 |
|
| RJ01 | Rejection of invention patent application after publication |