DE102016203640B4 - Bildung eines Kontakts mit Luft-Zwischenraum zur Reduzierung einer parasitären Kapazität - Google Patents

Bildung eines Kontakts mit Luft-Zwischenraum zur Reduzierung einer parasitären Kapazität Download PDF

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Abstract

Halbleiterstruktur, die aufweist:eine funktionelle Gate-Struktur, die sich auf einer Oberfläche eines Teilbereichs aus einem Halbleitermaterial befindet und einen U-förmigen Teilbereich mit einem Gate-Dielektrikum und einen Teilbereich mit einem Gate-Leiter beinhaltet;einen Source-Bereich, der sich auf einer Seite der funktionellen Gate-Struktur befindet, wobei der Source-Bereich eine oberste Oberfläche, die sich oberhalb einer obersten Oberfläche des Teilbereichs aus einem Halbleitermaterial befindet, und eine weitere Oberfläche aufweist, die einen Teilbereich des U-förmigen Gate-Dielektrikums berührt;einen Drain-Bereich, der sich auf einer anderen Seite der funktionellen Gate-Struktur befindet, wobei der Drain-Bereich eine oberste Oberfläche, die sich oberhalb einer obersten Oberfläche des Teilbereichs aus einem Halbleitermaterial befindet, und eine weitere Oberfläche aufweist, die einen Teilbereich des U-förmigen Gate-Dielektrikums berührt;eine Kontakt-Struktur, die sich auf der obersten Oberfläche des wenigstens einen von dem Source-Bereich und dem Drain-Bereich befindet; undeinen Middle-of-the-Line-Kontakt mit einem Luft-Zwischenraum, der sich zwischen der Kontakt-Struktur und der funktionellen Gate-Struktur und oberhalb von wenigstens einem von dem Source-Bereich und dem Drain-Bereich befindet, wobei der Middle-of-the-Line-Kontakt mit einem Luft-Zwischenraum mittels eines Teilbereichs aus einem konformen dielektrischen Material abgedichtet ist.

Description

  • HINTERGRUND
  • Die vorliegende Anmeldung bezieht sich auf eine Halbleiterstruktur sowie auf ein Verfahren zum Bilden derselben. Spezieller bezieht sich die vorliegende Anmeldung auf eine Halbleiterstruktur, die einen Middle-of-the-Line(MOL)-Kontakt mit einem Luft-Zwischenraum beinhaltet, wobei der Kontakt über einem Source-/Drain-Bereich positioniert ist und mit einem Teilbereich einer funktionellen Gate-Struktur in Kontakt kommt (d.h. diesen berührt), sowie auf ein Verfahren zum Bilden einer derartigen Halbleiterstruktur.
  • Feldeffekttransistoren (FETs) sind der Grundbaustein heutiger integrierter Schaltkreise. Derartige Transistoren können in herkömmlichen Bulk-Substraten (wie beispielsweise Silicium) oder in Halbleiter-auf-lsolator(SOI)-Substraten gebildet werden. FETs des Standes der Technik können unter Verwendung eines Gate-first-Prozesses oder eines Gate-last-Prozesses hergestellt werden. Bei einem Gate-first-Prozess wird zuerst ein Stapel aus einem Gate-Material gebildet, gefolgt von der Bildung von Source-/Drain-Bereichen. Bei einem Gate-last-Prozess werden die Source-/Drain-Bereiche vor einem Ersetzen einer Opfer-Gate-Struktur durch eine funktionelle Gate-Struktur gebildet.
  • Bei beiden Prozessen ist auf den vertikalen Seitenwänden der funktionellen Gate-Struktur typischerweise ein Gate-Abstandshalter vorhanden, der aus einem dielektrischen Material besteht, wie zum Beispiel Siliciumdioxid. Das Vorhandensein eines Gate-Abstandshalters ist eine Quelle für eine parasitäre Kapazität, die dem Miller-Effekt unterliegt. Es gab Vorschläge, herkömmliche Gate-Abstandshalter durch Abstandshalter mit einem Luft-Zwischenraum zu ersetzen. Sämtliche Vorschläge, die bis heute bekannt sind, beinhalten jedoch die Verwendung eines Opfer-Gate-Abstandshalters, der vor einer Bildung der Source-/Drain-Bereiche gebildet wird und dann irgendwann nach der Source-/Drain-Bildung entfernt wird. Ein derartiger Prozess ist sehr schwierig und nicht leicht herzustellen.
  • Im Hinblick auf das Vorstehende gibt es eine weiter bestehende Notwendigkeit für eine Bereitstellung von FETs, bei denen kein Gate-Dielektrikum-Abstandshalter vorhanden ist und die ein Verfahren beinhalten, das leicht zu implementieren ist und das hinsichtlich der Fertigung machbar ist.
  • Die US 2014 / 0 203 348 A1 betrifft eine Halbleitervorrichtung, die Folgendes enthält: eine Gate-Elektrode, die sich über eine auf einem Substrat angeordnete Halbleiterfinne kreuzt, eine zwischen der Gate-Elektrode und der Halbleiterfinne angeordnete dielektrische Gate-Schicht, einen Kanalbereich mit einer in der Halbleiterfinne unter der Gate-Elektrode definierten dreidimensionalen Struktur, Verunreinigungsbereiche, die in der Halbleiterfinne an beiden Seiten der Gate-Elektrode und im Abstand von der Gate-Elektrode angeordnet sind, eine erste dielektrische Zwischenschicht, die eine gesamte Oberfläche des Substrats mit Ausnahme der Gate-Elektrode bedeckt, erste Kontaktanschlüsse, die durch die erste dielektrische Zwischenschicht hindurchgehen und die Verunreinigungsbereiche berühren, und eine zweite dielektrische Zwischenschicht, die die Gate-Elektrode bedeckt und teilweise einen Raum zwischen der Gate-Elektrode und den Verunreinigungsbereichen füllt, um einen Luftspalt zwischen der Gate-Elektrode und den Verunreinigungsbereichen zu definieren.
  • Die US 2014 / 0 054 713 A1 betrifft eine Halbleitervorrichtung, die Folgendes enthält: ein erstes Gate-Muster, das in einem Peripheriebereich eines Substrats angeordnet ist; ein zweites Gate-Muster, das in einem Zellbereich des Substrats angeordnet ist; einen ersten Isolator, der an Seitenwänden des ersten Gate-Musters ausgebildet ist; und einen zweiten Isolator, der an Seitenwänden des zweiten Gate-Musters ausgebildet ist, wobei sich eine Dielektrizitätskonstante des ersten Isolators von einer Dielektrizitätskonstante des zweiten Isolators unterscheidet, und wobei eine Höhe des zweiten Isolators größer ist als eine Höhe des zweiten Gate-Musters. Die US 2013 / 0 093 019 A1 betrifft einen Transistor, zum Beispiel einen FinFET, der eine Gate-Struktur aufweist, die über einem Substrat angeordnet ist. Die Gate-Struktur weist eine Breite und auch eine Länge und eine Höhe auf, welche zwei gegenüberliegende Seitenwände der Gate-Struktur definieren. Der Transistor weist ferner mindestens einen elektrisch leitfähigen Kanal zwischen einer Source-Zone und einer Drain-Zone, welcher durch die Seitenwände der Gate-Struktur hindurch führt; eine dielektrische Schicht, welche über der Gate-Struktur und Abschnitten des elektrisch leitfähigen Kanals angeordnet ist, die außerhalb der Gate-Struktur liegen; und einen Luftspalt auf, der unter der dielektrischen Schicht liegt. Der Luftspalt ist in Nachbarschaft zu den Seitenwänden der Gate-Struktur angeordnet und wirkt so, dass er die parasitäre Kapazität des Transistors verringert. Es wird auch mindestens ein Verfahren zur Herstellung des Transistors offenbart.
  • KURZDARSTELLUNG
  • Bei einem Aspekt der vorliegenden Anmeldung wird eine Halbleiterstruktur bereitgestellt, die eine verringerte Miller-Kapazität aufweist. Bei einer Ausführungsform der vorliegenden Anmeldung beinhaltet die Halbleiterstruktur eine funktionelle Gate-Struktur, die sich auf einer Oberfläche eines Teilbereichs aus einem Halbleitermaterial befindet und einen Teilbereich mit einem U-förmigen Gate-Dielektrikum sowie einen Teilbereich mit einem Gate-Leiter beinhaltet. Ein Source-Bereich befindet sich auf einer Seite der funktionellen Gate-Struktur. Der Source-Bereich weist eine oberste Oberfläche, die sich oberhalb einer obersten Oberfläche des Teilbereichs aus einem Halbleitermaterial befindet, und eine weitere Oberfläche auf, die einen Teilbereich des U-förmigen Gate-Dielektrikums berührt. Ein Drain-Bereich befindet sich auf einer anderen Seite der funktionellen Gate-Struktur. Der Drain-Bereich weist eine oberste Oberfläche, die sich oberhalb einer obersten Oberfläche des Teilbereichs aus einem Halbleitermaterial befindet, sowie eine andere Oberfläche auf, die einen Teilbereich des U-förmigen Gate-Dielektrikums berührt. Auf der obersten Oberfläche von wenigstens einem von dem Source-Bereich und dem Drain-Bereich befindet sich eine Kontakt-Struktur. Ein Middle-of-the-Line-Kontakt mit einem Luft-Zwischenraum befindet sich zwischen der Kontakt-Struktur und der funktionellen Gate-Struktur und oberhalb von wenigstens einem von dem Source-Bereich und dem Drain-Bereich. Der Middle-of-the-Line-Kontakt mit einem Luft-Zwischenraum ist mittels eines Teilbereichs aus einem konformen dielektrischen Material abgedichtet.
  • Bei einem weiteren Aspekt der vorliegenden Anmeldung wird ein Verfahren zum Bilden einer Halbleiterstruktur bereitgestellt, die eine verringerte Miller-Kapazität aufweist. Bei einer Ausführungsform beinhaltet das Verfahren ein Bereitstellen einer Opfer-Isolator-Struktur auf einer Oberfläche eines Teilbereichs aus einem Halbleitermaterial. Ein Source-Bereich wird epitaxial auf einer Seite der Opfer-Isolator-Struktur aufgewachsen, und ein Drain-Bereich wird epitaxial auf einer anderen Seite der Opfer-Isolator-Struktur aufgewachsen. Sowohl der Source-Bereich als auch der Drain-Bereich weisen eine oberste Oberfläche auf, die sich oberhalb einer obersten Oberfläche des Teilbereichs aus einem Halbleitermaterial befindet. Die Opfer-Isolator-Struktur wird dann durch eine funktionelle Gate-Struktur ersetzt. Die funktionelle Gate-Struktur weist einen U-förmigen Teilbereich mit einem Gate-Dielektrikum sowie einen Teilbereich mit einem Gate-Leiter auf. Eine andere Oberfläche sowohl des Source-Bereichs als auch des Drain-Bereichs berührt einen Teilbereich des U-förmigen Teilbereichs mit einem Gate-Dielektrikum. Dann wird ein Teilbereich aus einem Opfer-Kontakt-Material innerhalb einer Kontaktöffnung und entlang einer vertikalen Seitenwand der funktionellen Gate-Struktur gebildet. Als nächstes wird eine Kontakt-Struktur auf der obersten Oberfläche von wenigstens einem von dem Source-Bereich und dem Drain-Bereich gebildet. Dann wird der Teilbereich aus einem Opfer-Kontakt-Material entfernt, und anschließend wird ein Middle-of-the-Line-Kontakt mit einem Luft-Zwischenraum innerhalb eines Teilbereichs eines Volumens gebildet, das zuvor von dem Teilbereich aus einem Opfer-Kontakt-Material eingenommen wurde.
  • Figurenliste
    • 1A ist eine Ansicht von oben nach unten auf eine exemplarische Halbleiterstruktur gemäß einer Ausführungsform der vorliegenden Anmeldung, die eine Mehrzahl von Teilbereichen aus einem Halbleitermaterial beinhaltet, die sich auf einer Oberfläche eines Substrats befinden.
    • 1B ist eine vertikale Querschnittansicht der exemplarischen Halbleiterstruktur entlang einer vertikalen Ebene B-B von 1A.
    • 1C ist eine vertikale Querschnittansicht der exemplarischen Halbleiterstruktur entlang einer vertikalen Ebene C-C von 1A.
    • 2A ist eine Ansicht von oben nach unten auf die exemplarische Halbleiterstruktur von 1A nach einem Bilden einer Mehrzahl von Opfer-Isolator-Strukturen, die sich über jedem Teilbereich aus einem Halbleitermaterial erstrecken und die sich auf der Oberfläche des Substrats befinden.
    • 2B ist eine vertikale Querschnittansicht der exemplarischen Halbleiterstruktur entlang einer vertikalen Ebene B-B von 2A.
    • 2C ist eine vertikale Querschnittansicht der exemplarischen Halbleiterstruktur entlang einer vertikalen Ebene C-C von 2A.
    • 2D ist eine vertikale Querschnittansicht der exemplarischen Halbleiterstruktur entlang einer vertikalen Ebene D-D von 2A.
    • 3A ist eine Ansicht von oben nach unten auf die exemplarische Halbleiterstruktur von 2A nach einem Bilden von Source-/Drain-Bereichen auf Teilbereichen von jedem Teilbereich aus einem Halbleitermaterial, die nicht durch eine Opfer-Isolator-Struktur geschützt sind.
    • 3B ist eine vertikale Querschnittansicht der exemplarischen Halbleiterstruktur entlang einer vertikalen Ebene B-B von 3A.
    • 3C ist eine vertikale Querschnittansicht der exemplarischen Halbleiterstruktur entlang einer vertikalen Ebene C-C von 3A.
    • 3D ist eine vertikale Querschnittansicht der exemplarischen Halbleiterstruktur entlang einer vertikalen Ebene D-D von 3A.
    • 4A ist eine Ansicht von oben nach unten auf die exemplarische Halbleiterstruktur von 3A nach einem Bilden eines planarisierenden dielektrischen Materials, das eine oberste Oberfläche aufweist, die koplanar zu einer obersten Oberfläche von jeder Opfer-Isolator-Struktur ist.
    • 4B ist eine vertikale Querschnittansicht der exemplarischen Halbleiterstruktur entlang einer vertikalen Ebene B-B von 4A.
    • 4C ist eine vertikale Querschnittansicht der exemplarischen Halbleiterstruktur entlang einer vertikalen Ebene C-C von 4A.
    • 4D ist eine vertikale Querschnittansicht der exemplarischen Halbleiterstruktur entlang einer vertikalen Ebene D-D von 4A,
    • 5A ist eine Ansicht von oben nach unten auf die exemplarische Halbleiterstruktur von 4A nach einem Ersetzen jeder Opfer-Isolator-Struktur durch eine funktionelle Gate-Struktur.
    • 5B ist eine vertikale Querschnittansicht der exemplarischen Halbleiterstruktur entlang einer vertikalen Ebene B-B von 5A.
    • 5C ist eine vertikale Querschnittansicht der exemplarischen Halbleiterstruktur entlang einer vertikalen Ebene C-C von 5A.
    • 5D ist eine vertikale Querschnittansicht der exemplarischen Halbleiterstruktur entlang einer vertikalen Ebene D-D von 5A.
    • 6A ist eine Ansicht von oben nach unten auf die exemplarische Halbleiterstruktur von 5A nach einem Freilegen von einigen der Source-/Drain-Bereiche.
    • 6B ist eine vertikale Querschnittansicht der exemplarischen Halbleiterstruktur entlang einer vertikalen Ebene B-B von 6A.
    • 6C ist eine vertikale Querschnittansicht der exemplarischen Halbleiterstruktur entlang einer vertikalen Ebene C-C von 6A.
    • 6D ist eine vertikale Querschnittansicht der exemplarischen Halbleiterstruktur entlang einer vertikalen Ebene D-D von 6A.
    • 7A ist eine Ansicht von oben nach unten auf die exemplarische Halbleiterstruktur von 6A nach dem Bilden eines Teilbereichs aus einem Opfer-Kontakt-Material.
    • 7B ist eine vertikale Querschnittansicht der exemplarischen Halbleiterstruktur entlang einer vertikalen Ebene B-B von 7A.
    • 7C ist eine vertikale Querschnittansicht der exemplarischen Halbleiterstruktur entlang einer vertikalen Ebene C-C von 7A.
    • 7D ist eine vertikale Querschnittansicht der exemplarischen Halbleiterstruktur entlang einer vertikalen Ebene D-D von 7A.
    • 8A ist eine Ansicht von oben nach unten auf die exemplarische Halbleiterstruktur von 7A nach einem Bilden einer Kontakt-Struktur.
    • 8B ist eine vertikale Querschnittansicht der exemplarischen Halbleiterstruktur entlang einer vertikalen Ebene B-B von 8A.
    • 8C ist eine vertikale Querschnittansicht der exemplarischen Halbleiterstruktur entlang einer vertikalen Ebene C-C von 8A.
    • 8D ist eine vertikale Querschnittansicht der exemplarischen Halbleiterstruktur entlang einer vertikalen Ebene D-D von 8A.
    • 9A ist eine Ansicht von oben nach unten auf die exemplarische Halbleiterstruktur von 8A nach einem Entfernen des Teilbereichs aus einem Opfer-Kontakt-Material, um einen Luft-Zwischenraum bereitzustellen.
    • 9B ist eine vertikale Querschnittansicht der exemplarischen Halbleiterstruktur entlang einer vertikalen Ebene B-B von 9A,
    • 9C ist eine vertikale Querschnittansicht der exemplarischen Halbleiterstruktur entlang einer vertikalen Ebene C-C von 9A.
    • 9D ist eine vertikale Querschnittansicht der exemplarischen Halbleiterstruktur entlang einer vertikalen Ebene D-D von 9A.
    • 10A ist eine Ansicht von oben nach unten auf die exemplarische Halbleiterstruktur von 9A nach einem Bilden eines nicht-konformen dielektrischen Materials, das den Luft-Zwischenraum abdichtet und einen Middle-of-the-Line-Kontakt mit einem Luft-Zwischenraum bereitstellt.
    • 10B ist eine vertikale Querschnittansicht der exemplarischen Halbleiterstruktur entlang einer vertikalen Ebene B-B von 10A.
    • 10C ist eine vertikale Querschnittansicht der exemplarischen Halbleiterstruktur entlang einer vertikalen Ebene C-C von 10A.
    • 10D ist eine vertikale Querschnittansicht der exemplarischen Halbleiterstruktur entlang einer vertikalen Ebene D-D von 10A.
    • 11 ist eine Querschnittansicht einer Halbleiterstruktur des Standes der Technik, bei der Abstandshalter mit einem Luft-Zwischenraum unter Verwendung eines herkömmlichen Prozessablaufs hergestellt werden.
  • DETAILLIERTE BESCHREIBUNG
  • Gemäß einer Ausführungsform des vorstehenden Verfahrens wird die Kontaktöffnung gebildet, indem das planarisierende dielektrische Material entfernt wird, das sich oberhalb von wenigstens einem von dem Source-Bereich und dem Drain-Bereich befindet.
  • Gemäß einer Ausführungsform des vorstehenden Verfahrens weist das Entfernen des planarisierenden dielektrischen Materials Lithographie- und Ätzvorgänge auf.
  • Gemäß einer Ausführungsform des vorstehenden Verfahrens weist das Bilden des Teilbereichs aus einem Opfer-Kontakt-Material ein Abscheiden von amorphem Silicium und ein Ätzen des amorphen Siliciums auf.
  • Gemäß einer Ausführungsform des vorstehenden Verfahrens weist das Bilden der Kontaktstruktur ein Bereitstellen eines Teilbereichs aus einem Kontakt-Metall sowie einer Oberfläche eines Kontakt-Metall-Überzugs auf.
  • Gemäß einer Ausführungsform des vorstehenden Verfahrens stellt das Entfernen des Teilbereichs aus einem Opfer-Kontakt-Material einen Luft-Zwischenraum bereit, und das Bilden der Kontakt-Struktur weist ein Abdichten des Luft-Zwischenraums mittels Bilden eines konformen dielektrischen Materials auf, das sich über dem Luft-Zwischenraum und sowohl über die funktionelle Gate-Struktur als auch die Kontakt-Struktur hinweg erstreckt.
  • Nunmehr wird die vorliegende Anmeldung unter Bezugnahme auf die folgende Erörterung und die Zeichnungen, die mit der vorliegenden Anmeldung einhergehen, detaillierter beschrieben. Es ist anzumerken, dass die Zeichnungen der vorliegenden Anmeldung lediglich für illustrative Zwecke bereitgestellt sind und von daher die Zeichnungen nicht maßstabsgetreu gezeichnet sind. Es ist außerdem anzumerken, dass gleiche und entsprechende Elemente mit gleichen Bezugszeichen bezeichnet sind.
  • In der folgenden Beschreibung sind zahlreiche spezifische Details dargelegt, wie beispielsweise spezielle Strukturen, Komponenten, Materialien, Abmessungen, Prozessschritte sowie Techniken, um ein Verständnis der verschiedenen Ausführungsformen der vorliegenden Anmeldung bereitzustellen. Für einen Fachmann ist jedoch ersichtlich, dass die verschiedenen Ausführungsformen der vorliegenden Anmeldung ohne diese spezifischen Details praktiziert werden können. Bei weiteren Beispielen wurden allgemein bekannte Strukturen oder Prozessschritte nicht im Detail beschrieben, um ein Verschleiern der vorliegenden Anmeldung zu vermeiden.
  • Als erstes bezugnehmend auf die 1A bis 1C sind gemäß einer Ausführungsform der vorliegenden Anmeldung verschiedene Ansichten einer exemplarischen Halbleiterstruktur dargestellt, die eine Mehrzahl von Teilbereichen 14P aus einem Halbleitermaterial beinhaltet, die sich auf einer Oberfläche eines Substrats befinden. Wenngleich eine Mehrzahl von Teilbereichen 14P aus einem Halbleitermaterial beschrieben und dargestellt ist, zieht die vorliegende Anmeldung Ausführungsformen in Betracht, bei denen ein einzelner Teilbereich 14P aus einem Halbleitermaterial gebildet wird.
  • Bei einigen Ausführungsformen der vorliegenden Anmeldung und wie in den Zeichnungen der vorliegenden Anmeldung dargestellt, handelt es sich bei jedem Teilbereich 14P aus einem Halbleitermaterial der Mehrzahl von Teilbereichen aus einem Halbleitermaterial um eine Halbleiter-Fin. Bei einer derartigen Ausführungsform und wie es gezeigt ist, ist jeder Teilbereich 14P aus einem Halbleitermaterial parallel zu jedem anderen orientiert. Bei einer weiteren Ausführungsform der vorliegenden Anmeldung (nicht gezeigt) handelt es sich bei jedem Teilbereich 14P aus einem Halbleitermaterial der Mehrzahl von Teilbereichen aus einem Halbleitermaterial um einen Halbleiter-Nanodraht, dessen Enden an einem entsprechenden Pad-Bereich aus einem Halbleitermaterial angebracht sind. Bei noch einer weiteren Ausführungsform (ebenfalls nicht gezeigt) kann jeder Teilbereich 14P aus einem Halbleitermaterial einen aktiven Bereich einer Halbleiter-Einheit eines planaren Halbleitersubstrats repräsentieren. Bei einer derartigen Ausführungsform ist jeder aktive Bereich einer Halbleiter-Einheit durch eine Graben-Isolations-Struktur (nicht gezeigt) getrennt, wie für den Fachmann allgemein bekannt ist.
  • Bei einer Ausführungsform der vorliegenden Anmeldung und wie es gezeigt ist, weist das Substrat von unten nach oben ein Handhabungssubstrat 10 und eine Isolator-Schicht 14 auf. Bei noch einer weiteren Ausführungsform (nicht gezeigt) weist das Substrat einen verbliebenen Teilbereich eines Bulk-Halbleitersubstrats auf. Wenn der Begriff „Bulk“ in Verbindung mit dem Ausdruck „Halbleitersubstrat“ verwendet wird, bedeutet er, dass das gesamte Substrat aus wenigstens einem Halbleitermaterial besteht.
  • Die exemplarische Halbleiterstruktur, die in den 1A bis 1C gezeigt ist, kann gebildet werden, indem als erstes ein Bulk-Halbleitersubstrat oder ein Halbleiter-auf-Isolator(SOI)-Substrat bereitgestellt wird. Wenn in der vorliegenden Anmeldung ein Bulk-Halbleitersubstrat eingesetzt wird, kann das wenigstens eine Halbleitermaterial, welches das Bulk-Halbleitersubstrat bereitstellt, Materialien aus Si, Ge, SiGe, SiC, SiGeC, III/V-Verbindungshalbleitern, wie zum Beispiel InAs, InP, InAsP und GaAs, sowie II/VI-Verbindungshalbleitern beinhalten, ist jedoch nicht auf diese beschränkt. Bei einer derartigen Ausführungsform kann ein oberster Teilbereich der Schicht aus einem Halbleitermaterial des Bulk-Halbleitersubstrats als jeder Teilbereich 14P aus einem Halbleitermaterial verwendet werden, während der verbleibende Teilbereich des Bulk-Halbleitersubstrats als das Substrat verwendet werden kann. Bei einigen Ausführungsformen der vorliegenden Anmeldung kann das Bulk-Halbleitersubstrat ein einkristallines Halbleitermaterial sein. Bei anderen Ausführungsformen der vorliegenden Anmeldung kann das Bulk-Halbleitersubstrat ein polykristallines Halbleitermaterial oder ein amorphes Halbleitermaterial sein. Die Kristall-Orientierung des Bulk-Halbleitersubstrats kann {100}, {110} oder {111} sein. Bei der vorliegenden Anmeldung können auch andere kristallographische Orientierungen außer jenen spezifisch erwähnten verwendet werden.
  • Wenn ein SOI-Substrat eingesetzt wird, beinhaltet das SOl-Substrat von unten nach oben das Handhabungssubstrat 10, die Isolator-Schicht 12 und eine oberste Halbleiterschicht. Die oberste Halbleiterschicht des SOI-Substrats stellt jeden Teilbereich 14P aus einem Halbleitermaterial der in den 1A bis 1C gezeigten Struktur bereit. Bei einigen Ausführungsformen der vorliegenden Anmeldung können das Handhabungssubstrat 10 und die oberste Halbleiterschicht des SOI-Substrats ein gleiches Halbleitermaterial aufweisen. Bei anderen Ausführungsformen der vorliegenden Anmeldung können das Handhabungssubstrat 10 und die oberste Halbleiterschicht des SOI-Substrats ein unterschiedliches Halbleitermaterial aufweisen. Das (die) Halbleitermaterial(ien), das (die) als das Handhabungssubstrat 10 und die oberste Halbleiterschicht verwendet werden kann (können), beinhaltet (beinhalten) eines der Halbleitermaterialien, die vorstehend für das Bulk-Halbleitersubstrat erwähnt wurden. Bei einer Ausführungsform bestehen sowohl das Handhabungssubstrat 10 als auch die oberste Halbleiterschicht des SOI-Substrats aus Silicium. Bei einigen Ausführungsformen handelt es sich bei dem Handhabungssubstrat 10 um ein Nicht-Halbleitermaterial, das zum Beispiel ein dielektrisches Material und/oder ein leitfähiges Material beinhaltet.
  • Das Handhabungssubstrat 10 und die oberste Halbleiterschicht des SOI-Substrats können die gleiche oder eine unterschiedliche Kristall-Orientierung aufweisen, die irgendeine jener vorstehend für das Bulk-Halbleitersubstrat erwähnten beinhaltet. Bei dem Handhabungssubstrat 10 und/oder der obersten Halbleiterschicht des SOI-Substrats kann es sich um ein einkristallines Halbleitermaterial, ein polykristallines Material oder ein amorphes Material handeln. Typischerweise besteht wenigstens die oberste Halbleiterschicht des SOI-Substrats aus einem einkristallinen Halbleitermaterial.
  • Die Isolator-Schicht 12 des SOI-Substrats kann aus einem kristallinen oder nichtkristallinen Oxid oder Nitrid bestehen. Bei einer Ausführungsform besteht die Isolator-Schicht 12 aus einem Oxid, wie zum Beispiel Siliciumdioxid.
  • Das SOI-Substrat kann unter Verwendung von standardmäßigen Prozessen gebildet werden, die zum Beispiel SIMOX (Separation by Ion Implantation of Oxygen, Separation mittels Ionenimplantation von Sauerstoff) oder Schichttransfer beinhalten. Wenn ein Schichttransfer-Prozess eingesetzt wird, kann ein optionaler Schritt zur Verringerung einer Dicke dem Bonden von zwei Halbleiterwafern aneinander folgen. Der optionale Schritt zur Verringerung einer Dicke verringert die Dicke der Halbleiterschicht auf eine Schicht, die eine Dicke aufweist, die erwünschter ist.
  • Die Dicke der obersten Halbleiterschicht des SOI-Substrats beträgt typischerweise von 10 nm bis 100 nm, wenngleich auch andere Dicken, die geringer als oder größer als der vorstehend erwähnte Dickenbereich sind, für die Dicke der obersten Halbleiterschicht des SOI-Substrats verwendet werden können. Die Isolator-Schicht 12 des SOI-Substrats weist typischerweise eine Dicke von 1 nm bis 200 nm auf, wenngleich andere Dicken, die geringer als oder größer als der vorstehend erwähnte Dickenbereich sind, für die Isolator-Schicht 12 des SOI-Substrats verwendet werden können. Die Dicke des Handhabungssubstrats 10 des SOI-Substrats ist irrelevant für die vorliegende Anmeldung.
  • Bei einigen Ausführungsformen der vorliegenden Anmeldung kann eine Hartmaskenschicht (nicht gezeigt) auf einer obersten Oberfläche von entweder dem Bulk-Halbleitersubstrat oder dem SOI-Substrat gebildet werden. Bei der Hartmaskenschicht, die eingesetzt werden kann, handelt es sich um eine zusammenhängende Schicht, welche die Gesamtheit der obersten Oberfläche des Bulk-Halbleitersubstrats oder des SOI-Substrats bedeckt. Die Hartmaskenschicht, die bei der vorliegenden Anmeldung eingesetzt werden kann, kann ein Halbleiteroxid, ein Halbleiternitrid und/oder ein Halbleiter-Oxynitrid beinhalten. Bei einer Ausführungsform kann das Material für die Hartmaske, das bei der Bereitstellung der Hartmaskenschicht verwendet werden kann, aus Siliciumdioxid bestehen. Bei einer weiteren Ausführungsform kann das Material für die Hartmaske, das bei der Bereitstellung der Hartmaskenschicht verwendet werden kann, aus Siliciumnitrid bestehen. Bei noch einer weiteren Ausführungsform kann das Material für die Hartmaske, das bei der Bereitstellung der Hartmaskenschicht verwendet werden kann, ein Stapel sein, der in irgendeiner Reihenfolge aus Siliciumdioxid und Siliciumnitrid besteht.
  • Bei einigen Ausführungsformen der vorliegenden Anmeldung kann das Material für die Hartmaske, das bei der Bereitstellung der Hartmaskenschicht verwendet werden kann, mittels eines Abscheidungsprozesses gebildet werden, wie zum Beispiel chemischer Gasphasenabscheidung (CVD) oder plasma-unterstützter chemischer Gasphasenabscheidung (PECVD). Bei weiteren Ausführungsformen kann das Material für die Hartmaske, das bei der Bereitstellung der Hartmaskenschicht verwendet werden kann, mittels eines thermischen Prozesses gebildet werden, wie zum Beispiel thermischer Oxidation und/oder thermischer Nitridierung. Bei noch weiteren Ausführungsformen kann das Material für die Hartmaske, das bei der Bereitstellung der Hartmaskenschicht verwendet werden kann, mittels einer Kombination aus einem Abscheidungsprozess und einem thermischen Prozess gebildet werden. Die Dicke des Materials für die Hartmaske, das bei der Bereitstellung der Hartmaskenschicht verwendet werden kann, kann in einem Bereich von 2 nm bis 10 nm liegen, wenngleich andere Dicken, die geringer als oder größer als der vorstehend erwähnte Dickenbereich sind, für die Hartmaskenschicht verwendet werden können.
  • Als nächstes kann das Bulk-Halbleitersubstrat oder das SOI-Substrat mit oder ohne die Hartmaskenschicht strukturiert werden, um die in den 1A bis 1C gezeigten Teilbereiche 14P aus einem Halbleitermaterial bereitzustellen. Bei Ausführungsformen, bei denen die Teilbereiche 14P aus einem Halbleitermaterial nicht Halbleiter-Fins sind, kann dieser Strukturierungsschritt dazu verwendet werden, Isolationsgräben innerhalb des Bulk-Halbleitersubstrats oder des SOI-Substrats zu bilden, die danach zu Graben-Isolations-Strukturen weiterverarbeitet werden.
  • Bei einer Ausführungsform kann der Strukturierungsprozess, der dazu verwendet wird, die Teilbereiche 14P aus einem Halbleitermaterial zu definieren, einen Seitenwand-Abbildungs-Transfer(SIT, Sidewall Image Transfer)-Prozess beinhalten. Der SIT-Prozess beinhaltet ein Bilden einer zusammenhängenden Mandrell-Materialschicht (nicht gezeigt) auf der obersten Oberfläche der Hartmaskenschicht, des Bulk-Halbleitersubstrats oder des SOI-Substrats. Die zusammenhängende Mandrell-Materialschicht (nicht gezeigt) kann irgendein Material beinhalten (Halbleitermaterial, dielektrisches Material oder leitfähiges Material), das während eines nachfolgend durchgeführten Ätzprozesses selektiv von der Struktur entfernt werden kann. Bei einer Ausführungsform kann die zusammenhängende Mandrell-Materialschicht (nicht gezeigt) aus amorphem Silicium oder Polysilicium bestehen. Bei einer weiteren Ausführungsform kann die zusammenhängende Mandrell-Materialschicht (nicht gezeigt) aus einem Metall, wie zum Beispiel Al, W oder Cu, oder einem Halbleitermaterial, wie zum Beispiel Silicium, oder einem Isolator bestehen, wie zum Beispiel Siliciumdioxid oder Siliciumnitrid. Die zusammenhängende Mandrell-Materialschicht (nicht gezeigt) kann zum Beispiel mittels chemischer Gasphasenabscheidung oder plasma-unterstützter chemischer Gasphasenabscheidung gebildet werden. Die Dicke der zusammenhängenden Mandrell-Materialschicht (nicht gezeigt) kann von 50 nm bis 300 nm betragen, wenngleich auch geringere oder größere Dicken eingesetzt werden können. Im Anschluss an die Abscheidung der zusammenhängenden Mandrell-Materialschicht (nicht gezeigt) kann die zusammenhängende Mandrell-Materialschicht (nicht gezeigt) mittels Lithographie und Ätzen strukturiert werden, um eine Mehrzahl von Mandrell-Strukturen (ebenfalls nicht gezeigt) zu bilden.
  • Der SIT-Prozess wird mittels Bilden eines dielektrischen Abstandshalters auf jeder Seitenwand von jeder Mandrell-Struktur fortgesetzt. Der dielektrische Abstandshalter kann mittels Abscheidung eines dielektrischen Materials für den Abstandshalter und anschließendes Ätzen des abgeschiedenen dielektrischen Materials für den Abstandshalter gebildet werden. Das dielektrische Material für den Abstandshalter kann irgendein dielektrisches Material für einen Abstandshalter aufweisen, wie zum Beispiel Siliciumdioxid, Siliciumnitrid oder ein dielektrisches Metalloxid. Beispiele für Abscheidungsprozesse, die bei der Bereitstellung des dielektrischen Materials für den Abstandshalter verwendet werden können, beinhalten zum Beispiel chemische Gasphasenabscheidung (CVD), plasma-unterstützte chemische Gasphasenabscheidung (PECVD) oder atomare Schichtabscheidung (ALD). Beispiele für Ätzvorgänge, die bei der Bereitstellung der dielektrischen Abstandshalter verwendet werden können, beinhalten irgendeinen Ätzprozess, wie zum Beispiel reaktives lonenätzen. Da die dielektrischen Abstandshalter in dem SIT-Prozess als eine Ätzmaske verwendet werden, kann die Breite von jedem dielektrischen Abstandshalter dazu verwendet werden, die Breite von jedem Teilbereich 14P aus einem Halbleitermaterial festzulegen.
  • Nach der Bildung der dielektrischen Abstandshalter wird der SIT-Prozess mittels Entfernen von jeder Mandrell-Struktur fortgesetzt. Jede Mandrell-Struktur kann mittels eines Ätz-Prozesses entfernt werden, der selektiv hinsichtlich des Entfernens des Mandrell-Materials ist. Im Anschluss an die Entfernung der Mandrell-Struktur wird der SIT-Prozess mittels Transferieren der Struktur, die von den dielektrischen Abstandshaltern bereitgestellt wird, in das Halbleitermaterial hinein fortgesetzt, das jeden Teilbereich 14P aus einem Halbleitermaterial bereitstellt. Der Transfer der Struktur kann mittels eines Ätzprozesses erreicht werden. Beispiele für Ätzprozesse, die dazu verwendet werden können, die Struktur zu transferieren, können einen Trocken-Ätzvorgang (d.h. reaktives lonenätzen, Plasma-Ätzen, lonenstrahl-Ätzen oder Laserablation) und/oder einen nass-chemischen Ätzprozess beinhalten. Bei einem Beispiel kann der Ätzprozess, der dazu verwendet wird, die Struktur zu transferieren, einen oder mehrere reaktive Ionenätz-Schritte beinhalten. Bei Beendigung des Transfers der Struktur schließt der SIT-Prozess mit einem Entfernen der dielektrischen Abstandshalter von der Struktur ab. Jeder dielektrische Abstandshalter kann mittels Ätzen oder mittels eines Planarisierungs-Prozesses entfernt werden.
  • Bei einigen Ausführungsformen können Lithographie- oder Ätzvorgänge dazu verwendet werden, jeden Teilbereich 14P aus einem Halbleitermaterial zu definieren. Bei einigen Ausführungsformen und im Anschluss an die Bildung der Teilbereiche 14P aus einem Halbleitermaterial kann das Material für die Hartmaske mittels eines Planarisierungs-Prozesses oder mittels Ätzen von der Oberseite der Teilbereiche 14P aus einem Halbleitermaterial entfernt werden.
  • Wie vorstehend erwähnt, kann es sich bei jedem Teilbereich 14P aus einem Halbleitermaterial um eine Halbleiter-Fin handeln. Wie hierin verwendet, bezieht sich eine „Halbleiter-Fin“ auf eine zusammenhängende Halbleiterstruktur, die sich von einer Oberfläche eines Substrats aus nach oben erstreckt. Bei einer Ausführungsform beinhaltet das Substrat eine Isolator-Schicht 12 sowie ein Handhabungssubstrat 10. Bei weiteren Ausführungsformen handelt es sich bei dem Substrat um einen verbliebenen Teilbereich eines Bulk-Halbleitersubstrats. Jede Fin-Struktur, die gebildet wird, beinhaltet ein Paar von vertikalen Seitenwänden, die parallel zueinander sind. Wie hierin verwendet, ist eine Oberfläche „vertikal“, wenn es eine vertikale Ebene gibt, von der die Oberfläche um nicht mehr als das Dreifache des quadratischen Mittelwerts der Rauigkeit der Oberfläche abweicht. Bei einer Ausführungsform der vorliegenden Anmeldung weist jeder Teilbereich 14P aus einem Halbleitermaterial eine Breite von 4 nm bis 30 nm auf. Bei einer weiteren Ausführungsform der vorliegenden Anmeldung weist jeder Teilbereich 14P aus einem Halbleitermaterial eine Breite von 5 nm bis 12 nm auf.
  • Bei einigen Ausführungsformen und wie in den 1A bis 1C gezeigt, kann eine schützende dielektrische Beschichtung 15 auf freiliegenden Oberflächen (Oberseiten und Oberflächen von Seitenwänden) von jedem Teilbereich 14P aus einem Halbleitermaterial gebildet werden; in 1A ist zwecks Deutlichkeit die Form der Teilbereiche 14P aus einem Halbleitermaterial gezeigt. Bei einer Ausführungsform beinhaltet die schützende dielektrische Beschichtung 15 ein Oxid, wie zum Beispiel Siliciumdioxid. Es können auch andere dielektrische Materialien als das Material für die schützende dielektrische Beschichtung 15 verwendet werden. Bei einigen Ausführungsformen weist die schützende dielektrische Beschichtung 15 ein gleiches dielektrisches Material wie die Isolator-Schicht 12 auf. Bei weiteren Ausführungsformen kann die schützende dielektrische Beschichtung 15 ein anderes dielektrisches Material als die Isolator-Schicht 12 aufweisen. Bei noch weiteren Ausführungsformen kann die Bildung einer schützenden dielektrischen Beschichtung 15 weggelassen werden. Bei einer Ausführungsform kann die schützende dielektrische Beschichtung 15 mittels eines Abscheidungsprozesses gebildet werden, wie zum Beispiel chemischer Gasphasenabscheidung oder plasma-unterstützter chemischer Gasphasenabscheidung. Bei einer weiteren Ausführungsform kann die schützende dielektrische Beschichtung 15 mittels eines thermischen Prozesses gebildet werden, wie zum Beispiel einer thermischen Oxidation. Bei einer Ausführungsform der vorliegenden Anmeldung weist die schützende dielektrische Beschichtung 15 eine Dicke von 1 nm bis 5 nm auf. Es können auch andere Dicken, die geringer als oder größer als der vorstehend erwähnte Dickenbereich sind, als die Dicke der schützenden dielektrischen Beschichtung 15 verwendet werden.
  • Nunmehr bezugnehmend auf die 2A bis 2D sind verschiedene Ansichten der exemplarischen Halbleiterstruktur der 1A bis 1C nach einem Bilden einer Mehrzahl von Opfer-Isolator-Strukturen 16 dargestellt, die sich über jedem Teilbereich 14P aus einem Halbleitermaterial erstrecken und sich auf der Oberfläche des Substrats (10, 12) befinden. Der Deutlichkeit halber ist die schützende dielektrische Beschichtung 15 in der Ansicht von oben nach unten von 2A nicht gezeigt. Jede Opfer-Isolator-Struktur 16, die gebildet wird, dient als ein Platzhalter-Material für eine funktionelle Gate-Struktur, die nachfolgend zu bilden ist. Wenngleich eine Mehrzahl von Opfer-Isolator-Strukturen 16 offenbart und dargestellt ist, funktioniert die vorliegende Anmeldung für Ausführungsformen, bei denen eine einzelne Opfer-Isolator-Struktur ausgebildet ist.
  • Der Begriff „sich erstreckend über“ bedeutet, dass jede Opfer-Isolator-Struktur 16 derart über einen Teilbereich 14P aus einem Halbleitermaterial hinweg gebildet ist, dass ein erster Teilbereich von jeder Opfer-Isolator-Struktur 16 auf einer Seite des Teilbereichs 14P aus einem Halbleitermaterial vorhanden ist und ein zweiter Teilbereich von jeder Opfer-Isolator-Struktur 16 auf einer anderen Seite des Teilbereichs 14P aus einem Halbleitermaterial vorhanden ist. Bei der dargestellten Ausführungsform liegt jede Opfer-Isolator-Struktur 16 senkrecht zu jedem Teilbereich 14P aus einem Halbleitermaterial.
  • Bei einigen Ausführungsformen (nicht gezeigt) und wenn die Teilbereiche aus einem Halbleitermaterial einen aktiven Bereich einer Halbleiter-Einheit eines planaren Halbleitersubstrats repräsentieren, ist jede Opfer-Isolator-Struktur 16 auf einer obersten planaren Oberfläche eines Halbleitermaterials innerhalb des aktiven Bereichs der Halbleiter-Einheit vorhanden.
  • Jede Opfer-Isolator-Struktur 16, die ausgebildet ist, weist ein dielektrisches Material auf, das sich von dem dielektrischen Material unterscheidet, das die schützende dielektrische Beschichtung 15 bereitstellt, und/oder das sich von dem dielektrischen Material unterscheidet, das die Isolator-Schicht 12 bereitstellt. Von daher weist jede Opfer-Isolator-Struktur 16 eine andere Ätz-Rate als die schützende dielektrische Beschichtung 15 und/oder die Isolator-Schicht 12 auf. Bei einem Beispiel und wenn sowohl die schützende dielektrische Beschichtung 15 als auch die Isolator-Schicht 12 aus Siliciumdioxid bestehen, besteht jede Opfer-Isolator-Struktur 16 aus Siliciumnitrid.
  • Jede Opfer-Isolator-Struktur 16 wird gebildet, indem als erstes eine deckende Schicht aus einem dielektrischen Material bereitgestellt wird. Die deckende Schicht aus einem dielektrischen Material, die jede Opfer-Isolator-Struktur 16 bereitstellt, kann unter Verwendung eines Abscheidungsprozesses gebildet werden, wie zum Beispiel chemischer Gasphasenabscheidung, plasma-unterstützter chemischer Gasphasenabscheidung oder physikalischer Gasphasenabscheidung. Die deckende Schicht aus einem dielektrischen Material, die jede Opfer-Isolator-Struktur 16 bereitstellt, kann eine Dicke von 25 nm bis 200 nm aufweisen. Es können auch andere Dicken, die geringer als oder größer als der vorstehend erwähnte Dickenbereich sind, als die Dicke der deckenden Schicht aus einem dielektrischen Material verwendet werden, die jede Opfer-Isolator-Struktur 16 bereitstellt. Nach dem Bereitstellen der deckenden Schicht aus einem dielektrischen Material wird die deckende Schicht aus einem dielektrischen Material strukturiert, um jede Opfer-Isolator-Struktur 16 bereitzustellen. Bei einer Ausführungsform der vorliegenden Anmeldung kann das Strukturieren der deckenden Schicht aus einem dielektrischen Material Lithographie- und Ätzvorgänge beinhalten (wie vorstehend definiert). Bei einer weiteren Ausführungsform der vorliegenden Anmeldung kann das Strukturieren der deckenden Schicht aus einem dielektrischen Material einen Seitenwand-Abbildungs-Transfer-Prozess beinhalten (wie ebenfalls vorstehend definiert).
  • Jede Opfer-Isolator-Struktur 16 weist eine Höhe auf, die innerhalb des Dickenbereichs liegt, der vorstehend für die deckende Schicht aus einem dielektrischen Material erwähnt wurde (d.h. 25 nm bis 200 nm). Jede Opfer-Isolator-Struktur 16 weist eine Breite, wie von einer Oberfläche einer vertikalen Seitenwand bis zu einer Oberfläche einer gegenüberliegenden Seitenwand gemessen, von 5 nm bis 200 nm auf. Es können auch andere Breiten, die geringer als oder größer als der vorstehend erwähnte Breitenbereich sind, als die Breite jeder Opfer-Isolator-Struktur 16 verwendet werden.
  • Nunmehr bezugnehmend auf die 3A bis 3D sind verschiedene Ansichten der exemplarischen Halbleiterstruktur der 2A bis 2D nach einem Bilden von Source-/Drain-Bereichen 18 auf Teilbereichen jedes Teilbereichs 14P aus einem Halbleitermaterial dargestellt, die nicht durch eine Opfer-Isolator-Struktur 16 geschützt sind. Es ist anzumerken, dass der Source-/Drain-Bereich auf einer Seite der Opfer-Isolator-Struktur 16 als der Source-Bereich einer funktionellen Gate-Struktur (die nachfolgend zu bilden ist) fungiert und dass der Source-/Drain-Bereich auf einer anderen Seite der Opfer-Isolator-Struktur 16 als der Drain-Bereich einer funktionellen Gate-Struktur (die nachfolgend zu bilden ist) fungiert. Bei einigen Ausführungsformen und wie gezeigt, kann es geschehen, dass Source-/Drain-Bereiche 18, die sich auf wenigstens einer Seite von jeder Opfer-Isolator-Struktur 16 befinden, ineinander übergehen. Bei anderen Ausführungsformen (nicht gezeigt) gehen die Source-/Drain-Bereiche 18, die sich auf wenigstens einer Seite von jeder Opfer-Isolator-Struktur 16 befinden, nicht ineinander über. Bei einigen Ausführungsformen und wie gezeigt, weist jeder Source-/Drain-Bereich 18 eine facettierte Oberfläche auf. Bei einigen Ausführungsformen weist jeder Source-/Drain-Bereich 18 eine nicht-facettierte Oberfläche auf.
  • Die Source-/Drain-Bereiche 18 weisen ein Halbleitermaterial auf, das entweder einen Dotierstoff vom n-Typ oder einen Dotierstoff vom p-Typ beinhaltet. Das Halbleitermaterial, das die Source-/Drain-Bereiche 18 bereitstellt, kann eines von den Halbleitermaterialien aufweisen, die vorstehend bei der Bereitstellung von jedem Teilbereich 14P aus einem Halbleitermaterial erwähnt wurden. Bei einer Ausführungsform der vorliegenden Anmeldung weist das Halbleitermaterial, das die Source-/Drain-Bereiche 18 bereitstellt, ein gleiches Halbleitermaterial wie jeder Teilbereich 14P aus einem Halbleitermaterial auf. Bei einem Beispiel weisen die Source-/Drain-Bereiche 18 und jeder Teilbereich 14P aus einem Halbleitermaterial Silicium auf. Bei einer weiteren Ausführungsform der vorliegenden Anmeldung weist das Halbleitermaterial, das die Source-/Drain-Bereiche 18 bereitstellt, ein anderes Halbleitermaterial als jeder Teilbereich 14P aus einem Halbleitermaterial auf. Bei einem Beispiel weist jeder Source-/Drain-Bereich 18 eine Siliciumgermanium-Legierung auf, während jeder Teilbereich 14P aus einem Halbleitermaterial Silicium aufweist.
  • Wie durchgehend in der vorliegenden Anmeldung verwendet, bezieht sich „p-Typ“ auf die Hinzufügung von Störstellen zu einem intrinsischen Halbleitermaterial, was Defizite an Valenzelektronen erzeugt. Bei einer Ausführungsform liegt der Dotierstoff vom p-Typ in einer Konzentration in einem Bereich von 1E17 Atomen/cm3 bis 1 E19 Atomen/cm3 vor. Bei einer weiteren Ausführungsform liegt der Dotierstoff vom p-Typ in einer Konzentration in einem Bereich von 1E18 Atomen/cm3 bis 1E21 Atomen/cm3 vor. Wie durchgehend in der vorliegenden Anmeldung verwendet, bezieht sich „n-Typ“ auf die Hinzufügung von Störstellen, was freie Elektronen in einen intrinsischen Halbleiter einbringt. Bei einer Ausführungsform liegt der Dotierstoff vom n-Typ in einer Konzentration in einem Bereich von 1E17 Atomen/cm3 bis 1E19 Atomen/cm3 vor. Bei einer weiteren Ausführungsform liegt der Dotierstoff vom n-Typ in einer Konzentration in einem Bereich von 1E18 Atomen/cm3 bis 1 E21 Atomen/cm3 vor.
  • Jeder Source-/Drain-Bereich 18 kann unter Verwendung eines epitaxialen Wachstumsprozesses (d.h. eines epitaxialen Abscheidungsprozesses) gebildet werden. Vor einem epitaxialen Wachstum kann die schützende dielektrische Beschichtung 15 von Teilbereichen jedes Teilbereichs 14P aus einem Halbleitermaterial entfernt werden, die nicht von der Opfer-Isolator-Struktur 16 bedeckt sind. Die Entfernung der schützenden dielektrischen Beschichtung 15 weist einen Ätzprozess auf, der selektiv bei einem Entfernen der schützenden dielektrischen Beschichtung 15 von Teilbereichen jedes Teilbereichs 14P aus einem Halbleitermaterial ist, die nicht von der Opfer-Isolator-Struktur 16 bedeckt sind.
  • Die Begriffe „epitaxiales Wachstum und/oder epitaxiale Abscheidung“ sowie „epitaxial gebildet und/oder epitaxial aufgewachsen“ bezeichnen das Wachstum eines Halbleitermaterials auf einer Abscheidungsoberfläche aus einem Halbleitermaterial, bei dem das Halbleitermaterial, das aufgewachsen wird, die gleichen kristallinen Eigenschaften wie das Halbleitermaterial der Abscheidungsoberfläche aufweist. Bei einem epitaxialen Abscheidungsprozess werden die chemischen Reaktanden, die von den Quellengasen bereitgestellt werden, so gesteuert und die Systemparameter werden so festgelegt, dass die sich abscheidenden Atome die Abscheidungsoberfläche des Halbleitersubstrats mit einer ausreichenden Energie erreichen, so dass sie sich auf der Oberfläche herum bewegen und sich selbst in Bezug auf die Kristallanordnung der Atome auf der Abscheidungsoberfläche orientieren. Daher weist ein epitaxiales Halbleitermaterial die gleichen kristallinen Eigenschaften wie die Abscheidungsoberfläche auf, auf der es gebildet wird. Ein epitaxiales Halbleitermaterial zum Beispiel, das auf einer {100}-Kristalloberfläche abgeschieden wird, nimmt eine {100}-Orientierung an. Somit und in der vorliegenden Anmeldung weist jeder Source-/Drain-Bereich 18 eine epitaxiale Beziehung, d.h. eine gleiche Kristallorientierung, wie jene einer freiliegenden Wachstums-Oberfläche des Teilbereichs 14P aus einem Halbleitermaterial auf.
  • Beispiele für verschiedene epitaxiale Wachstumsprozesse, die für eine Verwendung bei der Bildung der Source-/Drain-Bereiche 18 der vorliegenden Anmeldung geeignet sind, beinhalten z.B. metallorganische chemische Gasphasenabscheidung (MOCVD), schnelle thermische chemische Gasphasenabscheidung (RTCVD), niederenergetische Plasma-Abscheidung (LEPD), chemische Gasphasenabscheidung unter einem Ultrahochvakuum (UHVCVD), chemische Gasphasenabscheidung bei atmosphärischem Druck (APCVD) oder Molekularstrahlepitaxie (MBE). Die Temperatur für einen epitaxialen Abscheidungsprozess für eine Bildung der Source-/Drain-Bereiche 18 liegt typischerweise in einem Bereich von 550 °C bis 900 °C. Wenngleich eine höhere Temperatur typischerweise in einer schnelleren Abscheidung resultiert, kann eine schnellere Abscheidung zu Kristalldefekten und einem Reißen der Dünnschicht führen.
  • Für die Abscheidung der Source-/Drain-Bereiche 18 kann eine Anzahl unterschiedlicher Quellengase verwendet werden, die dem Fachmann allgemein bekannt sind. Während des epitaxialen Wachstumsprozesses können Trägergase wie Wasserstoff, Stickstoff, Helium und Argon verwendet werden. Bei einigen Ausführungsformen können während des epitaxialen Wachstums des Halbleitermaterials, das jeden Source-/Drain-Bereich 18 bereitstellt, Dotierstoffe vorhanden sein. Bei weiteren Ausführungsformen ist während der epitaxialen Abscheidung des Halbleitermaterials, das die Source-/Drain-Bereiche 18 bereitstellt, kein Dotierstoff vorhanden. Dotierstoffe (d.h. Störstellen) können nach dem epitaxialen Wachstumsprozess unter Verwendung eines Gasphasen-Dotier-Prozesses eingebracht werden. Um die Source-/Drain-Bereiche 18 zu bilden, kann eine Block-Masken-Technologie verwendet werden. Eine Aktivierung des Dotierstoffes kann unter Verwendung irgendeines herkömmlichen Temper-Prozesses durchgeführt werden, der nach dem Bilden des dotierten Halbleitermaterials, das jeden Source-/Drain-Bereich 18 bereitstellt, jederzeit durchgeführt werden kann.
  • Nunmehr bezugnehmend auf die 4A bis 4D sind verschiedene Ansichten der exemplarischen Halbleiterstruktur der 3A bis 3D nach einem Bilden eines planarisierenden dielektrischen Materials 20 dargestellt, das eine oberste Oberfläche aufweist, die koplanar zu einer obersten Oberfläche von jeder Opfer-Isolator-Struktur 16 ist. Gemäß der vorliegenden Anmeldung weist das planarisierende dielektrische Material 20 ein dielektrisches Material auf, das sich von jenem jeder Opfer-Isolator-Struktur 16 unterscheidet.
  • Bei einigen Ausführungsformen kann das planarisierende dielektrische Material 20 zum Beispiel aus Siliciumdioxid, undotiertem Silicat-Glas (USG), Fluorsilicat-Glas (FSG), Borphosphosilicat-Glas (BPSG), einer durch Rotationsbeschichtung aufgebrachten dielektrischen Schicht mit einem niedrigen k, einer durch chemische Gasphasenabscheidung (CVD) aufgebrachten dielektrischen Schicht mit einem niedrigen k oder irgendeiner Kombination derselben bestehen. Der Begriff „niedriges k“, wie er durchgehend in der vorliegenden Anmeldung verwendet wird, bezeichnet ein dielektrisches Material, das eine Dielektrizitätskonstante aufweist, die geringer als jene von Siliciumdioxid ist. Bei einer weiteren Ausführungsform kann ein selbstplanarisierendes Material, wie beispielsweise ein durch Rotationsbeschichtung aufgebrachtes Glas (SOG, Spin-On-Glass) oder ein durch Rotationsbeschichtung aufgebrachtes dielektrisches Material mit einem niedrigen k, wie beispielsweise SiLK™, als das planarisierende dielektrische Material 20 verwendet werden. Die Verwendung eines selbst-planarisierenden dielektrischen Materials als planarisierendes dielektrisches Material 20 kann die Notwendigkeit vermeiden, einen nachfolgenden planarisierenden Schritt durchzuführen.
  • Bei einer Ausführungsform kann das planarisierende dielektrische Material 20 unter Verwendung eines Abscheidungsprozesses gebildet werden, der zum Beispiel chemische Gasphasenabscheidung (CVD), plasma-unterstützte chemische Gasphasenabscheidung (PECVD), Aufdampfung oder Rotationsbeschichtung beinhaltet. Bei einigen Ausführungsformen, insbesondere wenn nicht-selbstplanarisierende dielektrische Materialien als planarisierendes dielektrisches Material 20 verwendet werden, folgt ein Planarisierungsprozess oder ein Zurückätz-Prozess auf die Abscheidung des planarisierenden dielektrischen Materials 20. Die Dicke des planarisierenden dielektrischen Materials 20, die bei der vorliegenden Anmeldung eingesetzt werden kann, kann in Abhängigkeit von der Art des eingesetzten dielektrischen Materials ebenso wie des Verfahrens variieren, das bei dem Bilden desselben eingesetzt wurde. Bei einer Ausführungsform weist das planarisierende dielektrische Material 20 eine Dicke von 80 nm bis 500 nm auf. Es können auch andere Dicken, die größer oder geringer als der vorstehend bereitgestellte Bereich sind, für das planarisierende dielektrische Material 20 verwendet werden.
  • Nunmehr bezugnehmend auf die 5A bis 5D sind verschiedene Ansichten der exemplarischen Halbleiterstruktur der 4A bis 4D nach einem Ersetzen jeder Opfer-Isolator-Struktur 16 durch eine funktionelle Gate-Struktur 22 dargestellt. Mit „funktioneller Gate-Struktur“ ist eine dauerhafte Gate-Struktur gemeint, die dazu verwendet wird, den Ausgangsstrom (d.h. den Strom von Ladungsträgern in dem Kanal) einer halbleitenden Einheit durch elektrische oder magnetische Felder zu steuern. Jede funktionelle Gate-Struktur 22, die gebildet wird, beinhaltet einen Gate-Material-Stapel von unten nach oben aus einem Teilbereich 24P mit einem Gate-Dielektrikum, einem Teilbereich 26P mit einem Gate-Leiter und einem Teilbereich 28P mit einer Gate-Abdeckung. Bei einigen Ausführungsformen kann der Teilbereich 28P mit einer Gate-Abdeckung weggelassen werden. Bei einigen Ausführungsformen (und wie gezeigt) und vor einem Bilden der funktionellen Gate-Struktur 22 kann der Teilbereich der schützenden dielektrischen Beschichtung 15, der direkt unterhalb der Opfer-Isolator-Struktur 16 vorhanden ist, unter Verwendung eines selektiven Ätzvorgangs entfernt werden. Bei weiteren Ausführungsformen (nicht gezeigt) kann die schützende dielektrische Beschichtung 15 verbleiben, die sich direkt unterhalb der Opfer-Isolator-Struktur 16 befindet.
  • Jede funktionelle Gate-Struktur 22 wird gebildet, indem als erstes die Opfer-Isolator-Struktur 16 entfernt wird. Jede Opfer-Isolator-Struktur 16 kann unter Verwendung eines Ätzvorgangs entfernt werden, der selektiv für ein Entfernen des Materials von jeder Opfer-Isolator-Struktur 16 relativ zu dem planarisierenden dielektrischen Material 20 ist. Bei einem Beispiel kann bei dem Entfernen jeder Opfer-Isolator-Struktur 16 reaktives lonenätzen verwendet werden. Die Entfernung von jeder Opfer-Isolator-Struktur 16 bildet einen Gate-Hohlraum (nicht gezeigt), in dem jede funktionelle Gate-Struktur 22 gebildet wird.
  • Wie vorstehend erwähnt, beinhaltet jedes funktionelle Gate 22 einen Teilbereich 24P mit einem Gate-Dielektrikum, der U-förmig ist. Mit „U-förmig“ ist gemeint, dass der dielektrische Teilbereich einen Teilbereich einer horizontalen Basis und einen Teilbereich einer vertikalen Seitenwand beinhaltet, der sich von dem Teilbereich einer horizontalen Basis aus nach oben erstreckt. Jeder Teilbereich 24P mit einem Gate-Dielektrikum weist ein dielektrisches Material auf. Bei dem Material für ein Gate-Dielektrikum, das jeden Teilbereich 24P mit einem Gate-Dielektrikum bereitstellt, kann es sich um ein Oxid, ein Nitrid und/oder ein Oxynitrid handeln. Bei einem Beispiel kann das Material für ein Gate-Dielektrikum, das jeden Teilbereich 24P mit einem Gate-Dielektrikum bereitstellt, ein Material mit einem hohen k sein, das eine Dielektrizitätskonstante aufweist, die höher als jene von Siliciumdioxid ist. Exemplarische Dielektrika mit einem hohen k beinhalten HfO2, ZrO2, La2O3, Al2O3, TiO2, SrTiO3, LaAlO3, Y2O3, HfOxNy, ZrOxNy, La2OxNy, Al2OxNy, TiOxNy, SrTiOxNy, LaAlOxNy, Y2OxNy, SiON, SiNx, ein Silicat derselben sowie eine Legierung derselben, sind jedoch nicht auf diese beschränkt. Jeder Wert von x beträgt unabhängig von 0,5 bis 3, und jeder Wert von y beträgt unabhängig von 0 bis 2. Bei einigen Ausführungsformen kann eine mehrschichtige Gate-Dielektrikum-Struktur, die verschiedene Materialien für ein Gate-Dielektrikum aufweist, z.B. Siliciumdioxid und ein Gate-Dielektrikum mit einem hohen k, gebildet werden und als jeder Teilbereich 24P mit einem Gate-Dielektrikum verwendet werden.
  • Das Material für ein Gate-Dielektrikum, das bei dem Bereitstellen jedes Teilbereichs 24P mit einem Gate-Dielektrikum verwendet wird, kann mittels irgendeines Abscheidungsprozesses gebildet werden, der zum Beispiel chemische Gasphasenabscheidung (CVD), plasma-unterstützte chemische Gasphasenabscheidung (PECVD), physikalische Gasphasenabscheidung (PVD), Sputtern oder atomare Schichtabscheidung beinhaltet. Bei einigen Ausführungsformen kann bei der Bildung des Materials für ein Gate-Dielektrikum von jedem Teilbereich 24P mit einem Gate-Dielektrikum ein thermischer Prozess verwendet werden, der zum Beispiel eine thermische Oxidation und/oder eine thermische Nitridierung beinhaltet. Bei einigen Ausführungsformen weist jeder Teilbereich 24P mit einem Gate-Dielektrikum ein gleiches Material für ein Gate-Dielektrikum auf. Bei weiteren Ausführungsformen kann ein erster Satz von Teilbereichen mit einem Gate-Dielektrikum ein erstes Material für ein Gate-Dielektrikum aufweisen, während ein zweiter Satz von Teilbereichen mit einem Gate-Dielektrikum ein zweites Material für ein Gate-Dielektrikum aufweisen kann, das sich in der Zusammensetzung von dem ersten Material für ein Gate-Dielektrikum unterscheidet. Wenn für die Teilbereiche mit einem Gate-Dielektrikum ein unterschiedliches Material für ein Gate-Dielektrikum verwendet wird, kann eine Block-Masken-Technologie verwendet werden. Bei einer Ausführungsform der vorliegenden Anmeldung kann das Material für ein Gate-Dielektrikum, das bei der Bereitstellung jedes Teilbereichs 24P mit einem Gate-Dielektrikum verwendet wird, eine Dicke in einem Bereich von 1 nm bis 10 nm aufweisen. Es können auch andere Dicken, die geringer als oder größer als der vorstehend erwähnte Dickenbereich sind, für das Material für ein Gate-Dielektrikum eingesetzt werden.
  • Jeder Teilbereich 26P mit einem Gate-Leiter weist ein Material für einen Gate-Leiter auf. Das Material für einen Gate-Leiter, das bei der Bereitstellung jedes Teilbereichs 26P mit einem Gate-Leiter verwendet wird, kann irgendein leitfähiges Material beinhalten, das zum Beispiel dotiertes Polysilicium, ein elementares Metall (z.B. Wolfram, Titan, Tantal, Aluminium, Nickel, Ruthenium, Palladium und Platin), eine Legierung von wenigstens zwei elementaren Metallen, ein Nitrid eines elementaren Metalls (z.B. Wolframnitrid, Aluminiumnitrid und Titannitrid), ein Silicid eines elementaren Metalls (z.B. Wolframsilicid, Nickelsilicid und Titansilicid) oder mehrschichtige Kombinationen derselben beinhaltet. Bei einigen Ausführungsformen kann jeder Teilbereich 26P mit einem Gate-Leiter ein nFET-Gate-Metall aufweisen. Bei weiteren Ausführungsformen kann jeder Teilbereich 26P mit einem Gate-Leiter ein pFET-Gate-Metall aufweisen. Bei noch weiteren Ausführungsformen weisen einige der Teilbereiche mit einem Gate-Leiter ein nFET-Gate-Metall auf, während andere Teilbereiche mit einem Gate-Leiter ein pFET-Gate-Metall aufweisen.
  • Das Material für einen Gate-Leiter, das bei der Bereitstellung jedes Teilbereichs 26P mit einem Gate-Leiter verwendet wird, kann unter Verwendung eines Abscheidungsprozesses gebildet werden, der zum Beispiel chemische Gasphasenabscheidung (CVD), plasma-unterstützte chemische Gasphasenabscheidung (PECVD), physikalische Gasphasenabscheidung (PVD), Sputtern, atomare Schichtabscheidung (ALD) oder weitere ähnliche Abscheidungsprozesse beinhaltet. Wenn ein Metallsilicid gebildet wird, wird ein herkömmlicher Silicidierungs-Prozess eingesetzt. Wenn für die Teilbereiche mit einem Gate-Leiter ein unterschiedliches Material für einen Gate-Leiter verwendet wird, kann die Block-Masken-Technologie verwendet werden. Bei einer Ausführungsform weist das Material für einen Gate-Leiter, das bei der Bereitstellung jedes Teilbereichs 26P mit einem Gate-Leiter verwendet wird, eine Dicke von 1 nm bis 100 nm auf. Es können auch andere Dicken, die geringer als oder größer als der vorstehend erwähnte Dickenbereich sind, für das Material für einen Gate-Leiter eingesetzt werden, das bei der Bereitstellung jedes Teilbereichs 26P mit einem Gate-Leiter verwendet wird.
  • Jeder Teilbereich 28P mit einer Gate-Abdeckung weist ein Material für eine Gate-Abdeckung auf, das ein dielektrisches Material aufweist, das sich von dem dielektrischen Material unterscheidet, welches das planarisierende dielektrische Material 20 bereitstellt. Bei einer Ausführungsform weist jeder Teilbereich 28P mit einer Gate-Abdeckung Siliciumnitrid oder Siliciumoxynitrid auf. Das dielektrische Material, das jeden Teilbereich 28P mit einer Gate-Abdeckung bereitstellt, kann unter Verwendung eines herkömmlichen Abscheidungsprozesses gebildet werden, wie zum Beispiel chemischer Gasphasenabscheidung oder plasma-unterstützter chemischer Gasphasenabscheidung. Das dielektrische Material, das jeden Teilbereich 28P mit einer Gate-Abdeckung bereitstellt, kann eine Dicke von 5 nm bis 20 nm aufweisen. Es können auch andere Dicken, die geringer als oder größer als der vorstehend erwähnte Dickenbereich sind, als die Dicke des dielektrischen Materials eingesetzt werden, das jeden Teilbereich 28P mit einer Gate-Abdeckung bereitstellt.
  • Nach dem Bereitstellen des Materials für ein Gate-Dielektrikum, des Materials für einen Gate-Leiter und optional des dielektrischen Materials, das die Teilbereiche 18P mit einer Gate-Abdeckung bereitstellt, wird der resultierende Material-Stapel mittels Lithographie und Ätzen strukturiert, um jede funktionelle Gate-Struktur 22 bereitzustellen.
  • Nunmehr bezugnehmend auf die 6A bis 6D sind verschiedene Ansichten der exemplarischen Halbleiterstruktur der 5A bis 5D nach einem Freilegen von wenigstens einigen der Source-/Drain-Bereiche 18 dargestellt. Das Freilegen der Source-/Drain-Bereiche 18 beinhaltet entweder einen selbst-justierten Prozess unter Verwendung des Gate-Stapels 28P/26P/24P als selbst-justierte Maske oder ein Bilden eines strukturierten Photoresist-Materials (nicht gezeigt) oben auf Teilbereichen des planarisierenden dielektrischen Materials 20. Dann wird ein Ätzvorgang dazu verwendet, die freigelegten Teilbereiche des planarisierenden dielektrischen Materials 20 selektiv zu entfernen, die oben auf einigen der Source-/Drain-Bereiche 18 vorhanden sind. Nach dem Ätzvorgang wird das strukturierte Photoresist von der Struktur entfernt, indem ein herkömmlicher Prozess zum Ablösen eines Resists verwendet wird, wie zum Beispiel Veraschen. Wie in 6B gezeigt ist, werden oberhalb der freigelegten Source-/Drain-Bereiche 18 und zwischen einigen der funktionellen Gate-Strukturen 22 Kontaktöffnungen 29 gebildet.
  • Nunmehr bezugnehmend auf die 7A bis 7D sind verschiedene Ansichten der exemplarischen Halbleiterstruktur der 6A bis 6D nach einem Bilden eines Teilbereichs 30 mit einem Opfer-Kontakt-Material dargestellt. Wie gezeigt ist, füllt der Teilbereich 30 mit einem Opfer-Kontakt-Material das Volumen der Kontaktöffnung 29 nicht vollständig. Vielmehr wird der Teilbereich 30 mit einem Opfer-Kontakt-Material auf freigelegten Oberflächen von vertikalen Seitenwänden jeder funktionellen Gate-Struktur 22 gebildet. Wie des Weiteren gezeigt ist, beinhaltet jede Kontaktöffnung 29 ein Paar von Teilbereichen 30 mit einem Opfer-Kontakt-Material-Teilbereich. Eine unterste Oberfläche von jedem Teilbereich 30 mit einem Opfer-Kontakt-Material bildet sich auf einer Oberfläche von jedem freigelegten Source-/Drain-Bereich 18. Zwischen jedem Teilbereich 30 mit einem Opfer-Kontakt-Material verbleibt ein Kontakt-Zwischenraum 31, der innerhalb der Kontaktöffnung 29 ausgebildet ist.
  • Der Teilbereich 30 mit dem Opfer-Kontakt-Materia! weist irgendein Material auf, das relativ zu dem planarisierenden dielektrischen Material 20, jedem Teilbereich 28P mit einer Gate-Abdeckung und den Materialien der Kontakt-Struktur (die nachfolgend zu bilden ist) selektiv entfernt werden kann. Bei einem Beispiel wird amorpher Kohlenstoff als das Material für das Bereitstellen jedes Teilbereichs 30 mit einem Opfer-Kontakt-Material verwendet. Der Teilbereich 30 mit einem Opfer-Kontakt-Material kann mittels Abscheidungs- und Ätzvorgängen gebildet werden.
  • Nunmehr bezugnehmend auf die 8A bis 8D sind verschiedene Ansichten der exemplarischen Halbleiterstruktur der 7A bis 7D nach einem Bilden einer Kontakt-Struktur 32 innerhalb des Kontakt-Zwischenraums 31 dargestellt. Jede Kontakt-Struktur 32 beinhaltet einen Kontakt-Metall-Überzug 34 und einen Teilbereich 36 aus einem Kontakt-Metall. Der Kontakt-Metall-Überzug 34 überzieht die freiliegenden Oberflächen innerhalb jedes Kontakt-Zwischenraums 31. Der Teilbereich 34 aus einem Kontakt-Metall befindet sich innerhalb des verbliebenen Volumens des Kontakt-Zwischenraums 31 und befindet sich in Kontakt mit einer freiliegenden Oberfläche des Kontakt-Metall-Überzugs 34.
  • Der Kontakt-Metall-Überzug 34 beinhaltet ein Material für eine Diffusionsbarriere, wie zum Beispiel Ta, TaN, Ti, TiN, Ru, RuN, RuTa, RuTaN, IrTa, IrTaN, W, WN oder irgendein anderes Material, das als eine Barriere dienen kann, um zu verhindern, dass ein leitfähiges Material dort hindurch diffundiert. Bei einem Beispiel kann der Kontakt-Metall-Überzug 34 einen Stapel aus Ti/TiN beinhalten. Bei einer Ausführungsform der vorliegenden Anmeldung weist das Material für eine Diffusionsbarriere, das den Kontakt-Metall-Überzug 34 bildet, eine Dicke von 2 nm bis 25 nm auf. Es können auch andere Dicken, die geringer als oder größer als der vorstehend erwähnte Dickenbereich sind, für den Kontakt-Metall-Überzug 34 eingesetzt werden. Das Material für eine Diffusionsbarriere, das den Kontakt-Metall-Überzug 34 bildet, kann mittels eines Abscheidungsprozesses gebildet werden. Beispiele für Abscheidungsprozesse, die bei der Bildung des Materials für eine Diffusionsbarriere verwendet werden können, beinhalten chemische Gasphasenabscheidung, plasma-unterstützte chemische Gasphasenabscheidung, physikalische Gasphasenabscheidung, Sputtern oder Plattieren, sind jedoch nicht auf diese beschränkt.
  • Nach dem Bilden des Materials für eine Diffusionsbarriere, das den Kontakt-Metall-Überzug 34 bereitstellt, wird ein Kontakt-Metall, wie zum Beispiel W, Al, Cu oder Legierungen derselben, oben auf dem Material für eine Diffusionsbarriere gebildet. Das Kontakt-Metall kann unter Verwendung von einem der Abscheidungsprozesse gebildet werden, die vorstehend bei der Bildung des Materials für einen Gate-Leiter für jede funktionelle Gate-Struktur erwähnt wurden. Nach dem Bilden des Kontakt-Metalls kann ein Planarisierungsprozess dazu verwendet werden, die Kontakt-Struktur 30 bereitzustellen, die den Kontakt-Metall-Überzug 34 (d.h. einen verbliebenen Teilbereich des Materials für eine Diffusionsbarriere) und eine Struktur 36 aus einem Kontakt-Metall (d.h. einen verbliebenen Teilbereich des Kontakt-Metalls) beinhaltet. Nach der Planarisierung weisen der Kontakt-Metall-Überzug 34 und die Struktur 36 aus einem Kontakt-Metall oberste Oberflächen auf, die koplanar zueinander sind.
  • Nunmehr bezugnehmend auf die 9A bis 9D sind verschiedene Ansichten der exemplarischen Halbleiterstruktur der 8A bis 8D nach einem Entfernen des Teilbereichs 30 aus dem Opfer-Kontakt-Material zur Bereitstellung eines Luft-Zwischenraums 40 dargestellt. Die Entfernung des Teilbereichs 30 aus dem Opfer-Kontakt-Material kann unter Verwendung irgendeines relativ zu den Materialien, die das planarisierende dielektrische Material 20, jeden Teilbereich 28P mit einer Gate-Abdeckung und jede Kontakt-Struktur 32 bereitstellen, selektiven Ätzprozesses durchgeführt werden, der das Material des Teilbereichs 30 aus dem Opfer-Kontakt-Material entfernt. Bei einem Beispiel und wenn amorpher Kohlenstoff als das Opfer-Kontakt-Material für den Teilbereich 30 eingesetzt wird, kann ein Veraschungsprozess mit Sauerstoff verwendet werden.
  • Der Luft-Zwischenraum 40, der bereitgestellt wird, nimmt das Volumen des entfernten Teilbereichs 30 aus dem Opfer-Kontakt-Material ein. Jeder Luft-Zwischenraum 40 legt eine Oberfläche jedes Teilbereichs 24P mit einem Gate-Dielektrikum, jedes Teilbereichs 28P mit einer Gate-Abdeckung, der Source-/Drain-Bereiche 18 sowie des Kontakt-Metall-Überzugs 34 jeder Kontakt-Struktur 32 frei.
  • Nunmehr bezugnehmend auf die 10A bis 10D sind verschiedene Ansichten der exemplarischen Halbleiterstruktur der 9A bis 9D nach einem Bilden eines nicht-konformen dielektrischen Materials 42 dargestellt, das den Luft-Zwischenraum 40 abdichtet und einen Middle-of-the-Line-Kontakt 44 mit einem Luft-Zwischenraum bereitstellt. Mit „nicht-konform“ ist ein Material gemeint, das unterschiedliche Dicken auf einer vertikalen und einer horizontalen Oberfläche aufweist.
  • Das nicht-konforme dielektrische Material 42 kann irgendein dielektrisches Material aufweisen. Bei einer Ausführungsform weisen das nicht-konforme dielektrische Material 42 und jeder Teilbereich 28P mit einer Gate-Abdeckung ein gleiches dielektrisches Material auf. Bei einem Beispiel weisen das nicht-konforme dielektrische Material 42 und jeder Teilbereich 28P mit einer Gate-Abdeckung Siliciumnitrid auf. Bei einer weiteren Ausführungsform weisen das nicht-konforme dielektrische Material 42 und jeder Teilbereich 28P mit einer Gate-Abdeckung ein unterschiedliches dielektrisches Material auf. Das nicht-konforme dielektrische Material 42 kann unter Verwendung eines nicht-konformen Abscheidungsprozesses gebildet werden.
  • Der Middle-of-the-Line-Kontakt 44 mit einem Luft-Zwischenraum ist entlang einer vertikalen Oberfläche von jedem Teilbereich 24P mit einem Gate-Dielektrikum und einer vertikalen Oberfläche von jedem Kontakt-Metall-Überzug 34 jeder Kontakt-Struktur 32 vorhanden. Der Middle-of-the-Line-Kontakt 44 mit einem Luft-Zwischenraum befindet sich außerdem oberhalb eines Teilbereichs von einigen der Source-/Drain-Bereiche 18. Der Middle-of-the-Line-Kontakt 44 mit einem Luft-Zwischenraum weist eine oberste Oberfläche auf, die sich unterhalb einer obersten Oberfläche der Kontakt-Struktur 32 befindet. Außerdem nimmt der Middle-of-the-Line-Kontakt 44 mit einem Luft-Zwischenraum teilweise das Volumen jedes entfernten Teilbereichs 30 aus einem Opfer-Kontakt-Material ein.
  • Die 10A bis 10D stellen eine Halbleiterstruktur gemäß der vorliegenden Anmeldung dar. Wie gezeigt ist, beinhaltet die Halbleiterstruktur eine funktionelle Gate-Struktur (zum Beispiel zweite von links), die sich auf einer Oberfläche eines Teilbereichs 14P aus einem Halbleitermaterial befindet und einen U-förmigen Teilbereich 24P mit einem Gate-Dielektrikum und einen Teilbereich 26P mit einem Gate-Leiter beinhaltet. Ein Source-Bereich (zum Beispiel 18 auf der linken Seite der vorstehend erwähnten funktionellen Gate-Struktur) befindet sich auf einer Seite der funktionellen Gate-Struktur 22, und ein Drain-Bereich (18 auf der rechten Seite der vorstehend erwähnten funktionellen Gate-Struktur) befindet sich auf einer anderen Seite der funktionellen Gate-Struktur. Sowohl der Source-Bereich als auch der Drain-Bereich weisen eine oberste Oberfläche, die sich oberhalb einer obersten Oberfläche des Teilbereichs 14P aus einem Halbleitermaterial befindet, und eine weitere Oberfläche auf, die einen Teilbereich des U-förmigen Gate-Dielektrikums 24P berührt. Eine Kontakt-Struktur 32 befindet sich auf der obersten Oberfläche von dem wenigstens einen von dem Source-Bereich und dem Drain-Bereich (beiden in dem Fall der erläuterten funktionellen Gate-Struktur). Ein Middle-of-the-Line-Kontakt 44 mit einem Luft-Zwischenraum befindet sich zwischen der Kontakt-Struktur 32 und der funktionellen Gate-Struktur und oberhalb von wenigstens einem von dem Source-Bereich und dem Drain-Bereich, wobei der Middle-of-the-Line-Kontakt 44 mit einem Luft-Zwischenraum mittels eines Teilbereichs aus einem konformen dielektrischen Material 42 abgedichtet ist.
  • Nunmehr bezugnehmend auf 11 ist eine Halbleiterstruktur des Standes der Technik dargestellt, bei der Abstandshalter 50 aus einem Luft-Zwischenraum unter Verwendung eines herkömmlichen Prozessablaufs hergestellt werden. In 11 beinhalten Elemente, die äquivalent zu jenen sind, die vorstehend erörtert wurden, gleiche Bezugszeichen. Bei der Struktur des Standes der Technik streifen die Source-/Drain-Bereiche 18 keinerlei Teilbereich des U-förmigen Teilbereichs 24P mit einem Gate-Dielektrikum. Bei der Struktur des Standes der Technik sind die Abstandshalter 50 aus einem Luft-Zwischenraum entlang der vertikalen Seitenwände der funktionellen Gate-Struktur vorhanden. Die Abstandshalter 50 aus einem Luft-Zwischenraum werden gebildet, indem zuerst ein Opfer-Gate-Abstandshalter vor der Bildung der Source-/Drain-Bereiche 18 gebildet wird und danach der Opfer-Gate-Abstandshalter nach einer Source-/Drain-Bildung entfernt wird.

Claims (15)

  1. Halbleiterstruktur, die aufweist: eine funktionelle Gate-Struktur, die sich auf einer Oberfläche eines Teilbereichs aus einem Halbleitermaterial befindet und einen U-förmigen Teilbereich mit einem Gate-Dielektrikum und einen Teilbereich mit einem Gate-Leiter beinhaltet; einen Source-Bereich, der sich auf einer Seite der funktionellen Gate-Struktur befindet, wobei der Source-Bereich eine oberste Oberfläche, die sich oberhalb einer obersten Oberfläche des Teilbereichs aus einem Halbleitermaterial befindet, und eine weitere Oberfläche aufweist, die einen Teilbereich des U-förmigen Gate-Dielektrikums berührt; einen Drain-Bereich, der sich auf einer anderen Seite der funktionellen Gate-Struktur befindet, wobei der Drain-Bereich eine oberste Oberfläche, die sich oberhalb einer obersten Oberfläche des Teilbereichs aus einem Halbleitermaterial befindet, und eine weitere Oberfläche aufweist, die einen Teilbereich des U-förmigen Gate-Dielektrikums berührt; eine Kontakt-Struktur, die sich auf der obersten Oberfläche des wenigstens einen von dem Source-Bereich und dem Drain-Bereich befindet; und einen Middle-of-the-Line-Kontakt mit einem Luft-Zwischenraum, der sich zwischen der Kontakt-Struktur und der funktionellen Gate-Struktur und oberhalb von wenigstens einem von dem Source-Bereich und dem Drain-Bereich befindet, wobei der Middle-of-the-Line-Kontakt mit einem Luft-Zwischenraum mittels eines Teilbereichs aus einem konformen dielektrischen Material abgedichtet ist.
  2. Halbleiterstruktur nach Anspruch 1, wobei der Teilbereich aus einem Halbleitermaterial eine Halbleiter-Fin aufweist und sich die funktionelle Gate-Struktur über der Halbleiter-Fin erstreckt.
  3. Halbleiterstruktur nach Anspruch 1, wobei der Source-Bereich und der Drain-Bereich ein Halbleitermaterial aufweisen, das eine epitaxiale Beziehung zu einer Oberfläche des Teilbereichs aus einem Halbleitermaterial aufweist und eine facettierte Oberfläche aufweist.
  4. Halbleiterstruktur nach Anspruch 1, wobei die funktionelle Gate-Struktur des Weiteren einen Teilbereich mit einer Gate-Abdeckung beinhaltet, der sich auf einer obersten Oberfläche des Teilbereichs mit einem Gate-Leiter befindet.
  5. Halbleiterstruktur nach Anspruch 1, wobei die Kontakt-Struktur einen Kontakt-Metall-Überzug und einen Teilbereich aus einem Kontakt-Metall aufweist, wobei der Kontakt-Metall-Überzug und der Teilbereich aus einem Kontakt-Metall oberste Oberflächen aufweisen, die koplanar zueinander sind.
  6. Halbleiterstruktur nach Anspruch 5, wobei sich die obersten Oberflächen des Kontakt-Metall-Überzugs und des Teilbereichs aus einem Kontakt-Metall oberhalb eines obersten Teilbereichs des Middle-of-the-Line-Kontakts mit einem Luft-Zwischenraum befinden.
  7. Halbleiterstruktur nach Anspruch 1, wobei sich weitere Teilbereiche aus dem konformen dielektrischen Material oberhalb der Kontaktstruktur und der funktionellen Gate-Struktur erstrecken.
  8. Halbleiterstruktur nach Anspruch 1, wobei sich der Teilbereich aus einem Halbleitermaterial auf einer Oberfläche einer Isolator-Schicht befindet.
  9. Halbleiterstruktur nach Anspruch 1, wobei sich ein planarisierendes dielektrisches Material oberhalb von einem von dem Source-Bereich oder dem Drain-Bereich befindet, der die Kontakt-Struktur und den Middle-of-the-Line-Kontakt mit einem Luft-Zwischenraum nicht beinhaltet.
  10. Halbleiterstruktur nach Anspruch 1, wobei der U-förmige Teilbereich mit einem Gate-Dielektrikum ein dielektrisches Material aufweist, das eine Dielektrizitätskonstante aufweist, die größer als jene von Siliciumdioxid ist.
  11. Halbleiterstruktur nach Anspruch 1, die des Weiteren eine zweite funktionelle Gate-Struktur aufweist, die einen zweiten U-förmigen Teilbereich mit einem Gate-Dielektrikum und einen zweiten Teilbereich mit einem Gate-Leiter aufweist und sich benachbart zu der funktionellen Gate-Struktur befindet, wobei sich ein zweiter Source-Bereich auf einer Seite der funktionellen Gate-Struktur befindet und sich ein zweiter Drain-Bereich auf einer anderen Seite der zweiten funktionellen Gate-Struktur befindet, wobei der zweite Source-Bereich und der Source-Bereich der funktionellen Gate-Struktur ineinander übergehen oder der zweite Drain-Bereich und der Drain-Bereich der funktionellen Gate-Struktur ineinander übergehen und wobei sich die Kontakt-Struktur und der Middle-of-the-Line-Kontakt mit einem Luft-Zwischenraum oberhalb der ineinander übergehenden Source-Bereiche oder der ineinander übergehenden Drain-Bereiche befinden.
  12. Verfahren zum Bilden einer Halbleiter-Struktur, wobei das Verfahren aufweist: Bereitstellen einer Opfer-Isolator-Struktur auf einer Oberfläche eines Teilbereichs aus einem Halbleitermaterial; epitaxiales Aufwachsen eines Source-Bereichs auf einer Seite der Opfer-Isolator-Struktur und eines Drain-Bereichs auf einer anderen Seite der Opfer-Isolator-Struktur, wobei sowohl der Source-Bereich als auch der Drain-Bereich eine oberste Oberfläche aufweisen, die sich oberhalb einer obersten Oberfläche des Teilbereichs aus einem Halbleitermaterial befindet; Ersetzen der Opfer-Isolator-Struktur durch eine funktionelle Gate-Struktur, wobei die funktionelle Gate-Struktur einen U-förmigen Teilbereich mit einem Gate-Dielektrikum und einen Teilbereich mit einem Gate-Leiter aufweist und wobei eine weitere Oberfläche sowohl des Source-Bereichs als auch des Drain-Bereichs einen Teilbereich des U-förmigen Teilbereichs mit einem Gate-Dielektrikum berührt; Bilden eines Teilbereichs aus einem Opfer-Kontakt-Material innerhalb einer Kontaktöffnung und entlang einer vertikalen Seitenwand der funktionellen Gate-Struktur; Bilden einer Kontakt-Struktur auf der obersten Oberfläche von wenigstens einem von dem Source-Bereich und dem Drain-Bereich; Entfernen des Teilbereichs aus einem Opfer-Kontakt-Material; und Bilden eines Middle-of-the-Line-Kontakts mit einem Luft-Zwischenraum innerhalb eines Teilbereichs eines Volumens, der zuvor von dem Teilbereich aus einem Opfer-Kontakt-Material eingenommen wurde.
  13. Verfahren nach Anspruch 12, wobei es sich bei dem Teilbereich aus einem Halbleitermaterial um eine Halbleiter-Fin handelt und die Halbleiter-Fin mittels Strukturieren einer obersten Schicht aus einem Halbleitermaterial eines Halbleitersubstrats gebildet wird.
  14. Verfahren nach Anspruch 12, das des Weiteren ein Bilden eines planarisierenden dielektrischen Materials vor dem Ersetzen der Opfer-Isolator-Struktur aufweist, wobei das planarisierende dielektrische Material eine oberste Oberfläche aufweist, die koplanar zu einer obersten Oberfläche der Opfer-Isolator-Struktur ist.
  15. Verfahren nach Anspruch 14, wobei die funktionelle Gate-Struktur einen Teilbereich mit einer dielektrischen Abdeckung aufweist, der sich auf dem Teilbereich mit einem Gate-Leiter befindet, wobei der Teilbereich mit einer dielektrischen Abdeckung eine oberste Oberfläche aufweist, die koplanar zu einer obersten Oberfläche des planarisierenden dielektrischen Materials ist.
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140201162A1 (en) 2013-01-11 2014-07-17 Commvault Systems, Inc. Systems and methods to restore selected files from block-level backup for virtual machines
US9865703B2 (en) * 2015-12-31 2018-01-09 International Business Machines Corporation High-K layer chamfering to prevent oxygen ingress in replacement metal gate (RMG) process
US9865738B2 (en) * 2016-04-29 2018-01-09 Samsung Electronics Co., Ltd. Fin field effect transistor (FinFET) having air gap and method of fabricating the same
US9608065B1 (en) 2016-06-03 2017-03-28 International Business Machines Corporation Air gap spacer for metal gates
US10164032B2 (en) * 2016-06-17 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned contact and manufacturing method thereof
US9748380B1 (en) * 2016-06-29 2017-08-29 International Business Machines Corporation Vertical transistor including a bottom source/drain region, a gate structure, and an air gap formed between the bottom source/drain region and the gate structure
US9825031B1 (en) * 2016-08-05 2017-11-21 Globalfoundries Inc. Methods of forming a high-k contact liner to improve effective via separation distance and the resulting devices
US9627271B1 (en) * 2016-09-21 2017-04-18 International Business Machines Corporation III-V compound semiconductor channel material formation on mandrel after middle-of-the-line dielectric formation
US9837414B1 (en) * 2016-10-31 2017-12-05 International Business Machines Corporation Stacked complementary FETs featuring vertically stacked horizontal nanowires
US10319627B2 (en) * 2016-12-13 2019-06-11 Globalfoundries Inc. Air-gap spacers for field-effect transistors
KR102564325B1 (ko) 2017-01-04 2023-08-07 삼성전자주식회사 다수의 채널 영역을 가지는 반도체 장치
KR102257419B1 (ko) * 2017-06-07 2021-05-31 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10411107B2 (en) * 2017-09-01 2019-09-10 Globalfoundries Inc. Semiconductor device with airgap spacer for transistor and related method
US10037989B1 (en) * 2017-10-26 2018-07-31 International Business Machines Corporation III-V lateral bipolar integration with silicon
US10741576B2 (en) * 2018-08-20 2020-08-11 Sandisk Technologies Llc Three-dimensional memory device containing drain-select-level air gap and methods of making the same
US10580692B1 (en) 2018-09-12 2020-03-03 International Business Machines Corporation Integration of air spacer with self-aligned contact in transistor
JP2020150232A (ja) * 2019-03-15 2020-09-17 キオクシア株式会社 半導体装置およびその製造方法
US10903111B2 (en) 2019-03-20 2021-01-26 International Business Machines Corporation Semiconductor device with linerless contacts
US11127678B2 (en) * 2019-12-10 2021-09-21 Globalfoundries U.S. Inc. Dual dielectric layer for closing seam in air gap structure
US11978661B2 (en) 2020-12-11 2024-05-07 Globalfoundries U.S. Inc. Ultralow-K dielectric-gap wrapped contacts and method

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130093019A1 (en) 2011-10-13 2013-04-18 International Business Machines Corporation Finfet parasitic capacitance reduction using air gap
US20140054713A1 (en) 2012-08-22 2014-02-27 Jung-Chan Lee Semiconductor device and a method for fabricating the same
US20140203348A1 (en) 2013-01-23 2014-07-24 Samsung Electronics Co., Ltd. Semiconductor devices and methods of fabricating the same

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6780753B2 (en) 2002-05-31 2004-08-24 Applied Materials Inc. Airgap for semiconductor devices
US7361991B2 (en) 2003-09-19 2008-04-22 International Business Machines Corporation Closed air gap interconnect structure
KR100672823B1 (ko) 2005-07-18 2007-01-22 삼성전자주식회사 반도체 장치에서 배선의 형성 방법
US7994040B2 (en) 2007-04-13 2011-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and fabrication thereof
WO2009127914A1 (en) 2008-04-17 2009-10-22 Freescale Semiconductor, Inc. Method of sealing an air gap in a layer of a semiconductor structure and semiconductor structure
US7811924B2 (en) 2008-06-16 2010-10-12 Applied Materials, Inc. Air gap formation and integration using a patterning cap
US7928003B2 (en) 2008-10-10 2011-04-19 Applied Materials, Inc. Air gap interconnects using carbon-based films
DE102009023377B4 (de) 2009-05-29 2017-12-28 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verfahren zur Herstellung eines Mikrostrukturbauelements mit einer Metallisierungsstruktur mit selbstjustiertem Luftspalt
KR101669470B1 (ko) * 2009-10-14 2016-10-26 삼성전자주식회사 금속 실리사이드층을 포함하는 반도체 소자
US8313999B2 (en) 2009-12-23 2012-11-20 Intel Corporation Multi-gate semiconductor device with self-aligned epitaxial source and drain
KR20120026313A (ko) 2010-09-09 2012-03-19 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
US8765573B2 (en) 2010-09-20 2014-07-01 Applied Materials, Inc. Air gap formation
CN102760687B (zh) 2011-04-28 2014-12-03 中芯国际集成电路制造(上海)有限公司 包括空气间隔的半导体器件及其制造方法
KR101887414B1 (ko) * 2012-03-20 2018-08-10 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US20130299920A1 (en) 2012-05-08 2013-11-14 Haizhou Yin Semiconductor device and method for manufacturing the same
CN103117227B (zh) * 2013-02-05 2015-11-25 华为技术有限公司 多栅鳍式场效应管的制备方法
KR102068980B1 (ko) 2013-08-01 2020-01-22 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US9455202B2 (en) * 2014-05-29 2016-09-27 United Microelectronics Corp. Mask set and method for fabricating semiconductor device by using the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130093019A1 (en) 2011-10-13 2013-04-18 International Business Machines Corporation Finfet parasitic capacitance reduction using air gap
US20140054713A1 (en) 2012-08-22 2014-02-27 Jung-Chan Lee Semiconductor device and a method for fabricating the same
US20140203348A1 (en) 2013-01-23 2014-07-24 Samsung Electronics Co., Ltd. Semiconductor devices and methods of fabricating the same

Also Published As

Publication number Publication date
US9786767B2 (en) 2017-10-10
US9484250B2 (en) 2016-11-01
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