DE102019200725A1 - FinFET mit High-k-Abstandshalter und selbstausgerichteter Kontaktdeckschicht - Google Patents

FinFET mit High-k-Abstandshalter und selbstausgerichteter Kontaktdeckschicht Download PDF

Info

Publication number
DE102019200725A1
DE102019200725A1 DE102019200725.2A DE102019200725A DE102019200725A1 DE 102019200725 A1 DE102019200725 A1 DE 102019200725A1 DE 102019200725 A DE102019200725 A DE 102019200725A DE 102019200725 A1 DE102019200725 A1 DE 102019200725A1
Authority
DE
Germany
Prior art keywords
layer
gate
over
source
contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE102019200725.2A
Other languages
English (en)
Other versions
DE102019200725B4 (de
Inventor
Hui Zang
Guowei Xu
Keith Tabakman
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries US Inc
Original Assignee
GlobalFoundries Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GlobalFoundries Inc filed Critical GlobalFoundries Inc
Publication of DE102019200725A1 publication Critical patent/DE102019200725A1/de
Application granted granted Critical
Publication of DE102019200725B4 publication Critical patent/DE102019200725B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

Bei der Herstellung einer FinFET-Vorrichtung wird eine Isolationsarchitektur zwischen Stellen von Gate- und Source/Drain-Kontakten bereitgestellt. Die Isolationsarchitektur kann einen Low-k-Abstandshalter und eine Kontaktätzstoppschicht umfassen. Die Isolationsarchitektur umfasst ferner eine ätzselektive High-k-Schicht, die angepasst ist, um eine Verschlechterung bei einem Ätzen zur Öffnung der Source/Drain-Kontaktstellen zu verhindern. Die High-k-Schicht zusammen mit einer selbstausgerichteten Kontakt (SAC) -Deckschicht, die über dem Gate angeordnet ist, bildet eine verbesserte Isolationsstruktur, die Kurzschlüsse oder eine parasitäre Kapazität zwischen dem Source- und Source/Drain-Kontakten verhindert.

Description

  • HINTERGRUND
  • Die vorliegende Erfindung betrifft im Allgemeinen Verfahren zum Bilden von Halbleitervorrichtungen und insbesondere Verfahren zum Bilden von Feldeffekttransistoren vom Finnentyp (FinFETs), bei denen das Risiko von elektrischen Kurzschlüssen zwischen Gate- und Source/Drain-Kontakten gering ist.
  • Ein Trend in der Entwicklung von Halbleiterfertigungstechnologien besteht darin, die Dichte an Vorrichtungen pro Chip zu erhöhen und demzufolge die Größe von aktiven Strukturen, sowie die Abstände zwischen diesen Strukturen zu verringern. Eine Zunahme in der Vorrichtungsdichte kann das Leistungsvermögen einer Vorrichtung vorteilhaft beeinflussen, z. B. die Schaltungsgeschwindigkeit, und kann auch zunehmend komplexere Entwürfe und Funktionalitäten erlauben. Die Verringerung in der Größe, und die damit einhergehende Zunahme in der Dichte, kann jedoch auch unerwünschte Effekte hervorrufen, einschließlich unerwünschter Kurzschlüsse zwischen benachbarten leitfähigen Elementen.
  • In FinFET-Vorrichtungen an fortschrittlichen Knoten kann z. B. die Nähe der Gate-Kontakte und Source/Drain-Kontakte zu einer unerwünschten parasitären Kapazität oder Leitung, insbesondere zu einem Energieverlust, zwischen diesen benachbarten Strukturen führen, insbesondere an den entsprechenden oberseitigen und unterseitigen Abschnitten der Strukturen, was die Ausbeute nachteilig beeinflussen kann.
  • ZUSAMMENFASSUNG
  • Es ist demzufolge erwünscht, Halbleitervorrichtungsarchitekturen und Verfahren zum Herstellen von Halbleitervorrichtungsarchitekturen zu entwickeln, die eine geringere Anfälligkeit für unerwünschte Kurzschlüsse zwischen benachbarten leitfähigen Elementen aufweisen, z. B. zwischen benachbarten Gate- und Source/Drain-Kontakten.
  • Mit Bezug auf 1 umfasst eine vergleichbare FinFET-Architektur in einer Zwischenphase in der Fertigung eine Halbleiterfinne 12, die über einem Halbleitersubstrat 10 angeordnet ist. Die Finne 12 umfasst abwechselnd einen Kanal 13 und Source/Drain-Bereiche 14. Über jedem Kanalbereich 13 sind abwechselnd eine dielektrische Gateschicht 61, ein Metallgate 62 und eine Deckschicht 70 gebildet und über jedem Source/Drain-Bereich 14 ist ein Source/Drain-Kontakt 30 gebildet. Über jedem Source/Drain-Kontakt 30 ist ein leitfähiger Kontakt 82 gebildet und über der Struktur ist eine dielektrische Zwischenschicht 90 gebildet. Öffnungen in der dielektrischen Zwischenschicht 90 sind mit Source/Drain-Kontakten 92 metallisiert. Eine Low-k-Abstandshalterschicht 23 trennt die Metallgates 62 und die überlagernden Deckschichten 70 seitlich bezüglich der leitfähigen Kontakte 82.
  • Während der Herstellung der Struktur in 1 umfasst eine Bildung der leitfähigen Kontakte 82 wenigstens einen Ätzschritt, der eine dielektrische Schicht (nicht dargestellt) über den Source/Drain-Kontakten 30 selektiv entfernt, gefolgt von einer Metallisierung des sich ergebenden Grabens. Ein ungenügendes Ätzen (Unterätzen) kann zu einer unvollständigen Entfernung des dielektrischen Schichtmaterials über den Source/Drain-Kontakten 30 führen, was zu einer elektrischen Öffnung führen kann. Andererseits kann ein Überätzen der dielektrischen Schicht zu einer Erosion der Low-k-Abstandshalterschicht 23 führen, insbesondere an der Oberseite der Struktur, was zu einer Überbrückung und einem elektrischen Kurzschluss zwischen dem Metallgate 62 und dem leitfähigen Kontakt 82 führen kann. In der Vergleichsarchitektur aus 1 wird ein oberer Abstand der Abstandshalterschicht 23 lateral geätzt, während der Graben für den leitfähigen Kontakt 82 geöffnet wird.
  • Gemäß verschiedener Ausführungsformen umfasst die Bildung einer FinFET-Vorrichtung das Entfernen eines oberseitigen Abschnitts der Abstandshalterschicht und die nachfolgende Bildung einer High-k-Schicht über der Finne und über verbleibenden Abschnitten der Abstandshalterschicht innerhalb des Grabens für die leitfähigen Source/Drain-Kontakte. In verschiedenen Ausführungsformen bildet die High-k-Schicht in Kombination mit der den Gate-Kontakt überlagernden Deckschicht eine effiziente Barriere zwischen den Gate- und Source/Drain-Kontakten. Weiterhin verbreitert eine Entfernung eines oberseitigen Abschnitts der Abstandshalterschicht gemäß verschiedener Ausführungsformen einen oberen Abschnitt einer Gate-Kontaktöffnung über Kanalbereichen der Finne, was die Herstellbarkeit des Gate-Kontakts innerhalb der Gate-Kontaktöffnung verbessert.
  • Entsprechend bestimmter Ausführungsformen umfasst eine FinFET-Vorrichtung eine Halbleiterfinne mit einem Source/Drain-Bereich und einen Kanalbereich neben dem Source/Drain-Bereich, einen leitfähigen Kontakt, der über dem Source/Drain-Bereich angeordnet ist, einen Gatestapel, der über dem Kanalbereich angeordnet ist, wo der Gatestapel eine High-k-Schicht und eine Gate-Leiterschicht über der High-k-Schicht umfasst, und eine Deckschicht, die über dem Gatestapel angeordnet ist, wobei sich die High-k-Schicht über eine Seitenwandoberfläche der Deckschicht zwischen der Deckschicht und dem leitfähigen Kontakt erstreckt.
  • Gemäß weiterer Ausführungsformen umfasst eine FinFET-Vorrichtung eine Halbleiterfinne mit einem Source/Drain-Bereich und einem Kanalbereich an dem Source/Drain-Bereich, einen leitfähigen Kontakt, der über dem Source/Drain-Bereich angeordnet ist, einen Gatestapel, der über dem Kanalbereich angeordnet ist, eine Deckschicht, die über dem Gatestapel angeordnet ist, eine Low-k-Abstandshalterschicht zwischen dem leitfähigen Kontakt und dem Gatestapel und eine High-k-Schicht, die über der Isolationsschicht angeordnet ist, wo sich die High-k-Schicht über eine Seitenwandoberfläche der Deckschicht zwischen der Deckschicht und dem leitfähigen Kontakt erstreckt.
  • Ein Verfahren zum Bilden einer FinFET-Vorrichtung umfasst ein Bilden einer Halbleiterfinne über einem Halbleitersubstrat, wobei die Halbleiterfinne einen Source/Drain-Bereich und einen Kanalbereich neben dem Source/Drain-Bereich aufweist, ein Bilden eines Opfergates über dem Kanalbereich und ein Bilden einer Low-k-Abstandshalterschicht über Seitenwänden des Opfergates.
  • Das Verfahren umfasst ferner ein Bilden einer Kontaktätzstoppschicht über dem Source/Drain-Bereich und einer dielektrischen Füllschicht über der Kontaktätzstoppschicht, wobei die Kontaktätzstoppschicht über Seitenwänden der Low-k-Abstandshalterschicht gebildet ist, ein Ätzen eines oberen Abschnitts des Opfergates und eines oberen Abschnitts der Low-k-Abstandshalterschicht, um eine obere Gate-Kontaktöffnung zu bilden, und ein Ätzen des Opfergates, um eine untere Gate-Kontaktöffnung zu bilden und den Kanalbereich der Finne freizulegen.
  • Innerhalb der unteren und oberen Gate-Kontaktöffnungen wird eine High-k-Schicht gebildet, wobei die High-k-Schicht über dem Kanalbereich der Finne, über Seitenwänden der Low-k-Abstandshalterschicht und über Seitenwänden der Kontaktätzstoppschicht gebildet wird.
  • Eine Gate-Leiterschicht wird dann innerhalb der unteren Gate-Kontaktöffnung gebildet und eine Deckschicht wird über der Gate-Leiterschicht innerhalb der oberen Gate-Kontaktöffnung gebildet.
  • Figurenliste
  • Die folgende detaillierte Beschreibung spezieller Ausführungsformen der Erfindung kann am Besten zusammen mit den folgenden Figuren verstanden werden, wobei eine ähnliche Struktur durch ähnliche Bezugszeichen bezeichnet ist und in denen:
    • 1 eine schematische Ansicht einer vergleichbaren FinFET-Architektur darstellt;
    • 2 eine planarisierte FinFET-Struktur in einer Zwischenphase der Fertigung nach der Bildung von Opfergates über Kanalbereichen einer Halbleiterfinne, einer Abstandshalterschicht über Seitenwänden der Opfergates, Source/Drain-Kontakte über Source/Drain-Bereichen der Finne und eine Kontaktätzstoppschicht und eine dielektrische Füllschicht zwischen benachbarten Abstandshalterschichten und über den Source/Drain-Kontakten darstellt;
    • 3 die Struktur aus 2 nach einer Aussparungsätzung der Opfergates zur Bildung oberer Gate-Kontaktöffnungen darstellt;
    • 4 eine Aussparungsätzung der Abstandshalterschicht und die damit einhergehende Verbreiterung der oberen Gate-Kontaktöffnungen darstellt;
    • 5 die Entfernung des Opfergates zur Bildung von unteren Gate-Kontaktöffnungen und ein Freilegen einer oberen Oberfläche der Finne darstellt;
    • 6 die Abscheidung einer High-k-Schicht innerhalb der oberen und unteren Gate-Kontaktöffnungen und über der Finne darstellt;
    • 7 die Abscheidung und Planarisierung von wenigstens einer Gate-Leiterschicht über der High-k-Schicht innerhalb der Gate-Kontaktöffnungen darstellt;
    • 8 eine Aussparungsätzung der wenigstens einen Gate-Leiterschicht darstellt;
    • 9 die Bildung und Planarisierung einer Deckschicht über der wenigstens einen ausgesparten Gate-Leiterschicht und über der High-k-Schicht darstellt;
    • 10 ein Entfernen der dielektrischen Füllschicht und einer Kontaktätzstoppschicht über der Source/Drain-Kontakten zur Bildung von Kontaktgräben darstellt;
    • 11 die Bildung von leitfähigen Kontakten innerhalb der Kontaktgräben über den Source/Drain-Kontakten darstellt; und
    • 12 eine schematische Querschnittsansicht einer FinFET-Struktur mit der zwischen einem Source/Drain-Kontakt und einer benachbarten selbstausgerichteten Gatekappe angeordneten High-k-Schicht darstellt.
  • DETAILLIERTE BESCHREIBUNG
  • Es wird nun ausführlicher auf verschiedene Ausführungsformen des Gegenstands der Anmeldung Bezug genommen, wobei einige Ausführungsformen in den beiliegenden Figuren dargestellt sind. In den Figuren bezeichnen gleiche Bezugszeichen durchwegs gleiche oder ähnliche Elemente.
  • Gemäß der Verwendung hierin kann die Bildung oder Abscheidung einer Schicht oder Struktur wenigstens eine Technik umfassen, die dafür geeignet ist, dass das Material oder die Schicht abgeschieden oder die Struktur gebildet werden. Diese Techniken umfassen ohne Beschränkung chemische Gasphasenabscheidungs- (CVD-), chemische Niederdruckgasphasenabscheidungs- (LPCVD-), plasmaunterstützte chemische Gasphasenabscheidungs-(PECVD-), metallorganische CVD- (MOCVD-), Atomlagenabscheidungs- (ALD-), Molekularstrahlepitaxie- (MBE-), Elektroplattier-, stromlose Plattier-, lonenstrahlabscheidungs- und physikalische Gasphasenabscheidungs- (PVD-) Techniken, wie z. B. Sputtern oder Verdampfen.
  • Es wird ein Verfahren zum Herstellen einer FinFET-Vorrichtung beschrieben, sowie die sich ergebende Vorrichtung, wobei eine High-k-Schicht in eine Barrierenschichtarchitektur zwischen Gate- und Source/Drain-Kontakten eingebaut wird. In bestimmten Ausführungsformen wird ein Abschnitt der High-k-Schicht über einem Kanalbereich einer Finne innerhalb einer Gate-Kontaktöffnung gebildet, um eine dielektrische Gateschicht bereitzustellen. Die High-k-Schicht erstreckt sich auch über Seitenwände der Gate-Kontaktöffnung und überlagert Seitenwände der Abstandshalterschicht, um einen Abschnitt einer Isolationsarchitektur zu bilden.
  • Während der zum Öffnen und Metallisieren von Gräben verwendeten Bearbeitungsschritte, um leitfähige Kontakte zu Source/Drain-Bereichen der Vorrichtung bereitzustellen, wird die High-k-Schicht angepasst, so dass sie als eine gegenüber Ätzung widerstandsfähige Barriere dient, die eine Erosion der darunterliegenden dielektrischen Schichten unterbindet und demzufolge ein Kurzschluss zwischen dem Metallgate und der Source/Drain-Metallisierung verhindert. Insbesondere ist die High-k-Schicht bezüglich der Ätzchemie widerstandsfähig, die zum Öffnen der Source/Drain-Kontaktstellen verwendet wird, und stellt demzufolge eine chemisch und mechanisch widerstandsfähige Grenzfläche relativ zu der Isolationsarchitektur bereit, die einen Low-k-Abstandshalter und eine Kontaktätzstoppschicht umfasst.
  • In verschiedenen Ausführungsformen wird eine selbstausgerichtete Kontakt (selfaligned contact, SAC) -Deckschicht über einem ausgesparten Metallgate verwendet, so dass eine Bodenfläche der SAC-Kappe unter einer Bodenoberfläche des Low-k-Abstandshalters angeordnet wird. Die über Seitenwandflächen und oberseitigen Oberflächen des Low-k-Abstandshalters und über Seitenwänden der SAC-Kappe abgeschiedene High-k-Schicht ist darüber angeordnet, insbesondere zwischen dem Low-k-Abstandshalter und der SAC-Kappen.
  • Der Einbau einer High-k-Schicht in Verfahren zum Bilden einer FinFET-Vorrichtung und die Bildung einer darüber liegenden selbstausgerichteten Kontakt (SAC) -Deckschicht werden hierin mit Bezug auf die 2-12 beschrieben.
  • Mit Bezug auf 2 ist eine Halbleiterfinne 120 über einem Halbleitersubstrat 100 gebildet. Das Halbleitersubstrat kann ein Bulk-Substrat oder ein zusammengesetztes Substrat sein, z. B. ein semiconductor-on-insulator (SOI) -Substrat, und es kann ein beliebiges geeignetes Halbleitermaterial umfassen, wie im Stand der Technik bekannt ist. Abschnitte des Halbleitersubstrats können amorph, polykristallin oder einkristallin sein. Obwohl eine einzelne Finne in dem dargestellten Querschnitt gezeigt ist, kann eine Anordnung aus Finnen über dem Substrat gebildet werden.
  • In verschiedenen Ausführungsformen umfasst jede Finne 120 ein Halbleitermaterial, z. B. Silizium, und kann durch Strukturieren und einem nachfolgenden Ätzen des Halbleitersubstrats 100, z. B. einem oberen Abschnitt des Halbleitersubstrats, gebildet werden. In einigen Ausführungsformen werden die Finnen 120 aus dem Halbleitersubstrat 100 geätzt und sind demzufolge damit durchgängig. Zum Beispiel können die Finnen 120 unter Verwendung eines Seitenwandbildübertragungs (sidewall image transfer, SIT) -Prozesses gebildet werden, wie bekannt ist.
  • Jede Finne 120 kann ein einkristallines Halbleitermaterial umfassen, das sich entlang einer Längsrichtung erstreckt. Gemäß der Verwendung hierin stellt eine „Längsrichtung“ eine horizontale Richtung dar, entlang der sich ein Objekt größtenteils erstreckt. Eine „Breitenrichtung“ stellt eine horizontale Richtung dar, die zu der Längsrichtung senkrecht ist.
  • Gemäß der Verwendung hierin bezeichnet „horizontal“ eine allgemeine Richtung entlang einer Hauptoberfläche eines Substrats und „vertikal“ stellt eine Richtung dar, die im Allgemeinen dazu senkrecht ist. Weiterhin stellen „vertikal“ und „horizontal“ im Allgemein zueinander senkrechte Richtungen dar, unabhängig von einer Orientierung des Substrats im dreidimensionalen Raum.
  • In bestimmten Ausführungsformen können die Finnen 120 eine Breite von 5 nm bis 20 nm und eine Höhe von 40 nm bis 150 nm aufweisen, obwohl andere Dimensionen möglich sind. In Strukturen mit mehreren Finnen, insbesondere eine Anordnung aus Finnen, kann jede Finne von ihre nächsten Nachbaren um eine Periodizität oder einem Abstand (d) von 20 nm bis 100 nm beabstandet sein, z. B. 20, 30, 40, 50, 60, 70, 80, 90 oder 100 nm, einschließlich der Bereiche zwischen jedem der vorangegangenen Werte. Gemäß der Verwendung hierin bezieht sich der Ausdruck „Abstand“ (pitch) auf die Summe aus der Finnenbreite und dem Abstand zwischen benachbarten Finnen.
  • Diese mehreren Finnen sind typischerweise parallel zueinander und senkrecht zu dem Library-Logik-Fluss einer Schaltung orientiert. Nach einer Bildung von Finnen kann ein Finnenschnitt oder ein Finnenentfernungsprozess eingesetzt werden, um unerwünschte Finnen oder unerwünschte Abschnitte davon für die spezielle Schaltung oder Vorrichtung zu eliminieren, die gefertigt wird. Demzufolge kann eine Finnen-zu-Finnen-Periodizität konstant sein oder sich entlang einer Anordnung von Finnen ändern.
  • Mit weiterem Bezug auf 2 ist eine Ansicht nach einer Planarisierung einer FinFET-Struktur in einer Zwischenphase einer Fertigung in einer Querschnittansicht dargestellt. Die Finne 120 umfasst abwechselnd Kanalbereiche 130 und Source/Drain-Bereiche 140. Es ist eine Metallgateaustausch (RMG) -Struktur nach der Bildung eines Opfergates 120 über den Kanalbereichen 130 der Finne 120 dargestellt. Eine Hartmaske 220 überlagert das Opfergate 210. Über jedem Source/Drain-Bereich 140 der Finne ist ein Source/Drain-Kontakt 300 gebildet. Das Opfergate 210 und die Hartmaske 220 werden als Template für die Bildung von Seitenwandabstandshaltern 230 verwendet, gefolgt von einer konformen Beschichtung 410 und einer dielektrischen Füllschicht 420 direkt über der konformen Beschichtung 410, insbesondere innerhalb von Kontaktstellen über den Source/Drain-Kontakten 300.
  • Das Opfergate 210 und die darüber liegende Hartmaske 220 können unter Verwendung von bekannten Abscheidungs-, Fotolithografie- und Ätzprozessen gebildet werden. Das Opfergate 210 kann eine Schicht aus amorphem Silizium (a-Si) umfassen. Elementares amorphes Silizium kann unter Verwendung einer chemischen Gasphasenabscheidung abgeschieden werden, z. B. in einer chemischen Niederdruckgasphasenabscheidung (LPCVD) bei Temperaturen im Bereich von 450° C bis 700° C. Als Precursor für die Abscheidung von Silizium durch CVD kann Silan (SiH4) verwendet werden. Die Hartmaske 220 kann ein dielektrisches Material umfassen, z. B. Siliziumnitrid, und kann unter Verwendung einer chemischen Gasphasenabscheidung gebildet werden.
  • Das Opfergate 210 kann eine Dicke aufweisen, die ausreicht, um die Finnen 120 vollständig zu bedecken. Eine Dicke des Opfergates 210 kann z. B. im Bereich von 50 bis 200 nm liegen, z. B. 50, 75, 100, 125, 150, 175 oder 200 nm, einschließlich der Bereiche zwischen jedem der vorangegangenen Werte, obwohl kleinere oder größere Dicken vorgesehen sein können.
  • Wie weiter unten ausführlicher beschrieben ist, wird das Opfergate 210 angepasst, so dass eine temporäre Struktur für ein Metallgateaustausch (replacement metal gate, RMG) -Modul bereitstellt, das verwendet wird, um ein funktionales Gate über jedem Kanalbereich der Finne zu bilden. Gemäß der Verwendung hierin bezieht sich ein „funktionales Gate“ auf eine Struktur, die zur Steuerung eines Ausgangsstroms (insbesondere des Stroms von Ladungsträgern durch einen Kanal) einer Halbleitervorrichtung unter Verwendung eines elektrischen Felds oder in einigen Fällen eines Magnetfelds verwendet wird und ein Gate-Dielektrikum und einen Gate-Leiter umfasst. Es kann eine Metallisierung der funktionalen Gates und der Source/Drain-Bereiche verwendet werden, um funktionsfähige Vorrichtungen zu bilden.
  • In der dargestellten Ausführungsform in 2 werden Seitenwandabstandshalter 230 über den Seitenwänden (vertikale Oberflächen) des Opfergates 210 angeordnet und eine konforme Beschichtung 410 und dielektrische Füllschicht 420 werden über den Seitenwandabstandshaltern 230 angeordnet, sowie über einer oberseitigen Oberfläche der Source/Drain-Kontakte 300. Die konforme Beschichtung 320 ist angepasst, um als eine Kontaktätzstoppschicht (contact etch stop layer, CESL) zu fungieren.
  • Die Seitenwandabstandshalter 230 können durch eine großflächige Abscheidung eines Abstandshaltermaterials (z. B. unter Verwendung einer Atomlagenabscheidung), gefolgt von einer gerichteten Ätzung, z. B. einem reaktiven lonenätzen (RIE), gebildet werden, um das Abstandshaltermaterial von horizontalen Oberflächen zu entfernen. In bestimmten Ausführungsformen beträgt die Dicke der Seitenwandabstandshalter 4 bis 20 nm, z. B. 4, 10, 15, oder 20 nm, einschließlich jedem der vorangegangenen Werte.
  • Source/Drain-Kontakte 300 können durch Ionenimplantation oder eine selektive Epitaxie gebildet werden, gefolgt von einer Bildung des Opfergates 210 und der Seitenwandabstandshalter 230, jedoch vor einer Abscheidung der konformen Beschichtung 410 und der dielektrischen Füllschicht 420, z. B. unter Verwendung der Seitenwandabstandshalter 230 als einer Ausrichtungsmaske.
  • Gemäß verschiedener Ausführungsformen können die Source/Drain-Kontakte 300 Silizium (z. B. Si) oder ein Silizium aufweisendes Material, z. B. Siliziumgermanium (SiGe), umfassen. Zum Beispiel können SiGe-Source/Drain-Kontakte in eine p-MOS-Vorrichtung eingebaut werden, um eine Druckverspannung des Kanals bereitzustellen, was die Ladungsträgermobilität verbessern kann.
  • Die Begriffe „Epitaxie“, „epitaktisch“ und/oder „epitaktisches Wachstum und/oder Abscheidung“ beziehen sich auf das Wachsen einer Halbleitermaterialschicht auf einer Abscheidungsoberfläche eines Halbleitermaterials, wobei das Halbleitermaterial unter der Annahme gewachsen wird, dass es die gleiche kristalline Eigenschaft aufweist, wie das Halbleitermaterial der Abscheidungsoberfläche. In einem epitaktischen Abscheidungsprozess werden z. B. chemische Reaktanten, die durch Quellengase bereitgestellt werden, gesteuert und die Systemparameter werden festgelegt, so dass sich abscheidende Atomen an der Abscheidungsoberfläche anlagern und mittels Oberflächendiffusion ausreichend mobil bleiben, so dass sie sich entsprechend der kristallinen Orientierung der Atome der Abscheidungsoberfläche ausrichten. Demzufolge weist ein epitaktisches Halbleitermaterial die gleichen kristallinen Eigenschaften auf, wie die Abscheidungsoberfläche, auf der sie gebildet wird. Beispielhafte epitaktische Wachstumsprozesse umfassen eine niedrigere Energieplasmaabscheidung, Flüssigphasenepitaxie, Molekularstrahlepitaxie und chemische Gasphasenabscheidung bei Atmosphärendruck.
  • Die Source/Drain-Kontakte 300 können dotiert sein, was in situ durchgeführt werden kann, insbesondere während eines epitaktischen Wachstums, gefolgt von einem epitaktischen Wachstum z. B. unter Verwendung einer Ionenimplantation oder Plasmadotierung. Die Dotierung ändert die Ladungsträgerkonzentration von Elektronen und Löchern eines intrinsischen Halbleiters im thermischen Gleichgewicht. Eine dotierte Schicht oder ein dotierter Bereich kann vom p-Typ oder n-Typ sein.
  • Gemäß der Verwendung hierin bezeichnet „p-Typ“ den Zusatz von Verunreinigungen zu einem intrinsischen Halbleiter, die ein Defiziet an Valenzelektronen erzeugen. In einer Silizium aufweisenden Finne umfassen z. B. Dotierstoffe vom p-Typ, insbesondere Verunreinigungen, ohne Beschränkung Bor, Aluminium, Gallium und Indium. Gemäß der Verwendung hierin bezeichnet „n-Typ“ den Zusatz von Verunreinigungen, die freie Elektronen zum intrinsischen Halbleiter beitragen. In einer Silizium aufweisenden Finne umfassen z. B. Dotierstoffe vom n-Typ ohne Beschränkung Antimon, Arsen und Phosphor.
  • Es kann ein optionaler Eintreibungs-Anneal verwendet werden, um Dotierstoffsorten zu diffundieren und ein gewünschtes Dotierstoffprofil zu erzeugen. In bestimmten Ausführungsformen können dotierte Atome innerhalb der Source/Drain-Kontakte 300 in die Halbleiterfinne 120 unter Verwendung eines nach-Epitaxie oder nach-Implantations-Ausheizens (z. B. bei einer Temperatur von 600° C bis 1400° C) diffundiert werden, um ein gewünschtes Dotierstoffprofil innerhalb der Finne zu erzeugen.
  • Die konforme Beschichtung 410 und die dielektrische Füllschicht 420 werden sukzessive über den Source/Drain-Kontakten 300 und über Seitenwandabstandshaltern 230 gebildet, um den Graben über den Source/Drain-Kontakten 300 zu bilden, und die sich ergebende Struktur wird optional unter Verwendung einer Hartmaske 220 als einer Ätzstoppschicht planarisiert.
  • Eine „Planarisierung“ stellt einen Materialentfernungsprozess dar, der wenigstens mechanische Kräfte, z. B. ein Reibmedium, umfasst, um eine im Wesentlichen zweidimensionale Oberfläche zu erzeugen. Ein Planarisierungsprozess kann ein chemisch-mechanisches Polieren (CMP) oder Schleifen umfassen. Das chemisch-mechanische Polieren (CMP) stellt einen Materialentfernungsprozess dar, der chemische Reaktionen und mechanische Kräfte verwendet, um Material zu entfernen und eine Oberfläche zu planarisieren.
  • Die konforme Beschichtung 410 kann durch eine großflächige Abscheidung eines geeigneten Kontaktätzstoppmaterials gebildet werden (z. B. unter Verwendung einer Atomlagenabscheidung). In bestimmten Ausführungsformen beträgt die Dicke der konformen Beschichtung 410 2 bis 10 nm, z. B. 2, 4, 6, 8 oder 10 nm, einschließlich der Bereiche zwischen jedem der vorangegangenen Werte.
  • Geeignete Materialien für Seitenwandabstandshalter und die konforme Beschichtung umfassen Oxide, Nitride und Oxynitride, z. B. Siliziumdioxid, Siliziumnitrid, Siliziumoxynitrid, und Materialien mit niedriger Dielektrizitätskonstante (Low-k), z. B. amorpher Kohlenstoff, SiOC, SiOCN und SiBCN. Gemäß der Verwendung hierin weist ein „low-k“-Material eine Dielektrizitätskonstante auf, die kleiner ist als die von Siliziumdioxid.
  • Gemäß der Verwendung hierin weisen die Komponenten Siliziumdioxid und Siliziumnitrid Zusammensetzung auf, die nominell entsprechend als SiO2 und Si3N4 dargestellt werden. Die Begriffe Siliziumdioxid und Siliziumnitrid bezeichnen nicht nur diese stöchiometrischen Zusammensetzungen, sondern auch Oxide und Nitridzusammensetzungen, die von diesen stöchiometrischen Zusammensetzungen abweichen.
  • In verschiedenen Ausführungsformen werden der Seitenwandabstandshalter 230 und die konforme Beschichtung 410 aus Materialien gebildet, die mit Bezug aufeinander selektiv geätzt werden können. In speziellen Ausführungsformen umfasst der Seitenwandabstandshalter 230 SiOCN und die konforme Beschichtung (insbesondere Kontaktätzstoppschicht) 410 umfasst Siliziumnitrid.
  • Die dielektrische Füllschicht 420 kann jedes dielektrische Material umfassen, einschließlich z. B. Oxide, Nitride oder Oxynitride. In einer Ausführungsform umfasst die dielektrische Füllschicht 420 Siliziumdioxid. In verschiedenen Ausführungsformen kann die dielektrische Füllschicht 420 selbstplanarisierend sein oder die oberseitige Oberfläche der dielektrischen Füllschicht 420 kann durch eine chemisch-mechanische Polierung (CMP) planarisiert werden.
  • Mit Bezug auf 3 wird die Hartmaske 220 entfernt und das Opfergate 210 wird zu einer Höhe unter einer oberseitigen Oberfläche der Seitenwandabstandshalter 230 ausgespart. Das Opfergate 210 kann unter Verwendung eines reaktiven lonenätz (RIE) -Prozesses ausgespart werden. In speziellen Ausführungsformen wird das Opfergate 210 bezüglich dem (Low-k) -Seitenwandabstandshalter 230, der Kontaktätzstoppschicht 410 und der dielektrischen Füllschicht 420 selektiv geätzt. In bestimmten Ausführungsformen werden 10% bis 75 % der originalen Opfergatehöhe durch das Aussparungsätzen entfernt.
  • Gemäß der Verwendung hierin zeigt der Begriff „selektiv“ mit Bezug auf einen Materialentfernungs- oder Ätzprozess an, dass die Rate der Materialentfernung für ein erstes Material größer ist als die Rate der Entfernung für wenigstens ein anderes Material der Struktur, auf das der Materialentfernungsprozess angewendet wird. In bestimmten Ausführungsformen kann z. B. ein selektives Ätzen eine Ätzchemie umfassen, die ein erstes Material selektiv zu einem zweiten Material im Verhältnis von 2 : 1 oder mehr, beispielsweise 5 : 1, 10 : 1 oder 20 : 1 entfernt.
  • Mit Bezug auf 4 wird ein weiterer Ätzschritt verwendet, um obere Abschnitte der Seitenwandabstandshalter 230 zu entfernen, wobei die Kontaktätzstoppschichten 410 freigelegt werden. In beispielhaften Ausführungsformen können obere Abschnitte der Seitenwandabstandshalter 230 unter Verwendung eines Plasmaätzprozesses entfernt werden, der bezüglich Siliziumdioxid selektiv ist, so dass die dielektrische Füllschicht 420 im Wesentlichen nicht geätzt wird. In der anschaulichen Ausführungsform bildet ein Aussparungsätzen der Seitenwandabstandshalter 230 eine obere Gate-Kontaktöffnung 510 über Kanalbereichen 130 der Finne 120, die sich neben den Kontaktätzstoppschichten 410 erstreckt. Die obere Gate-Kontaktöffnung 510 weist eine Breite w1 auf. In der anschaulichen Ausführungsform sind beim selektiven Ätzen der Seitenwandabstandshalter 230 oberseitige Oberflächen der verbleibenden Abschnitte der Seitenwandabstandshalter 230 zu den ausgesparten Opfergates 210 koplanar.
  • Mit Bezug auf 5 wird das Opfergate 210 mit Bezug auf die Seitenwandabstandshalter 230, die Kontaktätzstoppschicht 410 und die dielektrische Füllschicht 420 selektiv geätzt, um untere Gate-Kontaktöffnungen 520 zu bilden und Kanalbereiche 130 der Finne 120 freizulegen. Eine Breite (w2) der unteren Gate-Kontaktöffnungen 520 ist kleiner als die Breite (w1) der oberen Gate-Kontaktöffnungen 510. In bestimmten Ausführungsformen kann die Breite (w1) der oberen Gate-Kontaktöffnungen 510 im Bereich von 25 bis 50 nm liegen, z. B. 25, 30, 35, 40, 45 oder 50 nm, einschließlich der Bereiche zwischen jedem der vorangegangenen Werte. Die Breite (w2) der unteren Gate-Kontaktöffnungen 520 kann im Bereich von 15 bis 30 nm liegen, z. B. 15, 20, 25 oder 30 nm, einschließlich der Bereiche zwischen jedem der vorangegangenen Werte.
  • Mit Bezug auf 6 wird eine konforme High-k-Schicht 610 über den oberseitigen und Seitenwandoberflächen der Finne 120 gebildet, insbesondere direkt über der Finne 120, sowie über Seitenwänden und oberseitigen Oberflächen der Seitenwandabstandshalter 230 und über freiliegenden Abschnitten der Kontaktätzstoppschicht 410. Die High-k-Schicht 610 kann durch einen konformen Abscheidungsprozess gebildet werden, z. B. eine Atomlagenabscheidung (ALD).
  • In verschiedenen Ausführungsformen wird die High-k-Schicht 610 angepasst, so dass sie als eine dielektrische Gateschicht fungiert. Gemäß der Verwendung hierin weist ein High-k-Material eine Dielektrizitätskonstante auf, die größer ist als die von Siliziumdioxid. Ein High-k-Dielektrikum kann eine binäre oder ternäre Komponente umfassen, z. B. Hafniumoxid (HfO2). Weitere beispielhafte High-k-Dielektrika umfassen ohne Beschränkung ZrO2, La2O3, Al2O3, TiO2, SrTiO3, BaTiO3, LaAlO3, Y2O3, HfOxNy, HfSiOxNy, ZrOxNy, La2OxNy, Al2OxNy, TiOxNy, SrTiOxNy, LaAlOxNy, Y2OxNy, SiOxNy, SiNx, ein Silicat davon und eine Verbindung davon. Jeder Wert von x kann unabhängig von 0,5 bis 3 variieren und jeder Wert von y kann unabhängig von 0 bis 2 variieren. Die Dicke der High-k-Schicht 610 kann von 1 nm bis 10 nm, reichen, z. B. 1, 2, 4, 6, 8 oder 10 nm, einschließlich der Bereiche zwischen jedem der vorangegangenen Werte.
  • Mit Bezug auf 7 wird eine Gate-Leiterschicht 620 über der High-k-Schicht 610 gebildet und sie füllt im Wesentlichen die oberen und unteren Gate-Kontaktöffnungen 510, 520. Der Gate-Leiter 620 und das Gate-Dielektrikum 610 legen einen Gatestapel 600 fest. Der Gate-Leiter 620 kann ein leitfähiges Material umfassen, z. B. Polysilizium, Siliziumgermanium, ein leitfähiges Metall, z. B. Al, W, Cu, Ti, Ta, W, Co, Pt, Ag, Au, Ru, Ir, Rh und Re, Verbindungen von leitfähigen Metallen, z. B. Al-Cu, Silizide eines leitfähigen Metalls, z. B. W-Silizid und Pt-Silizid, oder andere leitfähige Metallverbindungen, z. B. TiN, TiC, TiSiN, TiTaN, TaN, TaAlN, TaSiN, TaRuN, WSiN, NiSi, CoSi, sowie Kombinationen davon. Der Gate-Leiter 620 kann wenigstens eine Schicht aus diesen Materialien umfassen, z. B. einem Metallstapel mit einer Austrittsarbeitsschicht und/oder einer leitfähigen Beschichtung, und er kann eine Dicke von 20 bis 40 nm aufweisen. In bestimmten Ausführungsformen umfasst der Gate-Leiter 620 eine Titannitrid (TiN) -Schicht direkt über der High-k-Schicht 610 und eine Wolfram (W) oder Kobalt (Co) -Füllschicht über der Titannitrid-Schicht.
  • Gemäß der Darstellung in 7 kann ein reaktiver lonenätz (RIE) -Schritt oder ein CMP-Schritt verwendet werden, um die Gate-Leiterschicht 620 und die High-k-Schicht 610 über der Oberseite der dielektrischen Füllschicht 410 zu entfernen und eine planarisierte Struktur zu bilden.
  • Mit Bezug auf 8 wird eine Höhe der Gate-Leiterschicht 620 innerhalb der Gate-Kontaktöffnungen unter Verwendung eines Aussparungsätzens verringert. Nach dem Aussparungsätzen wird eine oberseitige Oberfläche des Gate-Leiters 620 unter einer oberseitigen Oberfläche der benachbarten Seitenwandabstandshalter 230 angeordnet. In verschiedenen Ausführungsformen wird die Gate-Leiterschicht 620 mit Bezug auf die dielektrische Gateschicht 610 selektiv entfernt.
  • Mit Bezug auf 9 wird eine Gatekappe 700 direkt über dem Gate-Leiter 620 und über freiliegenden Oberflächen der High-k-Schicht 610 gebildet, insbesondere innerhalb der oberen Gate-Kontaktöffnung 510. Gemäße einem Beispiel kann die Gatekappe 700 ein Nitridmaterial umfassen, z. B. Siliziumnitrid oder Siliziumoxynitrid (SiON). Nach der Abscheidung des Gatedeckmaterials kann ein Polierschritt verwendet werden, um eine planarisierte Struktur zu bilden. Der Polierschritt kann die dielektrische Füllschicht 420 freilegen.
  • Mit Bezug auf 10 werden die dielektrische Füllschicht 420 und die konforme Beschichtung 410 entfernt, um selbstausgerichtete Kontaktöffnungen 810 zur Bildung von Source/Drain-Kontakten zu bilden. Eine Entfernung der dielektrischen Füllschicht 420 und der konformen Beschichtung 410 über Source/Drain-Kontakten 210 kann unter Verwendung von wenigstens einem Ätzschritt durchgeführt werden, der bezüglich der benachbarten freiliegenden Schichten selektiv ist. Zum Beispiel kann die konforme Beschichtung 410 durch ein reaktives lonenätzen oder isotropes Ätzen entfernt werden, z. B. ein Nassätzen oder ein isotropes Plasmaätzen. Ein Beispiel für eine Nassätzchemie, die verwendet werden kann, um die CESL-Schicht 410 zu entfernen, umfasst Phosphorsäure.
  • Vor der Metallisierung des Source/Drain-Bereichs kann ein Nassätzen verwendet werden, um ein natives Oxid über den Source/Drain-Kontakten 300 zu entfernen. Ein beispielhaftes Nassätzen zum Entfernen eines Oxids umfasst Flusssäure oder eine Lösung mit wässriger Flusssäure (d-HF).
  • Während des Nassätzens kann ein Ätzen der High-k-Schicht erfolgen. In bestimmten Ausführungsformen bilden die High-k-Schicht 610 die Seitenwandabstandshalter 230 und die Deckschicht 700 zusammen eine durchgehende Barriere zwischen den Kontaktöffnungen 810 über den Source/Drain-Kontakten 300 und dem Gate 620.
  • In der anschaulichen Ausführungsform wird die High-k-Schicht 610 über Seitenwandoberflächen der Deckschicht 700 angeordnet. Ferner wird als ein Ergebnis des Vorabaussparungsätzens des Gates 620 eine Bodenfläche der Deckschicht 700 von einer oberseitigen Oberfläche der Abstandshalterschicht 230 verlagert. Demzufolge überlappt eine Seitenwandoberfläche der Deckschicht 700 eine Seitenwandoberfläche der Abstandshalterschicht 230, um eine durchgehende Barriere zu bilden, die die Wahrscheinlichkeit eines Kurzschlusses zwischen dem Gate 620 und einer später gebildeten Source/Drain-Metallisierung innerhalb der Kontaktöffnung 810 verringert.
  • Mit Bezug auf 11 wird ein leitfähiger Kontakt 820 innerhalb der Kontaktöffnungen 810 und über freiliegenden Oberflächen der Source/Drain-Kontakte 300 durch Abscheiden von z. B. einer leitfähigen Beschichtung und einer Barrierenschicht (nicht separat dargestellt) und einem nachfolgenden Füllen der Kontaktöffnungen mit einem leitfähigen Material gebildet, z. B. Wolfram oder Kobalt. Die leitfähige Beschichtung ist typischerweise Titan, und die Barriereschicht kann Titannitrid (TiN) darstellen
  • Leitfähige Kontakte 820 können ein Metall umfassen, das mit den Source/Drain-Kontakten 300 einen ohmschen Kontakt bildet. Eine Silizidschicht (z. B. Titansilizid) kann durch eine Reaktion zwischen der leitfähigen Beschichtung (z. B. Titan) und den Source/Drain-Kontakten 300 in situ gebildet werden, um einen Grabensilizidkontakt zu bilden.
  • Nach Bildung der leitfähigen Kontakte 820 kann ein Planarisierungsprozess verwendet werden, um eine planarisierte Struktur zu bilden, wie in 11 dargestellt ist, wobei eine oberseitige Oberfläche der leitfähigen Kontakte 820 zu einer oberseitigen Oberfläche der Gatedeckschichten 700 koplanar ist.
  • Mit Bezug auf 12 kann eine dielektrische Zwischenschicht 900 über der Struktur aus 11 gebildet werden. Unter Verwendung bekannter Fotolithografie- und Ätztechniken können Öffnungen in der dielektrischen Zwischenschicht 900 gebildet werden und innerhalb der Öffnungen werden Source/Drain-Kontakte 920 gebildet, insbesondere im elektrischen Kontakt zu den leitfähigen Kontakten 820.
  • Gemäß verschiedener Ausführungsformen stellt die beschriebene Realisierung einer High-k-Schicht und einer selbstausgerichteten Deckschicht eine stabile Metallisierungsarchitektur bereit, in der Kurzschlüsse zwischen Zwischenkontakten mit einer verringerten Wahrscheinlichkeit auftreten. Integrierte Schaltungen, die mit diesem Verfahren hergestellt werden, zeigen eine verbesserte Zuverlässigkeit und ein verbessertes Leistungsvermögen bei minimalem Verlust zwischen Gate- und Source/Drain-Kontakten und weniger Ausfälle der Schaltung.
  • Gemäß der Verwendung umfassen die Einzahlformen „eine“, „einer“, „eines“ und „der, die, das“ die Mehrzahlformen, sofern der Kontext dies nicht klar anderweitig anzeigt. Zum Beispiel umfasst demzufolge ein Bezug auf eine „Finne“ Beispiele mit zwei oder mehr dieser „Finnen“, sofern es der Kontext nicht klar anderweitig anzeigt.
  • Sofern es nicht anderweitig angemerkt wird, ist es in keinster Weise beabsichtigt, dass ein Verfahren erfordert, dass die Schritte in einer speziellen Reihenfolge durchgeführt werden. Demgemäß soll es nicht beabsichtigt sein, dass, sofern in einem Verfahrensanspruch nicht tatsächlich eine Reihenfolge festgelegt ist, die durch seine Schritte einzuhalten ist, die Schritte in einer speziellen Reihenfolge ausgeführt werden. Jedes angemerkte einzelne oder mehrfache Merkmal oder Aspekt in einem Anspruch kann mit einem anderen Merkmal oder Aspekt aus jedem anderen Anspruch oder aus mehreren anderen Ansprüchen kombiniert werden.
  • Wenn ein Element, z. B. eine Schicht, ein Bereich oder ein Substrat, als gebildet auf, abgeschieden auf oder angeordnet „auf“ oder „über“ gebildet ist, kann es direkt auf dem anderen Element sein oder es können dazwischenliegende Elemente vorhanden sein. Im Gegensatz, wenn ein Element als „direkt auf“ oder „direkt über“ einem anderen Element bezeichnet wird, ist kein dazwischenliegendes Element vorhanden.
  • Während verschiedene Merkmale, Elemente oder Schritte spezieller Ausführungsformen unter Verwendung des Begriffs „umfassend“ beschrieben sind, ist zu verstehen, dass alternative Ausführungsformen, einschließlich dieser, die unter Verwendung dieses Begriffs beschrieben werden, als „bestehend aus“ oder „im Wesentlichen bestehend aus“ implizieren. Zum Beispiel umfassen alternative Ausführungsformen einer High-k-Schicht die Hafniumoxid umfassen, Ausführungsformen, in denen eine High-k-Schicht im Wesentlichen aus Hafniumoxid besteht, und Ausführungsformen, in denen eine High-k-Schicht aus Hafniumoxid besteht.
  • Es ist dem Fachmann ersichtlich, dass verschiedene Modifizierungen und Variationen an der vorliegenden Erfindung gemacht werden können, ohne vom Wesen und Rahmen der Erfindung abzuweichen. Da Modifizierungen, Kombinationen, Unterkombinationen und Variationen der beschriebenen Ausführungsformen, die das Wesen und den Gegenstand der Erfindung beinhalten, auftreten können, sollte die Erfindung als alles umfassend angesehen werden, das in den Rahmen der beigefügten Ansprüche und deren Äquivalente fällt.

Claims (16)

  1. FinFET-Vorrichtung umfassend: eine Halbleiterfinne mit einem Source/Drain-Bereich und einem Kanalbereich an dem Source/Drain-Bereich; einen leitfähigen Kontakt, der über dem Source/Drain-Bereich angeordnet ist; einen Gatestapel, der über dem Kanalbereich angeordnet ist, wobei der Gatestapel eine High-k-Schicht und eine Gate-Leiterschicht umfasst, die die High-k-Schicht überlagert; und eine Deckschicht, die über dem Gatestapel angeordnet ist, wobei sich die High-k-Schicht über eine Seitenwandoberfläche der Deckschicht zwischen der Deckschicht und dem leitfähigen Kontakt erstreckt.
  2. FinFET-Vorrichtung nach Anspruch 1, wobei die Deckschicht einen unteren Abschnitt mit einer ersten Breite, der direkt über dem Gatestapel angeordnet ist, und einen über dem unteren Abschnitt angeordneten oberen Abschnitt mit einer zweiten Breite umfasst, die größer ist als die erste Breite.
  3. FinFET-Vorrichtung nach Anspruch 1, ferner umfassend eine Abstandshalterschicht zwischen dem leitfähigen Kontakt und dem Gatestapel.
  4. FinFET-Vorrichtung nach Anspruch 3, wobei eine Seitenwand der Deckschicht wenigstens einen Abschnitt einer Seitenwand der Abstandshalterschicht überlappt.
  5. FinFET-Vorrichtung nach Anspruch 3, wobei sich eine Bodenfläche der Deckschicht unter einer oberseitigen Oberfläche der Abstandshalterschicht befindet.
  6. FinFET-Vorrichtung nach Anspruch 3, wobei die Deckschicht Siliziumnitrid umfasst und die Abstandshalterschicht ein Low-k-Dielektrikum umfasst.
  7. FinFET-Vorrichtung nach Anspruch 3, wobei sich eine oberseitige Oberfläche der Gate-Leiterschicht unter einer oberseitigen Oberfläche der Abstandshalterschicht befindet.
  8. FinFET-Vorrichtung umfassend: eine Halbleiterfinne mit einem Source/Drain-Bereich und einem Kanalbereich an dem Source/Drain-Bereich; einen leitfähigen Kontakt, der über dem Source/Drain-Bereich angeordnet ist; einen Gatestapel, der über dem Kanalbereich angeordnet ist; eine Deckschicht, die über dem Gatestapel angeordnet ist; eine Low-k-Abstandshalterschicht zwischen dem leitfähigen Kontakt und dem Gatestapel; und eine High-k-Schicht, die über der Isolationsschicht angeordnet ist, wobei sich die High-k-Schicht über eine Seitenwandoberfläche der Deckschicht zwischen der Deckschicht und dem leitfähigen Kontakt erstreckt.
  9. FinFET-Vorrichtung nach Anspruch 8, wobei die Deckschicht einen unteren Abschnitt mit einer ersten Breite, der direkt über dem Gatestapel angeordnet ist, und einen oberen Abschnitt mit einer zweiten Breite größer als der ersten Bereite umfasst, der über dem unteren Abschnitt angeordnet ist.
  10. FinFET-Vorrichtung nach Anspruch 8, wobei ein Abschnitt der High-k-Schicht direkt über dem Kanalbereich der Finne angeordnet ist.
  11. Verfahren zum Bilden einer FinFET-Vorrichtung, umfassend: ein Bilden einer Halbleiterfinne über einem Halbleitersubstrat, wobei die Halbleiterfinne einen Source/Drain-Bereich und einen Kanalbereich an dem Source/Drain-Bereich aufweist; ein Bilden eines Opfergates über dem Kanalbereich; ein Bilden einer Low-k-Abstandshalterschicht über Seitenwänden des Opfergates; ein Bilden einer Kontaktätzstoppschicht über dem Source/Drain-Bereich und einer dielektrischen Füllschicht über der Kontaktätzstoppschicht, wobei die Kontaktätzstoppschicht über Seitenwänden der Low-k-Abstandshalterschicht gebildet ist; ein Ätzen eines oberen Abschnitts des Opfergates und eines oberen Abschnitts der Low-k-Abstandshalterschicht, um eine obere Gate-Kontaktöffnung zu bilden; ein Ätzen des Opfergates, um eine untere Gate-Kontaktöffnung zu bilden und den Kanalbereich der Finne freizulegen; ein Bilden einer High-k-Schicht innerhalb der unteren und oberen Gate-Kontaktöffnungen, wobei die High-k-Schicht über dem Kanalbereich der Finne, über Seitenwänden der Low-k-Abstandshalterschicht und über Seitenwänden der Kontaktätzstoppschicht gebildet ist; ein Bilden einer Gate-Leiterschicht innerhalb der unteren Gate-Kontaktöffnung; und Bilden einer Deckschicht über der Gate-Leiterschicht innerhalb der oberen Gate-Kontaktöffnung.
  12. Verfahren nach Anspruch 11, ferner umfassend ein Ätzen der dielektrischen Füllschicht und der Kontaktätzstoffschicht, um eine Kontaktöffnung zu bilden.
  13. Verfahren nach Anspruch 12, wobei die High-k-Schicht bei der Bildung der Kontaktöffnung über Seitenwänden der Deckschicht angeordnet ist.
  14. Verfahren nach Anspruch 12, ferner umfassend ein Bilden eines leitfähigen Kontakts innerhalb der Kontaktöffnung, wobei der leitfähige Kontakt über Seitenwänden der Low-k-Abstandshalterschicht und über Seitenwänden der High-k-Schicht gebildet ist.
  15. Verfahren nach Anspruch 11, ferner umfassend ein Ätzen der Gate-Leiterschicht, um ein ausgespartes Gate zu bilden, das eine oberseitige Oberfläche unter einer oberseitigen Oberfläche der Low-k-Abstandshalterschicht aufweist.
  16. Verfahren nach Anspruch 15, ferner umfassend ein Bilden der Deckschicht direkt über dem ausgesparten Gate, wobei eine Seitenwand der Deckschicht wenigstens einen Abschnitt einer Seitenwand der Low-k-Abstandshalterschicht umfasst.
DE102019200725.2A 2018-02-22 2019-01-22 FinFET mit High-k-Abstandshalter und selbstausgerichteter Kontaktdeckschicht Active DE102019200725B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/902,098 2018-02-22
US15/902,098 US10734233B2 (en) 2018-02-22 2018-02-22 FinFET with high-k spacer and self-aligned contact capping layer

Publications (2)

Publication Number Publication Date
DE102019200725A1 true DE102019200725A1 (de) 2019-08-22
DE102019200725B4 DE102019200725B4 (de) 2023-07-27

Family

ID=67482238

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102019200725.2A Active DE102019200725B4 (de) 2018-02-22 2019-01-22 FinFET mit High-k-Abstandshalter und selbstausgerichteter Kontaktdeckschicht

Country Status (3)

Country Link
US (1) US10734233B2 (de)
DE (1) DE102019200725B4 (de)
TW (1) TWI705504B (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102021115793A1 (de) 2021-02-18 2022-08-18 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor-source/drain-kontakte und verfahren zu deren bildung

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108807531B (zh) * 2017-04-26 2021-09-21 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
US10879174B2 (en) * 2018-03-14 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10566201B1 (en) * 2018-10-30 2020-02-18 Globalfoundries Inc. Gate cut method after source/drain metallization
CN111863710B (zh) * 2019-04-29 2023-07-18 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US20210104616A1 (en) * 2019-10-08 2021-04-08 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure for semiconductor device
US11682707B2 (en) 2020-03-31 2023-06-20 Taiwan Semiconductor Manufacturing Co., Ltd. Contact formation method and related structure
DE102020126070A1 (de) * 2020-03-31 2021-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Kontaktbildungsverfahren und entsprechende struktur
CN113745149A (zh) * 2020-05-29 2021-12-03 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11264481B2 (en) 2020-07-01 2022-03-01 International Business Machines Corporation Self-aligned source and drain contacts
US20220246473A1 (en) * 2021-02-04 2022-08-04 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid film scheme for self-aligned contact
US11495599B2 (en) * 2021-02-19 2022-11-08 Nanya Technology Corporation Semiconductor device with self-aligning contact and method for fabricating the same

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7598142B2 (en) 2007-03-15 2009-10-06 Pushkar Ranade CMOS device with dual-epi channels and self-aligned contacts
JP2009212369A (ja) * 2008-03-05 2009-09-17 Elpida Memory Inc 半導体装置及び半導体装置の製造方法並びにデータ処理システム
US9324866B2 (en) 2012-01-23 2016-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for transistor with line end extension
US8481415B2 (en) * 2010-12-02 2013-07-09 International Business Machines Corporation Self-aligned contact combined with a replacement metal gate/high-K gate dielectric
DE102011004506B4 (de) 2011-02-22 2012-10-18 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Herstellungsverfahren für ein Halbleiterbauelement und Halbleiterbauelement als Stegtransistor, der auf einem strukturierten STI-Gebiet durch eine späte Stegätzung hergestellt ist
TWI560778B (en) 2011-03-21 2016-12-01 United Microelectronics Corp Fin field-effect transistor structure and manufacturing process thereof
US8679968B2 (en) 2012-05-15 2014-03-25 Globalfoundries Singapore Pte. Ltd Method for forming a self-aligned contact opening by a lateral etch
US9129986B2 (en) 2013-06-28 2015-09-08 Globalfoundries Inc. Spacer chamfering for a replacement metal gate device
US9112031B2 (en) 2013-11-08 2015-08-18 International Business Machines Corporation Reduced resistance finFET device with late spacer self aligned contact
KR102125749B1 (ko) * 2013-12-27 2020-07-09 삼성전자 주식회사 반도체 장치 및 이의 제조 방법
US9536877B2 (en) * 2014-03-03 2017-01-03 Globalfoundries Inc. Methods of forming different spacer structures on integrated circuit products having differing gate pitch dimensions and the resulting products
US9536980B1 (en) * 2015-07-28 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Gate spacers and methods of forming same
US9564428B1 (en) * 2015-12-15 2017-02-07 International Business Machines Corporation Forming metal-insulator-metal capacitor
KR102514620B1 (ko) * 2016-04-28 2023-03-29 삼성전자주식회사 반도체 소자 및 이의 제조 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102021115793A1 (de) 2021-02-18 2022-08-18 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor-source/drain-kontakte und verfahren zu deren bildung
DE102021115793B4 (de) 2021-02-18 2022-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor-source/drain-kontakte und verfahren zu deren bildung
US11798943B2 (en) 2021-02-18 2023-10-24 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor source/drain contacts and methods of forming the same

Also Published As

Publication number Publication date
TWI705504B (zh) 2020-09-21
DE102019200725B4 (de) 2023-07-27
US10734233B2 (en) 2020-08-04
US20190259619A1 (en) 2019-08-22
TW201937608A (zh) 2019-09-16

Similar Documents

Publication Publication Date Title
DE102019200725B4 (de) FinFET mit High-k-Abstandshalter und selbstausgerichteter Kontaktdeckschicht
DE102019117191B4 (de) Halbleitervorrichtung und Verfahren zu deren Herstellung
DE102019206143B4 (de) Verfahren zum erhöhen der effektiven gatehöhe
DE102019116328B4 (de) Halbleiterbauelement und verfahren
DE102019116036B4 (de) Halbleitervorrichtung und verfahren
DE102019206553A1 (de) Halbleitervorrichtung mit verbesserter Gate-Source/Drain-Metallisierungsisolation
DE102019204737B4 (de) Hybrid-Gate-Schnitt
DE102020114875B4 (de) Finfet-vorrichtung und verfahren
DE102019117011B4 (de) Halbleitervorrichtung und herstellungsverfahren
DE102019113052A1 (de) Halbleiterbauelement und verfahren
DE102019117007A1 (de) Dielektrischer spaltfüllungsprozess für halbleitervorrichtung
DE102019209318B4 (de) Halbleitervorrichtung mit integrierter Einzeldiffusionsunterbrechung und Herstellungsverfahren hierfür
DE102020114655B4 (de) Finnen-feldeffekttransistorvorrichtung mit kontaktstopfen mit einspringendem profil und verfahren zu dessen herstellung
DE102021105733A1 (de) Kontaktsteckerstruktur eines halbleiterbauelements und verfahren zum bilden derselben
DE102020129746A1 (de) Source/drain-kontakte und verfahren zu ihrer bildung
DE102018106191B4 (de) Verfahren zur selektiven bildung von gate-abstandshaltern eines finfets mittels eines fluorierungsprozesses
DE102023101602A1 (de) Metallgatestruktur und verfahren zu deren herstellung
DE102017127205B4 (de) Verfahren zur herstellung eines halbleiter-bauelements
DE102019101555A1 (de) Metall-gate-schneideform mit roststabprofil zum reinigen von metallischen seitenwandrückständen
DE102021102596B4 (de) Halbleitervorrichtung und verfahren
DE102022105643A1 (de) Transistor-gatestrukturen und verfahren zu deren herstellung
DE102017126435A1 (de) Fin-feldeffekttransistorvorrichtung und verfahren
DE102018124815B4 (de) FIN-Feldeffekttransistorbauteil und Verfahren
DE102021118124A1 (de) Transistorisolationsbereiche und Verfahren zum Bilden derselben
DE102021109560A1 (de) Transistor-gate-strukturen und verfahren zu deren bildung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R081 Change of applicant/patentee

Owner name: GLOBALFOUNDRIES U.S. INC., SANTA CLARA, US

Free format text: FORMER OWNER: GLOBALFOUNDRIES INC., GRAND CAYMAN, KY

R082 Change of representative

Representative=s name: GRUENECKER PATENT- UND RECHTSANWAELTE PARTG MB, DE

R016 Response to examination communication
R018 Grant decision by examination section/examining division