CN113745149A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底，基底包括衬底、位于衬底上的栅极结构以及位于栅极结构两侧的源漏掺杂层，基底上形成有覆盖栅极结构和源漏掺杂层的第一介电材料层；刻蚀第一介电材料层，形成露出源漏掺杂层或者栅极结构的开口，剩余的第一介电材料层作为第一介电层；在开口中形成接触插塞；刻蚀部分厚度的第一介电层，在接触插塞的顶部之间形成凹槽；在凹槽中形成第二介电层，第二介电层的介电常数低于第一介电层的介电常数。本发明实施例中，所述第二介电层的绝缘性优于所述第一介电层的绝缘性，因此所述第二介电层使得相邻所述接触插塞的顶部不易发生桥接，有利于优化半导体结构的电学性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术越来越精密，集成电路也发生着重大的变革，集成在同一芯片上的元器件数量已从最初的几十、几百个增加到现在的数以百万个。为了达到电路密度的要求，半导体集成电路芯片的制作工艺利用批量处理技术，在衬底上形成各种类型的复杂器件，并将其互相连接以具有完整的电子功能，目前大多采用在导线之间以超低k层间介电层作为隔离各金属内连线的介电材料，互连结构用于提供在IC芯片上的器件和整个封装之间的布线。在该技术中，在半导体衬底表面首先形成例如场效应晶体管(FET)的器件，然后在集成电路制造后段制程(Back End of Line，BEOL)中形成互连结构。
正如摩尔定律所预测的，半导体衬底尺寸的不断缩小，以及为了提高器件的性能在半导体衬底上形成了更多的晶体管，采用互连结构来连接晶体管是必然的选择。然而相对于元器件的微型化和集成度的增加，电路中导体连线数目不断的增多，互连结构的形成质量对电路连接的可靠性影响很大，严重时会影响半导体器件的正常工作。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提升半导体结构的电学性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底、位于所述衬底上的栅极结构以及位于栅极结构两侧的源漏掺杂层，所述基底上形成有覆盖所述栅极结构和源漏掺杂层的第一介电材料层；刻蚀所述第一介电材料层，形成露出所述源漏掺杂层或者栅极结构的开口，剩余的所述第一介电材料层作为第一介电层；在所述开口中，形成接触插塞；刻蚀部分厚度的所述第一介电层，在所述接触插塞的顶部之间形成凹槽；在所述凹槽中形成第二介电层，所述第二介电层的介电常数低于所述第一介电层的介电常数。
可选的，所述第二介电层的材料包括SiN。
可选的，在所述凹槽中形成第二介电层的步骤包括：形成保形覆盖所述凹槽以及接触插塞的第二介电材料层；去除高于所述接触插塞的第二介电材料层，剩余的位于所述凹槽中的所述第二介电材料层作为第二介电层。
可选的，采用原子层沉积工艺、物理气相沉积工艺或者化学气相沉积工艺形成所述第二介电材料层。
可选的，以垂直于所述栅极结构的延伸方向为横向，形成所述开口的步骤中，所述开口的顶部横向尺寸大于所述开口的底部横向尺寸。
可选的，形成所述开口的步骤包括：在所述第一介电材料层上形成遮挡层；以所述遮挡层为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述第一介电材料层，在所述第一介电材料层中形成初始开口；采用各向同性的干法刻蚀工艺刻蚀所述初始开口的顶部，形成开口，剩余的所述第一介电材料层作为第一介电层。
可选的，刻蚀部分厚度的所述第一介电层，形成凹槽的过程中，所述凹槽的深度为2纳米至5纳米。
可选的，以垂直于所述栅极结构的延伸方向为横向，形成所述凹槽的过程中，所述凹槽顶部的横向尺寸为10纳米至16纳米。
可选的，采用各向同性干法刻蚀工艺刻蚀部分厚度的所述第一介电层，在所述接触插塞的顶部之间形成凹槽。
可选的，所述各向同性的干法刻蚀工艺包括SiCoNi刻蚀工艺或Certas刻蚀工艺。
可选的，在所述开口中，形成接触插塞的步骤包括：在所述开口和所述第一介电层上形成接触插塞材料层；去除高于所述第一介电层的所述接触插塞材料层，剩余的位于所述开口中的所述接触插塞材料层作为接触插塞。
可选的，采用化学机械平坦化工艺去除高于所述第一介电层的所述接触插塞材料层。
可选的，所述半导体结构的形成方法还包括：形成所述开口后，形成所述接触插塞前，在所述开口的侧壁和底面保形覆盖防扩散层；形成所述接触插塞的过程中，所述接触插塞形成在所述防扩散层上；形成所述凹槽的过程中，所述凹槽由所述第一介电层和防扩散层围成。
可选的，所述防扩散层的材料包括TaN或TiN。
相应的，本发明实施例还提供一种半导体结构，包括衬底；栅极结构，位于所述衬底上；源漏掺杂层，位于所述栅极结构两侧的衬底上；第一介电层，位于所述栅极结构、源漏掺杂层以及衬底上；接触插塞，位于所述第一介电层中，与所述栅极结构或源漏掺杂层相接触，所述接触插塞的顶部凸出于所述第一介电层的表面；第二介电层，位于所述接触插塞顶部之间的所述第一介电层上，所述第二介电层的介电常数低于所述第一介电层的介电常数。
可选的，所述第二介电层的材料包括SiN。
可选的，所述第二介电层的厚度为2纳米至5纳米。
可选的，以垂直于所述栅极结构的延伸方向为横向，所述第二介电层顶部的横向尺寸为10纳米至16纳米。
可选的，以垂直于所述栅极结构的延伸方向为横向，所述接触插塞的顶部横向尺寸大于所述接触插塞的底部横向尺寸。
可选的，所述半导体结构还包括：防扩散层，位于所述第一介电层和所述接触插塞之间，所述接触插塞与栅极结构之间，所述接触插塞和源漏掺杂层之间，以及所述接触插塞与所述第二介电层之间。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例所提供的半导体结构的形成方法中，刻蚀所述第一介电材料层，形成露出所述源漏掺杂层或者栅极结构的开口；在所述开口中形成接触插塞；刻蚀部分厚度的所述第一介电层，在所述接触插塞的顶部之间形成凹槽，在所述凹槽中形成第二介电层，所述第二介电层的介电常数低于所述第一介电层的介电常数，所述第二介电层的绝缘性优于所述第一介电层的绝缘性，因此所述第二介电层使得相邻所述接触插塞的顶部不易发生桥接，有利于优化半导体结构的电学性能。
附图说明
图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图；
图4至图11是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图12是本发明半导体结构的结构示意图。
具体实施方式
目前所形成的半导体结构仍有性能不佳的问题。现结合一种半导体结构的形成方法分析半导体结构性能不佳的原因。
图1至图3，是一种半导体结构的形成方法中各步骤对应的结构示意图。
如图1所示，提供基底1，所述基底1包括衬底、位于所述衬底上的栅极结构(图中未示出)以及位于栅极结构两侧的源漏掺杂层(图中未示出)；在所述基底1上形成覆盖所述栅极结构和源漏掺杂层的第一介电材料层2；刻蚀所述第一介电材料层2，形成露出所述源漏掺杂层或者栅极结构的初始开口3。
如图2所示，采用各向同性的干法刻蚀工艺刻蚀所述初始开口3的顶部，形成开口5，剩余的所述第一介电材料层2作为第一介电层4。
如图3所示，在所述开口5中，形成接触插塞6。
为了降低接触插塞6与后段互连结构的接触电阻，通常在形成初始开口3后，会采用各向同性的干法刻蚀工艺刻蚀所述初始开口3的顶部，使得所述初始开口3的顶部变大，形成开口5，以垂直于所述栅极结构的延伸方向为横向，相应的，形成在开口5中的接触插塞6的顶部横向尺寸大于所述接触插塞6的底部横向尺寸，相应的，所述接触插塞6顶部之间的第一介电层4之间的间距变小，所述接触插塞6的顶部易存在漏电流的情况，导致半导体结构的电学性能不佳。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底、位于所述衬底上的栅极结构以及位于栅极结构两侧的源漏掺杂层，所述基底上形成有覆盖所述栅极结构和源漏掺杂层的第一介电材料层；刻蚀所述第一介电材料层，形成露出所述源漏掺杂层或者栅极结构的开口，剩余的所述第一介电材料层作为第一介电层；在所述开口中，形成接触插塞；刻蚀部分厚度的所述第一介电层，在所述接触插塞的顶部之间形成凹槽；在所述凹槽中形成第二介电层，所述第二介电层的介电常数低于所述第一介电层的介电常数。
本发明实施例所提供的半导体结构的形成方法中，刻蚀所述第一介电材料层，形成露出所述源漏掺杂层或者栅极结构的开口；在所述开口中形成接触插塞；刻蚀部分厚度的所述第一介电层，在所述接触插塞的顶部之间形成凹槽，在所述凹槽中形成第二介电层，所述第二介电层的介电常数低于所述第一介电层的介电常数，所述第二介电层的绝缘性优于所述第一介电层的绝缘性，因此所述第二介电层使得相邻所述接触插塞的顶部不易发生桥接，有利于优化半导体结构的电学性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图11是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图4，提供基底100，所述基底100包括衬底(图中未示出)、位于所述衬底上的栅极结构(图中未示出)以及位于栅极结构两侧的源漏掺杂层(图中未示出)，所述基底100上形成有覆盖所述栅极结构和源漏掺杂层的第一介电材料层101。
所述衬底用于为后续形成半导体结构提供工艺平台。
本实施例中，所述衬底为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
本发明实施例以鳍式场效应晶体管(FinFET)为例，所述基底通常还包括位于所述衬底上的鳍部(图中未示出)。其他实施例中，以全包围栅极晶体管(GAA)为例，在所述衬底表面法线方向上，所述基底还包括第一或多个间隔悬空的沟道层，栅极结构全包围所述沟道层。
所述鳍部用于提供鳍式场效应晶体管的沟道。
本实施例中，所述鳍部与所述衬底通过对同一半导体层进行刻蚀所得到。在其他实施例中，所述鳍部也可以是外延生长于所述衬底上的半导体层，从而达到精确控制所述鳍部高度的目的。
因此，本实施例中，所述鳍部与所述衬底的材料相同，所述鳍部的材料为硅。其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
在半导体结构工作时，栅极结构用于控制鳍部中沟道的开启与断开。
本实施例中，所述栅极结构包括栅介质层(图中未示出)和位于所述栅介质层上的栅极层(图中未示出)。
所述栅介质层用于实现栅极层与鳍部之间的电隔离。需要说明的是，本实施例中，栅极结构为金属栅极结构，所述栅介质层的材料为高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。
本实施例中，所述栅介质层的材料为HfO2。其他实施例中，所述栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3中的一种或几种。
所述栅极层作为电极，用于实现与外部电路的电连接，在本实施例中，所述栅极层的材料为镁钨合金。其他实施例中，所述金属栅极结构的材料还可以为W、Al、Cu、Ag、Au、Pt、Ni或Ti等。
在半导体结构工作时，所述源漏掺杂层为沟道提供应力，提高载流子的迁移速率。
本实施例中，所述半导体结构用于形成NMOS(Negative channel Metal OxideSemiconductor)，源漏掺杂层用于作为NMOS的源极和漏极。在半导体结构工作时，源漏掺杂层为栅极结构下方的沟道施加拉伸应力(tensile stress)，拉伸沟道可以提高电子的迁移速率。
其他实施例中，所述半导体结构用于形成PMOS(Positive Channel MetalOxideSemiconductor)，源漏掺杂层用于作为PMOS的源极和漏极。在半导体结构工作时，源漏掺杂层为栅极结构下方的沟道施加压缩应力(compression stress)，压缩沟道可以提高空穴的迁移率。
所述第一介电材料层101用于电隔离相邻器件。
本实施例中，所述第一介电材料层101的材料为绝缘材料。具体的，所述第一介电材料层101的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成第一介电材料层101的工艺难度和工艺成本。
具体的，所述第一介电材料层101包括层间介质层(图中未示出)和位于所述层间介质层上的后段介电层(图中未示出)。
所述层间介质层覆盖所述衬底、鳍部以及源漏掺杂层，所述层间介质层还覆盖所述栅极结构的侧壁，露出所述栅极结构的顶面。
所述后段介电层用于电隔离相邻后段的相邻器件。所述后段介电层位于所述层间介质层和栅极结构上。
参考图5和图6，刻蚀所述第一介电材料层101，形成露出所述源漏掺杂层或者栅极结构的开口102(如图6所示)，剩余的所述第一介电材料层101作为第一介电层103。
所述开口102为后续形成接触插塞提供工艺空间，所述开口102之间的所述第一介电层103用于电隔离后续形成的接触插塞。
形成所述开口102的步骤中，以垂直于所述栅极结构的延伸方向为横向，所述开口102的顶部横向尺寸大于所述开口102的底部横向尺寸。后续在所述开口102中形成接触插塞，相应的，所述接触插塞顶部的尺寸大于所述接触插塞底部的尺寸，所述接触插塞的顶部与后续互连结构连接，有利于减小所述接触插塞与互连结构的接触电阻，有利于优化半导体结构的电学性能。
具体的，形成所述开口102的步骤包括：
如图5所示，在所述第一介电材料层101上形成遮挡层(图中未示出)；以所述遮挡层为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述第一介电材料层101，在所述第一介电材料层中形成初始开口104。
所述初始开口104为后续形成开口做准备。
本实施例中，采用各向异性的干法刻蚀工艺具有较好的刻蚀剖面控制性，有利于使所述初始开口104的形貌满足工艺需求，且还有利于提高所述第一介电材料层101的去除效率。且各向异性的干法刻蚀工艺的过程中，能够以源漏掺杂层或者层间介质层的顶部为刻蚀停止位置，降低对其他膜层结构的损伤。
如图6所示，采用各向同性的干法刻蚀工艺刻蚀所述初始开口104的顶部，形成开口102，剩余的所述第一介电材料层101作为第一介电层103。
所述开口102为后续形成接触插塞提供工艺空间。
本实施例中，所述各向同性的刻蚀工艺能够沿垂直于初始开口104侧壁方向刻蚀第一介电材料层101，且干法刻蚀工艺的刻蚀精度较好，有利于精确控制所述第一介电材料层101的刻蚀量，使形成的开口102的顶部横向尺寸满足工艺要求。
具体的，所述采用各向同性的干法刻蚀工艺包括SiCoNi刻蚀工艺或Certas刻蚀工艺。
参考图7至图9，在所述开口102中，形成接触插塞105(如图9所示)。
所述接触插塞105用于将栅极结构或者源漏掺杂层与后段的互连结构相连接。
所述接触插塞105的材料包括：W、Al、Cu、Ag、Au、Pt、Ni或Ti。
在所述开口102中，形成接触插塞105的步骤包括：在所述开口102和所述第一介电层103上形成接触插塞材料层106(如图8所示)；去除高于所述第一介电层103的所述接触插塞材料层106，剩余的位于所述开口102中的所述接触插塞材料层106作为接触插塞105。
本实施例中，采用电化学镀工艺在所述开口102中填充接触插塞材料层106。电化学镀工艺具有操作简单、沉积速度快、价格低廉等优点。
本实施例中，采用化学机械平坦化工艺去除高于所述第一介电层103的所述接触插塞材料层106。化学机械平坦化工艺(chemical mechanical planarization，CMP)是一种全局表面平坦化技术，可精确并均匀地把位于晶圆上的膜层研磨为需要的厚度和平坦度。
所述半导体结构的形成方法还包括：在形成所述开口102后，形成接触插塞105前，在所述源漏掺杂层或栅极结构的顶部形成金属硅化物层107。
所述金属硅化物层107用于降低接触插塞105与栅极结构或源漏掺杂层之间的接触电阻，从而改善器件的电学性能。
本实施例中，采用金属硅化物工艺形成所述金属硅化物层107。
本实施例中，所述金属硅化物层107的材料相应为镍硅化合物。在其他实施例中，所述金属硅化物层的材料还可以为钴硅化合物或钛硅化合物。
所述半导体结构的形成方法还包括：形成所述金属硅化物层107后，形成所述接触插塞105前，在所述开口102的侧壁和底面保形覆盖防扩散层108。
所述防扩散层108用于阻挡接触插塞105中的离子扩散至第一介电层103中，有利于使得所述第一介电层103能较好的电隔离相邻接触插塞105。
本实施例中，所述防扩散层108的材料包括TaN或TiN。
需要说明的是，形成所述接触插塞105的过程中，所述接触插塞105形成在所述防扩散层108上。
参考图10，刻蚀部分厚度的所述第一介电层103，在所述接触插塞105的顶部之间形成凹槽109。
所述凹槽109为后续形成第二介电层提供空间，所述第二介电层的介电常数小于所述第一介电层的介电常数。
本实施例中，采用各向同性干法刻蚀工艺刻蚀部分厚度的所述第一介电层103在所述接触插塞105的顶部之间形成凹槽109。
各向同性刻蚀工艺具有各向同性的刻蚀特点。
以垂直于所述栅极结构的延伸方向为横向，因为所述接触插塞105的顶部横向尺寸大于所述接触插塞105的底部横向尺寸，相应的，所述接触插塞105之间的第一介电层103的顶部横向尺寸小于所述接触插塞105之间第一介电层103的底部横向尺寸，通过采用各向同性的刻蚀工艺刻蚀第一介电层103的顶部，相应使得所述凹槽109的顶部横向尺寸小于所述凹槽109的底部横向尺寸。
具体的，所述各向同性的干法刻蚀工艺包括SiCoNi刻蚀工艺或Certas刻蚀工艺。
本实施例中，所述第一介电层103的材料包括氧化硅，相应的，各向同性的干法刻蚀工艺中采用的刻蚀气体包括HF。
需要说明的是，刻蚀部分厚度的所述第一介电层103，形成凹槽109的过程中，所述凹槽109不宜过深，也不宜过浅。若所述凹槽109过深，需要过多的工艺时间来形成所述凹槽109，导致半导体结构的形成效率较差，且若所述凹槽109过深，后续在所述凹槽109中形成第二介电层的过程中，所述第二介电层中易存在孔洞，易降低所述第二介电层的对接触插塞105顶部的电隔离效果。若所述凹槽109过浅，相应的后续形成在所述凹槽109中的第二介电层较薄，所述第二介电层不能很好的起到电隔离接触插塞105顶部的作用，导致半导体结构的电学性能提升不显著。本实施例中，所述凹槽109的深度为2纳米至5纳米。
以垂直于所述栅极结构的延伸方向为横向，形成所述凹槽109的过程中，所述凹槽109顶部的横向尺寸不宜过大也不宜过小。若所述凹槽109顶部的横向尺寸过大，所述凹槽109位于所述接触插塞105的顶部之间，相应的所述接触插塞105的顶部横向尺寸较小，所述接触插塞105与后续形成的互连结构的接触电阻较大，导致半导体结构的工作电流较小，不利于提高半导体结构的电学性能。若所述凹槽109顶部的横向尺寸过小，后续形成在凹槽109中的第二介电层对提升相邻接触插塞105顶部之间的电隔离效果不显著。本实施例中，所述凹槽109顶部的横向尺寸为10纳米至16纳米。
需要说明的是，形成所述凹槽109的过程中，所述凹槽109由所述第一介电层103和防扩散层108围成。
参考图11，在所述凹槽109中形成第二介电层110，所述第二介电层110的介电常数低于所述第一介电层103的介电常数。
在所述凹槽109中形成第二介电层110，所述第二介电层110的介电常数低于所述第一介电层103的介电常数，相应的所述第二介电层110的绝缘性优于所述第一介电层103的绝缘性，因此所述第二介电层110使得相邻所述接触插塞105的顶部不易发生桥接，有利于优化半导体结构的电学性能。
本实施例中，所述第二介电层110的材料包括SiN。
所述凹槽109中形成第二介电层110的步骤包括：形成保形覆盖所述凹槽109以及接触插塞105的第二介电材料层(图中未示出)；去除高于所述接触插塞105的第二介电材料层，剩余的位于所述凹槽109中的所述第二介电材料层作为第二介电层110。
本实施例中，采用原子层沉积工艺(Atomic layer deposition，ALD)形成所述第二介电材料层。原子层沉积工艺包括进行多次的原子层沉积循环，原子层沉积工艺的间隙填充性能和阶梯覆盖性好，相应提高了所述第二介电材料层的保形覆盖能力，相应的所述第二介电材料层中不易存在孔洞。在其他实施例中，还可以采用化学气相沉积工艺(Chemical Vapor Deposition，CVD)或者物理气相沉积工艺(Physical VaporDeposition，PVD)形成所述第二介电材料层。
本实施例中，采用化学机械研磨工艺(chemical mechanical planarization，CMP)去除高于所述接触插塞105的第二介电材料层。化学机械研磨工艺是一种全局表面平坦化技术。其他实施例中还可以采用干法刻蚀工艺去除高于所述接触插塞105的第二介电材料层。
需要说明的是，其他实施例中，形成第二介电材料层后，将所述凹槽中的所述第二介电材料层作为第二介电层，保留高于所述接触插塞的第二介电材料层作为后段工艺中的刻蚀停止层。
相应的，本发明实施例还提供一种半导体结构。参考图12，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：衬底(图中未示出)；栅极结构(图中未示出)，位于所述衬底上；源漏掺杂层(图中未示出)，位于所述栅极结构两侧的衬底上；第一介电层203，位于所述栅极结构、源漏掺杂层以及衬底上；接触插塞205，位于所述第一介电层203中，与所述栅极结构或源漏掺杂层相接触，所述接触插塞205的顶部凸出于所述第一介电层203的表面；第二介电层210，位于所述接触插塞205顶部之间的所述第一介电层203上，所述第二介电层210的介电常数低于所述第一介电层203的介电常数。
所述半导体结构中，所述接触插塞205的顶部凸出于所述第一介电层203的表面；第二介电层210，位于所述接触插塞205顶部之间的所述第一介电层203上，所述第二介电层210的介电常数低于所述第一介电层203的介电常数。所述第二介电层210的介电常数低于所述第一介电层203的介电常数，所述第二介电层210的绝缘性优于所述第一介电层203的绝缘性，因此所述第二介电层210使得相邻所述接触插塞205的顶部不易发生桥接，有利于优化半导体结构的电学性能。
本实施例中，所述衬底为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还可以为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
本发明实施例以鳍式场效应晶体管(FinFET)为例，所述基底通常还包括位于所述衬底上的鳍部(图中未示出)。其他实施例中，以全包围栅极晶体管(GAA)为例，在所述衬底表面法线方向上，所述基底还包括第一或多个间隔悬空的沟道层，栅极结构全包围所述沟道层。
在半导体结构工作时，所述鳍部用于后续提供鳍式场效应晶体管的沟道。
本实施例中，所述鳍部与所述衬底通过对同一半导体层进行刻蚀所得到。在其他实施例中，所述鳍部也可以是外延生长于所述衬底上的半导体层，从而达到精确控制所述鳍部高度的目的。
因此，本实施例中，所述鳍部与所述衬底的材料相同，所述鳍部的材料为硅。其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。
在半导体结构工作时，栅极结构用于控制鳍部中沟道的开启与断开。
本实施例中，所述栅极结构包括栅介质层(图中未示出)和位于所述栅介质层上的栅极层(图中未示出)。
所述栅介质层用于实现栅极层与鳍部之间的电隔离。需要说明的是，所述栅介质层的材料为高k介质材料。其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。
本实施例中，所述栅介质层的材料为HfO2。其他实施例中，所述栅介质层的材料还可以选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3中的一种或几种。
所述栅极层作为电极，用于实现与外部电路的电连接，在本实施例中，所述栅极层的材料为镁钨合金。其他实施例中，所述金属栅极结构的材料还可以为W、Al、Cu、Ag、Au、Pt、Ni或Ti等。
在半导体结构工作时，所述源漏掺杂层为沟道提供应力，提高载流子的迁移速率。
本实施例中，所述半导体结构为NMOS，源漏掺杂层用于作为NMOS的源极和漏极。在半导体结构工作时，源漏掺杂层为栅极结构下方的沟道施加拉伸应力，拉伸沟道可以提高电子的迁移速率。
其他实施例中，所述半导体结构为PMOS，源漏掺杂层用于作为PMOS的源极和漏极。在半导体结构工作时，源漏掺杂层为栅极结构下方的沟道施加压缩应力，压缩沟道可以提高空穴的迁移率。
所述第一介电层203用于电隔离相邻器件。
本实施例中，所述第一介电层203的材料为绝缘材料。具体的，所述第一介电层203的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成第一介电层203的工艺难度和工艺成本。
具体的，所述第一介电层203包括层间介质层(图中未示出)和位于所述层间介质层上的后段介电层(图中未示出)。
本实施例中，所述层间介质层覆盖所述衬底、鳍部以及源漏掺杂层，所述层间介质层还覆盖所述栅极结构的侧壁，露出所述栅极结构的顶面。
所述后段介电层用于电隔离相邻后段的互连结构。所述后段介电层位于所述层间介质层和栅极结构上。
所述接触插塞205用于将栅极结构或者源漏掺杂层与后段的互连结构相连接。
所述接触插塞205的材料包括：W、Al、Cu、Ag、Au、Pt、Ni或Ti。
以垂直于所述栅极结构的延伸方向为横向，所述接触插塞205顶部的横向尺寸大于所述接触插塞205底部的横向尺寸，相应的，所述接触插塞205的顶部与后续互连结构连接，有利于减小所述接触插塞205与互连结构的接触电阻，有利于优化半导体结构的电学性能。
所述第二介电层210的介电常数低于所述第一介电层203的介电常数，所述第二介电层210的绝缘性优于所述第一介电层203的绝缘性，因此所述第二介电层210使得相邻所述接触插塞205的顶部不易发生桥接，有利于优化半导体结构的电学性能。
本实施例中，所述第二介电层210的材料包括SiN。
需要说明的是，所述第二介电层210的不宜过厚，也不宜过薄。若所述第二介电层210过厚，需要过多的工艺时间来形成所述第二介电层210，导致半导体结构的形成效率较差，且若所述第二介电层210过深，形成第二介电层210的过程中，所述第二介电层210中易存在孔洞，导致所述第二介电层210的对接触插塞205顶部的电隔离效果较差。若所述第二介电层210较薄，所述第二介电层210不能很好的起到电隔离接触插塞205顶部的作用，导致半导体结构的电学性能提升不显著。本实施例中，所述第二介电层210的厚度为2纳米至5纳米。
需要说明的是，以垂直于所述栅极结构的延伸方向为横向，所述第二介电层210顶部的横向尺寸不宜过大也不宜过小。若所述第二介电层210顶部的横向尺寸过大，所述第二介电层210位于所述接触插塞205的顶部之间，相应的所述接触插塞205的顶部横向尺寸较小，所述接触插塞10与后续形成的互连结构的接触电阻较大，导致半导体结构的工作电流较小，不利于提高半导体结构的电学性能。若所述第二介电层210顶部的横向尺寸过小，第二介电层210对提升相邻接触插塞205顶部之间的电隔离效果不显著，所述接触插塞105的顶部易存在漏电流的情况，导致半导体结构的电学性能不佳。本实施例中，所述第二介电层210顶部的横向尺寸为10纳米至16纳米。
所述半导体结构还包括：金属硅化物层207，位于所述源漏掺杂层与所述接触插塞205之间，或者，位于所述栅极结构与所述接触插塞205之间。
所述金属硅化物层207用于降低接触插塞205与栅极结构或源漏掺杂层之间的接触电阻，从而改善器件的电学性能。
本实施例中，所述金属硅化物层207的材料相应为镍硅化合物。在其他实施例中，所述金属硅化物层的材料还可以为钴硅化合物或钛硅化合物。
所述半导体结构还包括：防扩散层208，位于所述接触插塞205与所述第一介电层203之间，所述接触插塞205与栅极结构之间，所述接触插塞205和源漏掺杂层之间，所述接触插塞205与所述第二介电层210之间。
所述防扩散层208用于阻挡接触插塞205中的离子扩散至第一介电层203中，有利于使得所述第一介电层203能较好的电隔离相邻接触插塞205。
本实施例中，所述防扩散层208的材料包括TaN或TiN。
本实施例所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括衬底、位于所述衬底上的栅极结构以及位于栅极结构两侧的源漏掺杂层，所述基底上形成有覆盖所述栅极结构和源漏掺杂层的第一介电材料层；
刻蚀所述第一介电材料层，形成露出所述源漏掺杂层或者栅极结构的开口，剩余的所述第一介电材料层作为第一介电层；
在所述开口中形成接触插塞；
刻蚀部分厚度的所述第一介电层，在所述接触插塞的顶部之间形成凹槽；
在所述凹槽中形成第二介电层，所述第二介电层的介电常数低于所述第一介电层的介电常数。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二介电层的材料包括SiN。
3.如权利要求1所述的半导体结构的形成方法，其特征在于，在所述凹槽中形成第二介电层的步骤包括：形成保形覆盖所述凹槽以及接触插塞的第二介电材料层；
去除高于所述接触插塞的第二介电材料层，剩余的位于所述凹槽中的所述第二介电材料层作为第二介电层。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，采用原子层沉积工艺、物理气相沉积工艺或者化学气相沉积工艺形成所述第二介电材料层。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，以垂直于所述栅极结构的延伸方向为横向，形成所述开口的步骤中，所述开口的顶部横向尺寸大于所述开口的底部横向尺寸。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，形成所述开口的步骤包括：在所述第一介电材料层上形成遮挡层；
以所述遮挡层为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述第一介电材料层，在所述第一介电材料层中形成初始开口；
采用各向同性的干法刻蚀工艺刻蚀所述初始开口的顶部，形成开口，剩余的所述第一介电材料层作为第一介电层。
7.如权利要求1或5所述的半导体结构的形成方法，其特征在于，刻蚀部分厚度的所述第一介电层，形成凹槽的过程中，所述凹槽的深度为2纳米至5纳米。
8.如权利要求1或5所述的半导体结构的形成方法，其特征在于，以垂直于所述栅极结构的延伸方向为横向，形成所述凹槽的过程中，所述凹槽顶部的横向尺寸为10纳米至16纳米。
9.如权利要求1或5所述的半导体结构的形成方法，其特征在于，采用各向同性干法刻蚀工艺刻蚀部分厚度的所述第一介电层，在所述接触插塞的顶部之间形成凹槽。
10.如权利要求9所述的半导体结构的形成方法，其特征在于，所述各向同性的干法刻蚀工艺包括SiCoNi刻蚀工艺或Certas刻蚀工艺。
11.如权利要求1或5所述的半导体结构的形成方法，其特征在于，在所述开口中，形成接触插塞的步骤包括：在所述开口和所述第一介电层上形成接触插塞材料层；去除高于所述第一介电层的所述接触插塞材料层，剩余的位于所述开口中的所述接触插塞材料层作为接触插塞。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，采用化学机械平坦化工艺去除高于所述第一介电层的所述接触插塞材料层。
13.如权利要求1或5所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：形成所述开口后，形成所述接触插塞前，在所述开口的侧壁和底面保形覆盖防扩散层；
形成所述接触插塞的过程中，所述接触插塞形成在所述防扩散层上；
形成所述凹槽的过程中，所述凹槽由所述第一介电层和防扩散层围成。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，所述防扩散层的材料包括TaN或TiN。
15.一种半导体结构，其特征在于，包括：
衬底；
栅极结构，位于所述衬底上；
源漏掺杂层，位于所述栅极结构两侧的衬底上；
第一介电层，位于所述栅极结构、源漏掺杂层以及衬底上；
接触插塞，位于所述第一介电层中，与所述栅极结构或源漏掺杂层相接触，所述接触插塞的顶部凸出于所述第一介电层的表面；
第二介电层，位于所述接触插塞顶部之间的所述第一介电层上，所述第二介电层的介电常数低于所述第一介电层的介电常数。
16.如权利要求15所述的半导体结构，其特征在于，所述第二介电层的材料包括SiN。
17.如权利要求15所述的半导体结构，其特征在于，所述第二介电层的厚度为2纳米至5纳米。
18.如权利要求15所述的半导体结构，其特征在于，以垂直于所述栅极结构的延伸方向为横向，所述第二介电层顶部的横向尺寸为10纳米至16纳米。
19.如权利要求15所述的半导体结构，其特征在于，以垂直于所述栅极结构的延伸方向为横向，所述接触插塞的顶部横向尺寸大于所述接触插塞的底部横向尺寸。
20.如权利要求15所述的半导体结构，其特征在于，所述半导体结构还包括：防扩散层，位于所述第一介电层和所述接触插塞之间，所述接触插塞与栅极结构之间，所述接触插塞和源漏掺杂层之间，以及所述接触插塞与所述第二介电层之间。
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