CN117133716A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，方法包括：形成贯穿源漏掺杂区顶部上的第一介质层和第二介质层的互连开口，且沿垂直于栅极结构延伸的方向，位于第二介质层的互连开口的开口宽度，大于位于第一介质层中的互连开口的开口宽度；在互连开口的侧壁上形成依次堆叠的第一侧墙、牺牲侧墙和第二侧墙；在互连开口内填充源漏互连层，源漏互连层与源漏掺杂区相接触且覆盖第二侧墙的侧壁；去除牺牲侧墙，在第一侧墙和第二侧墙之间形成空气侧墙；在第二介质层和源漏互连层上形成第三介质层，密封空气侧墙的顶部；在源漏互连层顶部的第三介质层中形成与源漏互连层接触的源漏插塞。本发明实施例降低空气侧墙顶部被打开的风险，并增大形成源漏插塞的工艺窗口。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
为了满足关键尺寸缩小过后的互连线所需，目前不同金属层或者金属层与基底的导通是通过互连结构实现的。互连结构包括互连线和形成于接触开口内的接触孔插塞。接触孔插塞与半导体器件相连接，互连线实现接触孔插塞之间的连接，从而构成电路。
晶体管结构内通常包括与栅极结构接触的栅极插塞，用于实现栅极结构与外部电路之间的电连接，还包括与源漏掺杂区接触的源漏互连结构，用于实现源漏掺杂区与外部电路之间的电连接。为了减小栅极结构与源漏互连结构之间的耦合电容，目前一种方案是在栅极结构与源漏互连结构之间形成空气侧墙(Air Gap Spacer)。空气具有比半导体工艺中常用介质材料(例如：低k介质材料或超低k介质材料等)更低的介电常数，有利于显著减小栅极结构与源漏互连结构之间的耦合电容。
但是，目前形成空气侧墙容易导致形成源漏插塞的工艺窗口较小。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，降低空气侧墙顶部被打开的风险，并增大形成源漏插塞的工艺窗口。
为解决上述问题，本发明实施例提供一种半导体结构，包括：基底；栅极结构，分立于基底上；源漏掺杂区，位于栅极结构两侧的基底内；第一介质层，位于栅极结构的侧部且覆盖源漏掺杂区；第二介质层，位于第一介质层和栅极结构的顶部上；源漏互连层，贯穿源漏掺杂区顶部上的第一介质层和第二介质层，且与源漏掺杂区相接触，且沿垂直于栅极结构延伸的方向，位于第二介质层中的源漏互连层的宽度，大于位于第一介质层中的源漏互连层的宽度；侧墙结构层，位于栅极结构的侧壁与源漏互连层的侧壁之间，侧墙结构层包括位于栅极结构侧壁上的第一侧墙和位于源漏互连层侧壁上的第二侧墙、以及位于第一侧墙和第二侧墙之间的空气侧墙；第三介质层，位于第二介质层和源漏互连层上且密封空气侧墙的顶部；源漏插塞，位于源漏互连层顶部的第三介质层中且与源漏互连层接触。
相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供基底，基底上形成有分立的栅极结构，栅极结构两侧的基底内形成有源漏掺杂区，栅极结构的侧部形成有覆盖源漏掺杂区的第一介质层；在第一介质层和栅极结构的顶部上形成第二介质层；形成贯穿源漏掺杂区顶部上的第一介质层和第二介质层的互连开口，且沿垂直于栅极结构延伸的方向，位于第二介质层的互连开口的开口宽度，大于位于第一介质层中的互连开口的开口宽度；在互连开口的侧壁上形成依次堆叠的第一侧墙、牺牲侧墙和第二侧墙；在互连开口内填充源漏互连层，源漏互连层与源漏掺杂区相接触且覆盖第二侧墙的侧壁；去除牺牲侧墙，在第一侧墙和第二侧墙之间形成空气侧墙；在第二介质层和源漏互连层上形成第三介质层，密封空气侧墙的顶部；在源漏互连层顶部的第三介质层中形成与源漏互连层接触的源漏插塞。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供的半导体结构，沿垂直于栅极结构延伸的方向，位于第二介质层中的源漏互连层的宽度，大于位于第一介质层中的源漏互连层的宽度，和源漏互连层位于第一介质层中的部分相比，位于源漏互连层位于第二介质层中的部分的宽度更大，从而增加了暴露出的源漏互连层的顶部宽度，进而源漏互连层用于接收源漏插塞的区域较大，即使形成源漏插塞的步骤中存在套刻偏移，形成源漏插塞的刻蚀工艺对第二侧墙顶部以及空气侧墙顶部造成误刻蚀的几率也较低，进而降低空气侧墙顶部被打开的风险，保障了空气侧墙用于减小源漏互连层和栅极结构之间寄生电容的效果，并且增大了形成源漏插塞的工艺窗口、提升了半导体结构的性能。
本发明实施例提供的半导体结构的形成方法中，在第一介质层和栅极结构的顶部上形成第二介质层，且在形成贯穿源漏掺杂区顶部上的第一介质层和第二介质层的互连开口的步骤中，且沿垂直于栅极结构延伸的方向，位于第二介质层的互连开口的开口宽度，大于位于第一介质层中的互连开口的开口宽度，相应的，在互连开口内填充源漏互连层后，和源漏互连层位于第一介质层中的部分相比，位于源漏互连层位于第二介质层中的部分的宽度更大，从而增加了暴露出的源漏互连层的顶部宽度，进而在源漏互连层顶部的第三介质层中形成与源漏互连层接触的源漏插塞的步骤中，源漏互连层用于接收源漏插塞的区域较大，即使形成源漏插塞的步骤中存在套刻偏移，形成源漏插塞的刻蚀工艺对第二侧墙顶部以及空气侧墙顶部造成误刻蚀的几率也较低，进而降低空气侧墙顶部被打开的风险，保障空气侧墙用于减小源漏互连层和栅极结构之间寄生电容的效果，并且增大了形成源漏插塞的工艺窗口、提升了半导体结构的性能。
附图说明
图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图；
图4是本发明半导体结构一实施例的结构示意图；
图5是本发明半导体结构另一实施例的结构示意图；
图6至图18是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图19至图22是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，目前形成空气侧墙容易导致形成源漏插塞的工艺窗口较小。现结合一种半导体结构的形成方法，分析目前形成空气侧墙导致形成源漏插塞的工艺窗口较小的原因。
图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供基底(图未示)、位于基底上的栅极结构1、位于栅极结构1两侧基底内的源漏掺杂区2、以及栅极结构1侧部且覆盖源漏掺杂区2的底部介质层(未示出)，底部介质层中形成有与源漏掺杂区2相接触的源漏互连层4，源漏互连层4的侧壁与栅极结构1的侧壁之间具有间隔，源漏互连层4的侧壁上形成有第一侧墙5，栅极结构1的侧壁上形成有第二侧墙6，第一侧墙5和第二侧墙6之间围成空气侧墙7。
参考图2，在底部介质层和栅极结构1上形成密封空气侧墙7顶部的顶部介质层3。
参考图3，形成贯穿源漏互连层4顶部的顶部介质层3的源漏插塞8，与源漏互连层4相接触。形成源漏插塞8的步骤包括：形成贯穿源漏互连层4顶部的顶部介质层3的源漏接触孔(图未示)，暴露出源漏互连层4；在源漏接触孔中填充导电材料，形成源漏插塞8。
继续参考图3，形成贯穿栅极结构1顶部的顶部介质层3的栅极插塞9，与栅极结构1相接触。形成栅极插塞9的步骤包括：形成贯穿栅极结构1顶部的顶部介质层3的栅极接触孔(图未示)，暴露出栅极结构1；在栅极接触孔中填充导电材料，形成栅极插塞9。
在半导体领域中，和栅极结构1相比，源漏互连层4的宽度通常较小，且和栅极插塞8相比，源漏插塞8的宽度通常较大，因此，在形成源漏接触孔的步骤中，对套刻偏移的工艺容差较小，当存在套刻偏移时，容易对位于源漏互连层4侧壁上的第一侧墙5顶部和位于空气侧墙7顶部上的顶部介质层3造成误刻蚀，导致空气侧墙7的顶部被打开，导致形成栅极接触孔的工艺窗口较小。
相应地，在源漏接触孔中填充导电材料的过程中，导电材料容易填入至空气侧墙7中，导致空气侧墙7用于减小寄生电容的效果降低，甚至会导致器件性能降低或器件失效。
为了减小在形成源漏接触孔的过程中因套刻偏移而引起的空气侧墙顶部被打开的问题，一种方法是减小源漏接触孔底部的尺寸，但这会增加外接阻值(ExtensionResistance)以及降低器件的电学性能；另一种方法是增大位于源漏互连层侧壁上的第一侧墙的宽度，但这会压缩空气侧墙的空间。
而且，改善因套刻偏移而引起的空气侧墙顶部被打开的问题，对源漏互连层、栅极插塞、源漏插塞在局部区域和全局区域上的关键尺寸的一致性要求较高。此外，在进行量产时，其他的工艺差异(process variation)会加剧套刻偏移的问题，导致形成空气侧墙和源漏插塞的工艺窗口较小。
因此，如何在形成空气侧墙的同时，增大形成源漏插塞的工艺窗口成为亟待解决的问题。
为了解决技术问题，本发明实施例提供一种半导体结构，沿垂直于栅极结构延伸的方向，位于第二介质层中的源漏互连层的宽度，大于位于第一介质层中的源漏互连层的宽度，和源漏互连层位于第一介质层中的部分相比，位于源漏互连层位于第二介质层中的部分的宽度更大，从而增加了暴露出的源漏互连层的顶部宽度，进而源漏互连层用于接收源漏插塞的区域较大，即使形成源漏插塞的步骤中存在套刻偏移，形成源漏插塞的刻蚀工艺对第二侧墙顶部以及空气侧墙顶部造成误刻蚀的几率也较低，进而降低空气侧墙顶部被打开的风险，保障了空气侧墙用于减小源漏互连层和栅极结构之间寄生电容的效果，并且增大了形成源漏插塞的工艺窗口、提升了半导体结构的性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。参考图4，示出了本发明半导体结构一实施例的结构示意图。
如图4所示，本实施例中，半导体结构包括：基底(图未示)；栅极结构110，分立于基底上；源漏掺杂区120，位于栅极结构110两侧的基底内；第一介质层130(结合参考图11)，位于栅极结构110的侧部，且覆盖源漏掺杂区120；第二介质层160，位于第一介质层130和栅极结构110的顶部上；源漏互连层240，贯穿源漏掺杂区120顶部上的第一介质层130和第二介质层160且与源漏掺杂区120相接触，且沿垂直于栅极结构110延伸的方向，位于第二介质层160中的源漏互连层240的宽度，大于位于第一介质层130中的源漏互连层240的宽度；侧墙结构层230，位于栅极结构110的侧壁与源漏互连层240的侧壁之间，侧墙结构层230包括位于栅极结构110侧壁上的第一侧墙31和位于源漏互连层240侧壁上的第二侧墙32、以及位于第一侧墙31和第二侧墙32之间的空气侧墙35；第三介质层250，位于第二介质层160和源漏互连层240上且密封空气侧墙35的顶部；源漏插塞210，位于源漏互连层240顶部的第三介质层250中且与源漏互连层240接触。
基底用于为半导体结构的形成提供工艺平台。
本实施例中，基底为立体型基底，基底包括衬底和分立于衬底上的凸起部、以及位于凸起部上的沟道结构层。另一些实施例中，基底还可以为平面型基底。
本实施例中，衬底为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。衬底的材料可以是适宜于工艺需要或易于集成的材料。
凸起部用于为沟道结构层提供支撑作用。本实施例中，凸起部的材料为硅。在其他实施例中，凸起部的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料。本实施例中，凸起部与衬底为一体型结构。
沟道结构层用于提供场效应晶体管的导电沟道。本实施例中，沟道结构层的材料与衬底的材料相同，沟道结构层的材料为硅。在其他实施例中，沟道结构层的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成沟道结构层的半导体材料。
本实施例中，以基底用于形成鳍式场效应晶体管(FinFET)为例，沟道结构层为鳍部。鳍部用于提供鳍式场效应晶体管的导电沟道。本实施例中，鳍部与凸起部为一体型结构。
在其他实施例中，当形成全包围栅极晶体管(Nanosheet)或叉型栅极晶体管(Forksheet)时，沟道结构层悬置于凸起部上，沟道结构层包括一个或多个间隔悬空设置的沟道层。沟道层用于提供全包围栅极晶体管或叉型栅极晶体管的导电沟道。
本实施例中，半导体结构还包括：隔离层(图未示)，位于衬底上且围绕凸起部且暴露出沟道结构层。
隔离层用于隔离相邻凸起部，还用于隔离衬底与栅极结构110。本实施例中，隔离层的材料包括氧化硅、氮氧化硅和氮化硅中的一种或几种。
栅极结构110用于控制场效应晶体管导电沟道的开启和关断。本实施例中，栅极结构110位于隔离层上且横跨沟道结构层。
具体地，本实施例中，栅极结构110位于隔离层上，栅极结构110横跨鳍部且覆盖鳍部的部分顶部和部分侧壁。
在其他实施例中，当沟道结构层包括一个或多个间隔悬空设置的沟道层时，栅极结构位于隔离层上且包围沟道层。
本实施例中，栅极结构110为金属栅极(Metal Gate)结构，栅极结构110通过后形成高k栅介质层形成金属栅极(high k last metal gate last)的工艺形成。
本实施例中，栅极结构110包括栅介质层(图未示)、位于栅介质层上的功函数层(图未示)以及位于功函数层上的栅电极层(图未示)。
栅介质层用于实现功函数层及电极材料层与沟道结构层之间的电隔离。
本实施例中，栅介质层包括高k栅介质层。高k栅介质层的材料为高k介质材料；其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。具体地，高k栅介质层的材料为HfO2。其他实施例中，高k栅介质层的材料还可选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。
在另一些实施例中，栅介质层还可以包括栅氧化层和位于栅氧化层上的高k栅介质层。其中，栅氧化层的材料包括氧化硅和氮氧化硅中的一种或两种。在又一些实施例中，栅介质层还可以仅包括栅氧化层。
功函数层用于调节金属栅极结构的功函数，从而起到调节晶体管阈值电压的效果。当形成NMOS晶体管时，功函数层为N型功函数层，功函数层的材料包括铝化钛、碳化钽、铝或者碳化钛中的一种或多种；当形成PMOS晶体管时，功函数层为P型功函数层，功函数层的材料包括氮化钛、氮化钽、碳化钛、氮化硅钽、氮化硅钛和碳化钽中的一种或多种。
电极材料层作为电极，用于将金属栅极结构的电性引出，从而实现金属栅极结构与外部电路的电连接。本实施例中，电极材料层的材料为W。在其他实施例中，电极材料层的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti等。
在具体实施例中，栅极结构110的侧壁上还可以形成有栅极侧墙(图未示)，栅极侧墙用于对栅极结构110的侧壁起到保护作用，还用于定义源漏掺杂区120的形成位置。
栅极侧墙可以为单层或叠层结构。作为一种示例，栅极侧墙的材料包括氧化硅、低k介质材料和超低k介质材料中的一种或几种。
在器件工作时，源漏掺杂区120用于提供载流子源。本实施例中，源漏掺杂区120位于栅极结构110和栅极侧墙的两侧。具体地，源漏掺杂区120位于栅极结构110两侧的鳍部中。
本实施例中，源漏掺杂区120包括掺杂有离子的应力层，源漏掺杂区120还用于为沟道提供应力，从而提高沟道的载流子迁移率。
具体地，当形成NMOS晶体管时，源漏掺杂区120的材料为掺杂有N型离子的应力层，应力层的材料包括Si或SiC，应力层为NMOS晶体管的沟道区提供拉应力作用，从而有利于提高NMOS晶体管的载流子迁移率，其中，N型离子为P离子、As离子或Sb离子。
当形成PMOS晶体管时，源漏掺杂区120的材料为掺杂有P型离子的应力层，应力层的材料包括Si或SiGe，应力层为PMOS晶体管的沟道区提供压应力作用，从而有利于提高PMOS晶体管的载流子迁移率，其中，P型离子为B离子、Ga离子或In离子。
本实施例中，半导体结构还包括：第一阻挡层140，位于栅极结构110的侧壁与第一介质层130之间；第二阻挡层150，位于栅极结构110的顶部与第二介质层160之间。
其中，位于栅极结构110的侧壁上的第一阻挡层140，用于在形成互连开口的步骤中，在沿垂直于栅极结构110的延伸方向定义刻蚀停止的位置，进而限定位于第一介质层130中的互连开口的位置和开口尺寸，并且还降低形成互连开口的工艺对栅极结构110的侧壁造成损伤的几率。
需要说明的是，本实施例中，第一阻挡层140还位于源漏掺杂区120与第一介质层130之间、以及源漏掺杂区120与侧墙结构层230之间。
在半导体结构的形成过程中，在源漏互连层240之前，先形成互连开口，互连开口用于为形成源漏互连层240和侧墙结构层230提供空间位置。具体地，
位于源漏掺杂区120上的第一阻挡层140能够在形成互连开口的步骤中，暂时定义刻蚀停止的位置，从而降低形成互连开口的工艺对源漏掺杂区120造成损伤的几率；并且，位于源漏掺杂区120上的第一阻挡层140还能够在侧墙结构层230的形成步骤中，起到定义刻蚀停止位置的作用，并对源漏掺杂区120起到保护作用，还避免空气侧墙55暴露出源漏掺杂区120，进而降低源漏掺杂区120受损的几率。
本实施例中，第一阻挡层140为接触刻蚀阻挡层(Contact Etch Stop Layer，CESL)，从而可以将现有的接触刻蚀阻挡层作为第一阻挡层140，有利于提高工艺兼容性和工艺整合度。
具体地，本实施例中，第一阻挡层140形成在源漏掺杂区120上和源漏掺杂区120露出的栅极结构120的侧壁上。
本实施例中，第一阻挡层140选用与第一介质层130的材料具有刻蚀选择性的材料。本实施例中，第一阻挡层140的材料包括：含碳氧化硅、氮氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氧化锗硅、氮化硼和碳氮化硼中的一种或多种。
第二阻挡层150用于在形成互连开口的步骤中，对栅极结构110的顶部起到保护的作用，进而降低形成互连开口的工艺对栅极结构110造成损伤的几率；并且，在形成与栅极结构110的顶部相接触的栅极插塞的步骤中，位于栅极结构110顶部上的第二阻挡层150能够起到暂时定义刻蚀停止位置的作用，从而提高栅极插塞的底部深度一致性。
第二阻挡层150选用与第一介质层130的材料具有刻蚀选择性的材料。本实施例中，第二阻挡层150的材料包括：含碳氧化硅、氮氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氧化锗硅、氮化硼和碳氮化硼中的一种或多种。
第一介质层130用于隔离相邻的栅极结构110，第一介质层130还用于隔离相邻的源漏互连层240。
第一介质层130的材料为绝缘材料，例如氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，第一介质层130的材料为氧化硅。
本实施例中，栅极结构110的顶部与第一介质层130的顶部相齐平；第二阻挡层150还位于源漏插塞210侧部的第二介质层160与第一介质层130之间。相应的，源漏互连层240还贯穿源漏掺杂区120上方的第二阻挡层150。
第二阻挡层150还位于第一介质层130上，从而第二介质层160位于第二阻挡层150上，在形成互连开口的步骤中，能够先以第二阻挡层150的顶面为停止位置，刻蚀位于源漏掺杂区120上方的第二介质层160，进而有利于使位于第二介质层160中的互连开口获得较大的开口尺寸。
在其他实施例中，栅极结构的顶部低于第一介质层的顶部，且栅极结构顶部与第一阻挡层围成沟槽；第二阻挡层填充于沟槽内。第二阻挡层仅位于栅极结构的顶部，从而第二介质层位于第二阻挡层和第一介质层上，在形成互连开口的步骤中，无需对位于源漏掺杂区上方的第二阻挡层进行刻蚀，在去除位于源漏掺杂区上方的第二介质层后，可以接着对第一介质层进行刻蚀，且在对源漏掺杂区上方的第一介质层进行刻蚀的过程中，能够以位于栅极结构侧壁上的第一阻挡层为沿垂直于栅极结构延伸方向上的停止层，进而实现刻蚀的自对准。
第二介质层160用于实现相邻源漏互连层240之间的隔离，还用于实现源漏互连层240与栅极插塞之间的隔离、以及相邻栅极插塞之间的隔离。
第二介质层160的材料为绝缘材料，且第二介质层160选用与第一阻挡层140和第二阻挡层150之间均具有较高刻蚀选择性的材料。第二介质层160的材料为绝缘材料，例如氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，第二介质层160的材料为氧化硅。
本实施例中，栅极结构110的顶部上还形成有第二阻挡层150，第二介质层160形成在第一介质层130和第二阻挡层150上。具体地，本实施例中，第二介质层160覆盖于第二阻挡层150上。
源漏互连层240与源漏掺杂区120相接触，用于实现源漏掺杂区120与外部电路之间的电连接。具体地，源漏互连层240用于实现源漏掺杂区120与源漏插塞210之间的电连接。
本实施例中，源漏互连层240还贯穿位于源漏掺杂区120顶部上的第一阻挡层140。
沿垂直于栅极结构110延伸的方向，位于第二介质层160的源漏互连层240的宽度，大于位于第一介质层160中的源漏互连层240的宽度，相应的，和源漏互连层240位于第一介质层130中的部分相比，位于源漏互连层240位于第二介质层160中的部分的宽度更大，从而增加了暴露出的源漏互连层240的顶部宽度，进而增加源漏互连层240用于接收源漏插塞210的顶部面积，有利于增大形成源漏插塞210的工艺窗口。
作为一示例，源漏互连层240的材料为铜。铜的电阻率较低，有利于改善后段RC延迟，提高芯片处理速度，同时还降低源漏互连层240的电阻，相应降低了功耗。其他实施例中，源漏互连层的材料还可以为钨或钴等导电材料。
本实施例中，沿垂直于栅极结构110延伸的方向，顶部互连层22的侧壁凸出于底部互连层21的侧壁，从而在沿平行于基底的投影面上，顶部互连层22不仅覆盖底部互连层21的区域，而且还向外延伸，进而顶部互连层22凸出于底部互连层21的部分，能够增大形成源漏插塞210的套刻偏移的容错空间，进而增大形成源漏插塞210的工艺窗口，且增大空气侧墙35与源漏插塞210之间的距离，相应降低形成源漏插塞210的工艺将空气侧墙35的顶部打开的风险。
需要说明的是，沿垂直于栅极结构110的延伸方向，顶部互连层22的宽度和底部互连层21的宽度之间的差值不宜过小，也不宜过大。如果顶部互连层22的宽度和底部互连层21的宽度之间的差值过小，容易导致对暴露出的源漏互连层240的顶部宽度的增加效果不明显；如果顶部互连层22的宽度和底部互连层21的宽度之间的差值过大，则容易导致顶部互连层22的宽度过大，进而容易导致沿垂直于栅极结构110的延伸方向，位于栅极结构110顶部上的剩余第二介质层160的宽度过小，进而容易增加在栅极结构110的顶部上形成贯穿第二介质层160的栅极插塞的工艺难度。为此，本实施例中，沿垂直于栅极结构110的延伸方向，顶部互连层22的宽度比底部互连层21的宽度大2纳米至6纳米。
侧墙结构层230用于实现源漏互连层240与栅极结构110之间的隔离。
本实施例中，侧墙结构层230还位于源漏互连层240与第二介质层160之间，即空气侧墙35还位于源漏互连层240与第二介质层160之间，从而空气侧墙35还能够起到降低源漏互连层240与栅极插塞220之间寄生电容的作用。
本实施例中，侧墙结构层230位于第一阻挡层140的侧壁与源漏互连层240之间、第二阻挡层150的侧壁与源漏互连层240之间、以及第二介质层160与源漏互连层240之间，且侧墙结构层230与第一阻挡层140的侧壁相接触。
在半导体结构的形成过程中，先形成贯穿源漏掺杂区120顶部上的第一介质层130和第二介质层160的互连开口，之后在互连开口的侧壁上形成依次堆叠的第一侧墙31、牺牲侧墙和第二侧墙32，再在互连开口内填充源漏互连层240，侧墙结构层230与第一阻挡层140的侧壁相接触，即沿垂直于栅极结构110的延伸方向上，位于第一介质层130中的互连开口(即底部开口)的位置和尺寸由第一阻挡层140定义，且位于栅极结构110侧壁上的第一阻挡层140能够作为形成底部开口的刻蚀停止层，进而实现刻蚀工艺的自对准，相应降低了工艺难度且提高对底部开口的剖面形貌及尺寸的控制精度，同时还有利于增大底部互连层41的体积。
其中，第一侧墙31和第二侧墙32用于实现栅极结构110与源漏互连层240之间的隔离，且还用于围成空气侧墙35。
第一侧墙31和第二侧墙32选用与第二介质层160的材料之间具有刻蚀选择性的材料。作为一种示例，第一侧墙31的材料包括氧化硅、低k介质材料和超低k介质材料中的一种或几种。作为一种示例，第二侧墙32的材料包括氧化硅、低k介质材料和超低k介质材料中的一种或几种。
本实施例中，第一侧墙31的材料和第二侧墙32的材料相同，有利于提高工艺兼容性。本实施例中，第一侧墙31的材料和第二侧墙32的材料为低k介质材料，有利于进一步减小栅极结构110与源漏互连层之间的寄生电容。
空气具有比半导体工艺中常用介质材料(例如：低k介质材料或超低k介质材料等)更低的介电常数，从而通过在侧墙结构层230中设置空气侧墙35，有利于显著减小栅极结构110与源漏互连层240之间的耦合电容。
第三介质层250用于密封空气侧墙21，第三介质层250还用于实现源漏插塞210之间、栅极插塞之间、以及源漏插塞210和栅极插塞之间的隔离。
第三介质层250可以为单层或叠层结构。第三介质层250的材料包括：氧化硅、含碳氧化硅、氮氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氧化锗硅、氮化硼和碳氮化硼中的一种或多种
作为一种示例，第三介质层250包括：刻蚀停止层51，位于第二介质层160上且覆盖源漏互连层240和侧墙结构层230，刻蚀停止层51密封空气侧墙35的顶部；介质材料层52，位于刻蚀停止层51上。
其中，刻蚀停止层51能够在形成源漏插塞210的步骤中，暂时定义刻蚀停止的位置，进而提高源漏插塞210的底部深度一致性、以及降低源漏互连层240受损的几率。
刻蚀停止层51选用与第二介质层160和介质材料层52的材料之间具有刻蚀选择性的材料。作为一种示例，刻蚀停止层51的材料包括含碳氧化硅、氮氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氧化锗硅、氮化硼和碳氮化硼中的一种或多种。具体地，刻蚀停止层51的材料为氮化硅。
本实施例中，介质材料层52的材料为氧化硅。
源漏插塞210用于实现源漏互连层240与外部电路之间的电连接。
具体地，本实施例中，源漏插塞210与顶部互连层42相接触。
本实施例中，和源漏互连层240位于第一介质层130中的部分相比，位于源漏互连层240位于第二介质层160中的部分的宽度更大，从而增加了暴露出的源漏互连层240的顶部宽度，源漏互连层240用于接收源漏插塞210的区域较大，即使形成源漏插塞210的步骤中存在套刻偏移，形成源漏插塞210的刻蚀工艺对第二侧墙32顶部以及空气侧墙35顶部造成误刻蚀的几率也较低，进而降低空气侧墙35顶部被打开的风险，保障了空气侧墙35用于减小源漏互连层240和栅极结构110之间寄生电容的效果，并且增大了形成源漏插塞210的工艺窗口、提升了半导体结构的性能。
具体地，顶部互连层42的宽度较大，从而增大位于顶部互连层42侧壁上的第二侧墙32以及空气侧墙35与源漏插塞210之间的距离，进而降低源漏插塞210的形成步骤对第二侧墙32和空气侧墙35顶部造成误刻蚀的几率。
源漏插塞210的材料为导电材料。本实施例中，源漏插塞210的材料为钨。其他实施例中，源漏插塞的材料还可以为铜或钴等导电材料。
本实施例中，半导体结构还包括：栅极插塞220，贯穿栅极结构110顶部上的第二介质层160和第三介质层250且与栅极结构110相接触。
栅极插塞220用于实现栅极结构110与外部电路之间的电连接。
栅极插塞220的材料为导电材料。本实施例中，栅极插塞220的材料为钨。其他实施例中，栅极插塞的材料还可以为铜或钴等导电材料。
图5示出了本发明半导体结构另一实施例的结构示意图。本实施例与前述实施例的相同之处在此不再赘述，本实施例与前述实施例的不同之处在于：
本实施例中，空气侧墙435高于栅极结构310顶部部分作为顶部空气侧墙(未标示)；侧墙结构层430还包括：第三侧墙433，位于顶部空气侧墙露出的第一侧墙431和第二侧墙432的侧壁上。
通过使侧墙结构层430还包括第三侧墙433，从而侧墙结构层430靠近顶部部分的宽度更大，且空气侧墙435靠近顶部部分的尺寸更小，相应进一步增大空气侧墙435的顶部与源漏插塞410之间的距离，进而进一步降低形成源漏插塞410的工艺步骤将空气侧墙435的顶部打开的风险、增大形成源漏插塞410的工艺窗口。
而且，第三侧墙433的底部高于栅极结构310的顶部，从而保障位于底部互连层441和栅极结构310之间的空气侧墙435具有足够的宽度，相应保障空气侧墙435用于减小底部互连层441和栅极结构310之间寄生电容的效果。
第三侧墙433的材料为绝缘材料。本实施例中，第三侧墙433的材料包括氧化硅、低k介质材料和超低k介质材料中的一种或几种。本实施例中，第三侧墙433和第二侧墙432以及第一侧墙431的材料相同，从而提高工艺兼容性。
需要说明的是，沿垂直于栅极结构310的延伸方向，第一侧墙431和第二侧墙432侧壁之间的距离为第一宽度，第三侧墙433的厚度为第二宽度，第二宽度占第一宽度的比例不宜过小，也不宜过大。如果比例过小，容易导致第三侧墙433用于缩减空气侧墙435靠近顶部部分的尺寸的效果不明显，且容易增加第三侧墙433的形成难度；如果比例过大，容易导致在半导体结构的形成过程中，第三侧墙433底部暴露出的剩余牺牲侧墙顶部的面积过小，甚至导致第三侧墙433相接触，相应容易增加去除剩余牺牲侧墙以形成空气侧墙435的难度。为此，本实施例中，第二宽度大于或等于所述第一宽度的10％，且小于所述第一宽度的50％。
相应的，本发明还提供一种半导体结构的形成方法。图6至图18是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
以下结合附图，对本实施例半导体结构的形成方法进行详细说明。
参考图6至图7，提供基底(图未示)，基底上形成有分立的栅极结构110，栅极结构110两侧的基底内形成有源漏掺杂区120，栅极结构110的侧部形成有覆盖源漏掺杂区120的第一介质层130。
基底用于为后续工艺制程提供工艺平台。本实施例中，基底为立体型基底，基底包括衬底和分立于衬底上的凸起部、以及位于凸起部上的沟道结构层。另一些实施例中，基底还可以为平面型基底。
本实施例中，衬底为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。衬底的材料可以是适宜于工艺需要或易于集成的材料。
凸起部用于为沟道结构层提供支撑作用。本实施例中，凸起部的材料为硅。在其他实施例中，凸起部的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料。本实施例中，凸起部与衬底为一体型结构。
沟道结构层用于提供场效应晶体管的导电沟道。本实施例中，沟道结构层的材料与衬底的材料相同，沟道结构层的材料为硅。在其他实施例中，沟道结构层的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟等适宜于形成沟道结构层的半导体材料。
本实施例中，以基底用于形成鳍式场效应晶体管(FinFET)为例，沟道结构层为鳍部。鳍部用于提供鳍式场效应晶体管的导电沟道。本实施例中，鳍部与凸起部为一体型结构。
在其他实施例中，当形成全包围栅极晶体管或叉型栅极晶体管时，沟道结构层悬置于凸起部上，沟道结构层包括一个或多个间隔悬空设置的沟道层。沟道层用于提供全包围栅极晶体管或叉型栅极晶体管的导电沟道。
本实施例中，衬底上还形成有围绕凸起部且暴露出沟道结构层的隔离层(图未示)。隔离层用于隔离相邻凸起部，还用于隔离衬底与栅极结构110。本实施例中，隔离层的材料包括氧化硅、氮氧化硅和氮化硅中的一种或几种。
栅极结构110用于控制场效应晶体管导电沟道的开启和关断。本实施例中，栅极结构110位于隔离层上且横跨沟道结构层。
具体地，本实施例中，栅极结构110位于隔离层上，栅极结构110横跨鳍部且覆盖鳍部的部分顶部和部分侧壁。在其他实施例中，当沟道结构层包括一个或多个间隔悬空设置的沟道层时，栅极结构位于隔离层上且包围沟道层。
本实施例中，栅极结构110为金属栅极(Metal Gate)结构，栅极结构110通过后形成高k栅介质层形成金属栅极(high k last metal gate last)的工艺形成。
本实施例中，栅极结构110包括栅介质层(图未示)、位于栅介质层上的功函数层(图未示)以及位于功函数层上的栅电极层(图未示)。
栅介质层用于实现功函数层及电极材料层与沟道结构层之间的电隔离。
本实施例中，栅介质层包括高k栅介质层。高k栅介质层的材料为高k介质材料；其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介质材料。具体地，高k栅介质层的材料为HfO2。其他实施例中，高k栅介质层的材料还可选自ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。
在另一些实施例中，栅介质层还可以包括栅氧化层和位于栅氧化层上的高k栅介质层。其中，栅氧化层的材料包括氧化硅和氮氧化硅中的一种或两种。在又一些实施例中，栅介质层还可以仅包括栅氧化层。
功函数层用于调节金属栅极结构的功函数，从而起到调节晶体管阈值电压的效果。当形成NMOS晶体管时，功函数层为N型功函数层，功函数层的材料包括铝化钛、碳化钽、铝或者碳化钛中的一种或多种；当形成PMOS晶体管时，功函数层为P型功函数层，功函数层的材料包括氮化钛、氮化钽、碳化钛、氮化硅钽、氮化硅钛和碳化钽中的一种或多种。
电极材料层作为电极，用于将金属栅极结构的电性引出，从而实现金属栅极结构与外部电路的电连接。本实施例中，电极材料层的材料为W。在其他实施例中，电极材料层的材料还可以为Al、Cu、Ag、Au、Pt、Ni或Ti等。
在具体实施例中，栅极结构110的侧壁上还可以形成有栅极侧墙(图未示)，栅极侧墙用于对栅极结构110的侧壁起到保护作用，还用于定义源漏掺杂区120的形成位置。
栅极侧墙可以为单层或叠层结构。作为一种示例，栅极侧墙的材料包括氧化硅、低k介质材料和超低k介质材料中的一种或几种。
在器件工作时，源漏掺杂区120用于提供载流子源。本实施例中，源漏掺杂区120位于栅极结构110和栅极侧墙的两侧。具体地，源漏掺杂区120位于栅极结构110两侧的鳍部中。
本实施例中，源漏掺杂区120包括掺杂有离子的应力层，源漏掺杂区120还用于为沟道提供应力，从而提高沟道的载流子迁移率。
具体地，当形成NMOS晶体管时，源漏掺杂区120的材料为掺杂有N型离子的应力层，应力层的材料包括Si或SiC，应力层为NMOS晶体管的沟道区提供拉应力作用，从而有利于提高NMOS晶体管的载流子迁移率，其中，N型离子为P离子、As离子或Sb离子。
当形成PMOS晶体管时，源漏掺杂区120的材料为掺杂有P型离子的应力层，应力层的材料包括Si或SiGe，应力层为PMOS晶体管的沟道区提供压应力作用，从而有利于提高PMOS晶体管的载流子迁移率，其中，P型离子为B离子、Ga离子或In离子。
本实施例中，栅极结构110的侧壁和顶部上分别对应形成有第一阻挡层140以及第二阻挡层150。第一介质层130相应覆盖第一阻挡层140的侧壁。
其中，位于栅极结构110的侧壁上的第一阻挡层140，用于在后续形成互连开口的步骤中，在沿垂直于栅极结构110的延伸方向定义刻蚀停止的位置，进而限定位于第一介质层130中的互连开口的位置和开口尺寸，并且还降低形成互连开口的工艺对栅极结构110的侧壁造成损伤的几率。
需要说明的是，在提供基底的步骤中，第一阻挡层140还形成于源漏掺杂区120与第一介质层130之间。从而后续形成互连开口的步骤中，位于源漏掺杂区120上的第一阻挡层140能够暂时定义刻蚀停止的位置，降低形成互连开口的工艺对源漏掺杂区120造成损伤的几率；并且，后续在互连开口的侧壁上依次形成第一侧墙、牺牲侧墙和第二侧墙，第一阻挡层140位于互连开口的底部，还能够在形成第一侧墙、牺牲侧墙和第二侧墙的步骤中起到定义刻蚀停止位置的作用，进而降低源漏掺杂区120受损的几率；此外，在后续去除牺牲侧墙以形成空气侧墙的步骤中，第一阻挡层140位于空气侧墙的底部，从而防止暴露出源漏掺杂区，进而能够降低去除牺牲侧墙的工艺对源漏掺杂区120造成损伤的几率。
本实施例中，第一阻挡层140为接触刻蚀阻挡层(Contact Etch Stop Layer，CESL)，从而可以将现有的接触刻蚀阻挡层作为第一阻挡层140，无需进行额外的工艺步骤形成第一阻挡层140，有利于提高工艺兼容性和工艺整合度。具体地，本实施例中，第一阻挡层140形成在源漏掺杂区120上和源漏掺杂区120露出的栅极结构120的侧壁上。
本实施例中，第一阻挡层140选用与第一介质层130的材料具有刻蚀选择性的材料。本实施例中，第一阻挡层140的材料包括：含碳氧化硅、氮氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氧化锗硅、氮化硼和碳氮化硼中的一种或多种。
第二阻挡层150用于在后续形成互连开口的步骤中，对栅极结构110的顶部起到保护的作用，进而降低形成互连开口的工艺对栅极结构110造成损伤的几率；并且，在后续形成与栅极结构110的顶部相接触的栅极插塞的步骤中，位于栅极结构110顶部上的第二阻挡层150能够起到暂时定义刻蚀停止位置的作用，从而提高栅极插塞的底部深度一致性。
第二阻挡层150选用与第一介质层130的材料具有刻蚀选择性的材料。本实施例中，第二阻挡层150的材料包括：含碳氧化硅、氮氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氧化锗硅、氮化硼和碳氮化硼中的一种或多种。
第一介质层130用于隔离相邻的栅极结构110，在后续形成源漏互连层后，第一介质层130还用于隔离相邻的源漏互连层。
第一介质层130的材料为绝缘材料，例如氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，第一介质层130的材料为氧化硅。
以下结合附图，对本实施例提供基底的步骤进行详细说明。
如图6所示，提供基底、分立于基底上的栅极结构110、位于栅极结构110两侧基底内的源漏掺杂区120、位于栅极结构110侧壁上的第一阻挡层140、以及位于栅极结构110和第一阻挡层140的侧部且覆盖源漏掺杂区120的第一介质层130。
具体地，提供基底；在基底上形成分离的伪栅结构(图未示)；在伪栅结构两侧的基底内形成源漏掺杂区120；在伪栅结构的侧壁上以及源漏掺杂区120上形成第一阻挡层140；在第一阻挡层140围成的区域内填充第一介质层130。
如图7所示，在栅极结构110的顶部上形成第二阻挡层150，第二阻挡层150还形成在第一介质层130上。本实施例中，栅极结构110的顶面与第一介质层130的顶面相齐平。
本实施例中，第二阻挡层150还形成在第一介质层130上，从而后续第二介质层形成在第二阻挡层150上，在后续形成互连开口的步骤中，能够先以第二阻挡层150的顶面为停止位置，刻蚀位于源漏掺杂区120上方的第二介质层，进而有利于使位于第二介质层中的互连开口获得较大的开口尺寸。
需要说明的是，以上提供基底的步骤仅作为一种示例，提供基底的步骤不仅限于此。
例如：在其他实施例中，提供基底的步骤包括：如图8所示，提供基底、分立于基底上的栅极结构110a、位于栅极结构110a两侧基底内的源漏掺杂区120a、位于栅极结构110a侧壁上的第一阻挡层140a、以及位于栅极结构110a和第一阻挡层140a的侧部且覆盖源漏掺杂区120a的第一介质层130a；如图9所示，去除部分厚度的栅极结构110a，使剩余的栅极结构110a顶部与第一阻挡层140a围成沟槽145a；如图10所示，在沟槽145a内形成第二阻挡层150a。
第二阻挡层150a仅形成在栅极结构110a的顶部，从而后续第二介质层形成在第二阻挡层150a和第一介质层130a上，在形成互连开口的步骤中，无需对位于源漏掺杂区120a上方的第二阻挡层150a进行刻蚀，在去除位于源漏掺杂区120a上方的第二介质层后，可以接着对第一介质层130a进行刻蚀，且在对源漏掺杂区120a上方的第一介质层130a进行刻蚀的过程中，能够以位于栅极结构110a侧壁上的第一阻挡层140a为沿垂直于栅极结构延伸方向上的停止层，进而实现刻蚀的自对准。
参考图11，在第一介质层130和栅极结构110的顶部上形成第二介质层160。后续在源漏掺杂区120顶部的第一介质层130和第二介质层160中形成源漏互连层，第二介质层160用于实现相邻源漏互连层之间的隔离，还用于实现源漏互连层和栅极插塞之间的隔离、以及相邻栅极插塞之间的隔离。
第二介质层160的材料为绝缘材料，且第二介质层160选用与第一阻挡层140和第二阻挡层150之间均具有较高刻蚀选择性的材料。第二介质层160的材料为绝缘材料，例如氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，第二介质层160的材料为氧化硅。
本实施例中，栅极结构110的顶部上还形成有第二阻挡层150，第二介质层160形成在第一介质层130和第二阻挡层150上。具体地，本实施例中，第二介质层160覆盖于第二阻挡层150上。
参考图12，形成贯穿源漏掺杂区120顶部上的第一介质层130和第二介质层160的互连开口200，且沿垂直于栅极结构110延伸的方向，位于第二介质层160的互连开口200的开口宽度，大于位于第一介质层160中的互连开口200的开口宽度。互连开口200用于为形成源漏互连层和侧墙结构层提供空间位置。
沿垂直于栅极结构110延伸的方向，位于第二介质层160的互连开口200的开口宽度，大于位于第一介质层160中的互连开口200的开口宽度，相应的，后续在互连开口200内填充源漏互连层后，和源漏互连层位于第一介质层130中的部分相比，位于源漏互连层位于第二介质层160中的部分的宽度更大，从而增加了暴露出的源漏互连层的顶部宽度，进而增加源漏互连层用于接收源漏插塞的顶部面积。
本实施例中，互连开口200包括位于第二介质层160中的顶部开口21以及位于顶部开口21下方的第一介质层130中的底部开口22，沿垂直于栅极结构110的延伸方向，顶部开口21的开口尺寸大于底部开口22的开口尺寸。
本实施例中，沿垂直于栅极结构110延伸的方向，顶部开口21的侧壁，位于底部开口22同一侧侧壁远离源漏掺杂区120的一侧，从而在沿平行于基底的投影面上，顶部开口21覆盖底部开口22，且相对于底部开口22向外扩大，后续形成位于互连开口200的源漏互连层后，位于顶部开口21内的源漏互连层作为顶部互连层，位于底部开口22内的源漏互连层作为底部互连层，从而在沿平行于基底的投影面上，顶部互连层不仅覆盖底部互连层的区域，而且还向外延伸，进而在后续形成与源漏互连层相接触的源漏插塞的步骤中，源漏插塞与顶部互连层相接触，且顶部互连层凸出于底部互连层的部分能够增大形成源漏插塞的套刻偏移的容错空间，进而增大形成源漏插塞的工艺窗口，且增大空气侧墙与顶部互连层之间的距离，相应降低形成源漏插塞的工艺将空气侧墙的顶部打开的风险。
具体地，本实施例中，形成互连开口200的步骤中，互连开口200暴露出位于栅极结构110侧壁上的第一阻挡层140的侧壁，从而增大沿垂直于栅极结构110延伸方向上的互连开口200的开口尺寸，进而有利于增大后续形成在互连开口200内的源漏互连层的体积，相应减小源漏互连层的电阻；并且，互连开口200暴露出第一阻挡层140的侧壁，即沿垂直于栅极结构110的延伸方向上，底部开口22的位置和尺寸由第一阻挡层140定义，且位于栅极结构110侧壁上的第一阻挡层140能够作为形成底部开口22的刻蚀停止层，进而实现刻蚀工艺的自对准，相应降低了工艺难度且提高对底部开口22的剖面形貌及尺寸的控制精度。
本实施例中，在形成互连开口200的步骤中，互连开口200的底部暴露出位于源漏掺杂区120上的第一阻挡层140。
需要说明的是，沿垂直于栅极结构110的延伸方向，顶部开口21的开口尺寸d1，与底部开口22的开口尺寸d2之间的差值不宜过小，也不宜过大。如果开口尺寸之间的差值过小，容易导致增大互连开口200靠近顶部部分的开口尺寸的效果不明显，进而在后续形成源漏互连层后，增加暴露出的源漏互连层的顶部宽度的效果不明显；如果开口尺寸之间的差值过大，则容易导致顶部开口21的开口尺寸d1过大，进而容易导致沿垂直于栅极结构110的延伸方向，位于栅极结构110顶部上的剩余第二介质层160的宽度过小，进而容易增加后续在栅极结构110的顶部上形成贯穿第二介质层160且与栅极结构110的顶部相接触的栅极插塞的工艺难度。为此，本实施例中，在形成互连开口200的步骤中，沿垂直于栅极结构110的延伸方向，顶部开口21的开口尺寸d1比底部开口22的开口尺寸d2大2纳米至6纳米。
本实施例中，形成互连开口200的步骤包括：在第二介质层上形成图形层(图未示)，图形层中形成有位于源漏掺杂区120上方的图形开口(图未示)，且图形开口的边界位于同一侧第一阻挡层140侧壁远离源漏掺杂区120的一侧；以图形层为掩膜，刻蚀图形开口下方的第二介质层160，形成顶部开口21；以第一阻挡层140作为沿垂直于栅极结构110的延伸方向上的停止层，刻蚀顶部开口21下方的第一介质层130，形成底部开口22，底部开口22与顶部开口21相连通用于构成互连开口200；去除图形层。
图形层用于作为形成互连开口200的刻蚀掩膜。作为一种示例，图形层的材料包括光刻胶。
图形开口的边界位于同一侧第一阻挡层140侧壁远离源漏掺杂区120的一侧，从而使图形开口的尺寸大于相邻第一阻挡层140侧壁之间距离，进而在以图形层为掩膜，刻蚀图形开口下方的第二介质层160，形成顶部开口21的步骤中，所形成的顶部开口21的尺寸较大。
本实施例中，以图形层为掩膜，采用各向异性的刻蚀工艺，刻蚀图形开口下方的第二介质层160，形成顶部开口21。各向异性的刻蚀工艺能够提高图形传递精度，进而提高顶部开口21的尺寸精度以及剖面形貌质量和侧壁陡直度。作为一种示例，各向异性的刻蚀工艺为各向异性的干法刻蚀工艺。
本实施例中，以第一阻挡层140作为沿垂直于栅极结构110的延伸方向上的停止层，刻蚀顶部开口21下方的第一介质层130，形成底部开口22，从而实现刻蚀的自对准，进而降低形成底部开口22的难度、提高底部开口22的尺寸精度，且底部开口22的位置和开口尺寸由位于栅极结构110侧壁上的第一阻挡层140定义，相应提高底部开口22的剖面形貌质量和侧壁陡直度，还能够提高底部开口22的空间大小。
本实施例中，采用各向异性的刻蚀工艺，刻蚀顶部开口21下方的第一介质层130。
需要说明的是，本实施例中，第二阻挡层150还形成在第一介质层130上，因此，在刻蚀顶部开口21下方的第一介质层130之前，还刻蚀位于第一介质层130上的第二阻挡层150。
在其他实施例中，例如：当第二阻挡层150a仅形成在栅极结构110a的顶部上时(如图10所示)，在形成顶部开口之后，可以接着刻蚀顶部开口下方的第一介质层130a，有利于简化工艺流程。
参考图13，在互连开口200的侧壁上形成依次堆叠的第一侧墙31、牺牲侧墙34和第二侧墙32。第一侧墙31和第二侧墙32用于实现栅极结构110与源漏互连层之间的隔离。
第一侧墙31和第二侧墙32选用与第二介质层160的材料之间具有刻蚀选择性的材料。作为一种示例，第一侧墙31的材料包括氧化硅、低k介质材料和超低k介质材料中的一种或几种。作为一种示例，第二侧墙32的材料包括氧化硅、低k介质材料和超低k介质材料中的一种或几种。
本实施例中，第一侧墙31的材料和第二侧墙32的材料相同，有利于提高工艺兼容性。本实施例中，第一侧墙31的材料和第二侧墙32的材料为低k介质材料，有利于进一步减小栅极结构110与源漏互连层之间的寄生电容。
牺牲侧墙34用于为形成空气侧墙占据空间位置。
牺牲侧墙34选用易于去除且与第一侧墙31、第二侧墙32以及第二介质层160的材料之间具有刻蚀选择性的材料，从而降低后续去除牺牲侧墙34的难度，以及降低去除牺牲侧墙34对第一侧墙31、第二侧墙32以及第二介质层160造成损伤的几率
本实施例中，牺牲侧墙34的材料包括无定形硅、碳氧化硅、氧化硅、氮化硅、碳化硅、氮化硼、氧化铝、氮化铝和氮氧化硅中的一种或几种。
本实施例中，互连开口200的底部暴露出位于源漏掺杂区120上的第一阻挡层140，因此，在形成第一侧墙31、牺牲侧墙34和第二侧墙32的步骤中，第一侧墙31、牺牲侧墙34和第二侧墙32形成在第一阻挡层140上，有利于降低形成第一侧墙31、牺牲侧墙34和第二侧墙32的过程对源漏掺杂区120造成损伤的几率。
具体地，本实施例中，在底部开口21中，第一侧墙31形成在位于栅极结构110侧壁的第一阻挡层140上。
本实施例中，在互连开口200的侧壁上依次形成第一侧墙31、牺牲侧墙34和第二侧墙32。
具体地，形成第一侧墙31的步骤包括：在互连开口200的侧壁和底部、以及第二介质层160的顶部上形成第一侧墙材料层(图未示)；采用各向异性刻蚀工艺，去除位于互连开口200的底部和第二介质层160顶部上的第一侧墙材料层，剩余位于互连开口200侧壁上的第一侧墙材料层用于作为第一侧墙31。
具体地，形成牺牲侧墙34的步骤包括：在第一侧墙31的侧壁、互连开口200的底部以及第二介质层160的顶部上形成第二侧墙材料层(图未示)；采用各向异性刻蚀工艺，去除位于互连开口200的底部和第二介质层160顶部上的第二侧墙材料层，剩余位于第一侧墙31的侧壁上的第二侧墙材料层用于作为牺牲侧墙34。
具体地，形成第二侧墙32的步骤包括：在牺牲侧墙34的侧壁、互连开口200的底部以及第二介质层160的顶部上形成第三侧墙材料层(图未示)；采用各向异性刻蚀工艺，去除位于互连开口200的底部和第二介质层160顶部上的第三侧墙材料层，剩余位于牺牲侧墙34的侧壁上的第三侧墙材料层用于作为第二侧墙32。
其中，形成第一侧墙材料层、第二侧墙材料层和第三侧墙材料层的工艺包括原子层沉积工艺。原子层沉积工艺能够提高膜层的沉积均匀性，有利于提高第一侧墙材料层、第二侧墙材料层和第三侧墙材料层的厚度均匀性，且还有利于精确控制第一侧墙材料层、第二侧墙材料层和第三侧墙材料层的厚度。
在去除位于互连开口200的底部和第二介质层160顶部上的第一侧墙材料层、去除位于互连开口200的底部和第二介质层160顶部上的第二侧墙材料层、以及去除位于互连开口200的底部和第二介质层160顶部上的第三侧墙材料层的步骤中，位于互连开口200底部的第一阻挡层140能够起到定义刻蚀停止位置的作用，进而提高刻蚀的一致性以及降低源漏掺杂区120受损的几率。
本实施例中，各向异性刻蚀工艺为各向异性的干法刻蚀工艺。
需要说明的是，本实施例中，由于互连开口200底部的源漏掺杂区120上还具有第一阻挡层140，因此，参考图14，半导体结构的形成方法还包括：在形成第一侧墙31、牺牲侧墙34和第二侧墙32之后，且在形成源漏互连层之前，去除第一侧墙31、牺牲侧墙34和第二侧墙32暴露出的第一阻挡层140，从而使互连开口200暴露出源漏掺杂区120，以便后续源漏互连层能够与源漏掺杂区120相接触。
作为一种示例，采用各向同性的刻蚀工艺，去除位于第一侧墙31、牺牲侧墙34和第二侧墙32暴露出的第一阻挡层140。
参考图15，在互连开口200内填充源漏互连层240，源漏互连层240与源漏掺杂区120相接触且覆盖第二侧墙32的侧壁。
源漏互连层240与源漏掺杂区120相接触，用于实现源漏掺杂区120与外部电路之间的电连接。具体地，源漏互连层240用于实现源漏掺杂区120与后续的源漏插塞之间的电连接。
沿垂直于栅极结构110延伸的方向，位于第二介质层160的互连开口200的开口宽度，大于位于第一介质层160中的互连开口200的开口宽度，相应的，和源漏互连层240位于第一介质层130中的部分相比，位于源漏互连层240位于第二介质层160中的部分的宽度更大，从而增加了暴露出的源漏互连层240的顶部宽度，进而增加源漏互连层240用于接收源漏插塞的顶部面积，有利于增大形成源漏插塞的工艺窗口。
本实施例中，源漏互连层240位于顶部开口21中的部分作为顶部互连层42，源漏互连层240位于底部开口22中的部分作为底部互连层41，沿垂直于栅极结构110延伸方向，顶部互连层42的宽度大于底部互连层41的宽度。
作为一示例，源漏互连层240的材料为铜。铜的电阻率较低，有利于改善后段RC延迟，提高芯片处理速度，同时还降低源漏互连层240的电阻，相应降低了功耗。其他实施例中，源漏互连层的材料还可以为钨或钴等导电材料。
本实施例中，形成源漏互连层240的步骤包括：在互连开口200中填充导电材料层(图未示)，导电材料层还形成在第二介质层160的顶部；去除位于第二介质层160顶部的导电材料层，剩余的导电材料层用于作为源漏互连层240。
本实施例中，采用化学气相沉积工艺、物理气相沉积工艺和电化学镀膜工艺中的一种或几种，形成导电材料层。
本实施例中，采用平坦化工艺(例如：化学机械平坦化工艺)，去除位于第二介质层160顶部上的导电材料层。
参考图16，去除牺牲侧墙34，在第一侧墙31和第二侧墙32之间形成空气侧墙35。
空气具有比半导体工艺中常用介质材料(例如：低k介质材料或超低k介质材料等)更低的介电常数，从而通过形成空气侧墙35，有利于显著减小栅极结构110与源漏互连层240之间的耦合电容。
本实施例中，采用各向同性的刻蚀工艺，去除牺牲侧墙34。各向同性的刻蚀工艺具有各向同性刻蚀的特性，且间隙刻蚀能力强，有利于将牺牲侧墙34去除干净，降低牺牲侧墙34产生残留的几率。
具体地，各向同性的刻蚀工艺包括干法和湿法刻蚀工艺中的一种或两种。作为一种示例，采用干法刻蚀工艺去除牺牲侧墙34。所述干法刻蚀工艺采用的刻蚀气体包括NF3和HF，干法刻蚀工艺通过解离NF3和HF气体形成较高活性的等离子体，通过等离子体对牺牲侧墙34进行蚀刻，有利于将牺牲侧墙34去除干净，且能够实现较高的刻蚀选择比。
本实施例中，由于第一侧墙31、牺牲侧墙34以及第二侧墙32形成在位于源漏掺杂区120顶部的第一阻挡层140上，第一阻挡层140能够对源漏掺杂区120起到保护作用，从而防止源漏掺杂区120暴露在去除牺牲侧墙34的工艺环境中，进而降低源漏掺杂区120受损的几率。
本实施例中，形成空气侧墙35后，第一侧墙31、空气侧墙35和第二侧墙32用于构成侧墙结构层230。
参考图17，在第二介质层160和源漏互连层240上形成第三介质层250，密封空气侧墙21的顶部。第三介质层250用于密封空气侧墙21，且在后续形成源漏插塞以及栅极插塞之后，第三介质层250用于实现源漏插塞之间、栅极插塞之间、以及源漏插塞和栅极插塞之间的隔离。
第三介质层250可以为单层或叠层结构。第三介质层250的材料包括：氧化硅、含碳氧化硅、氮氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氧化锗硅、氮化硼和碳氮化硼中的一种或多种
作为一种示例，第三介质层250为叠层结构，形成第三介质层250的步骤包括：在第二介质层160上形成覆盖源漏互连层240和第一侧墙31以及第二侧墙32的刻蚀停止层51，刻蚀停止层51密封空气侧墙35的顶部；在刻蚀停止层51上形成介质材料层52。
刻蚀停止层51能够在后续形成源漏插塞的步骤中，暂时定义刻蚀停止的位置，进而提高源漏插塞的底部深度一致性以及降低源漏互连层240受损的几率。
刻蚀停止层51选用与第二介质层160和介质材料层52的材料之间具有刻蚀选择性的材料。作为一种示例，刻蚀停止层51的材料包括含碳氧化硅、氮氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氧化锗硅、氮化硼和碳氮化硼中的一种或多种。具体地，刻蚀停止层51的材料为氮化硅。
本实施例中，介质材料层52的材料为氧化硅。
参考图18，在源漏互连层240顶部的第三介质层250中形成与源漏互连层240接触的源漏插塞210。本实施例中，源漏插塞210与顶部互连层42相接触。
源漏插塞210用于实现源漏互连层240与外部电路之间的电连接。
本实施例中，和源漏互连层240位于第一介质层130中的部分相比，位于源漏互连层240位于第二介质层160中的部分的宽度更大，从而增加了暴露出的源漏互连层240的顶部宽度，源漏互连层240用于接收源漏插塞210的区域较大，即使形成源漏插塞210的步骤中存在套刻偏移，形成源漏插塞210的刻蚀工艺对第二侧墙32顶部和空气侧墙35顶部造成误刻蚀的几率也较低，进而降低空气侧墙35顶部被打开的风险，保障空气侧墙35用于减小源漏互连层240和栅极结构110之间寄生电容的效果，并且增大了形成源漏插塞210的工艺窗口、提升了半导体结构的性能。
具体地，本实施例中，由于顶部互连层42的宽度较大，从而增大位于顶部互连层42侧壁上的第二侧墙32以及空气侧墙35与源漏插塞210之间的距离，进而形成源漏插塞210的步骤中对第二侧墙32和空气侧墙35顶部造成误刻蚀的几率。
源漏插塞210的材料为导电材料。本实施例中，源漏插塞210的材料为钨。其他实施例中，源漏插塞的材料还可以为铜或钴等导电材料。
本实施例中，形成源漏插塞210的步骤包括：在源漏互连层240的顶部形成贯穿第三介质层250的源漏接触孔(图未示)，源漏接触孔的底部暴露出源漏互连层240；在源漏接触孔中填充源漏插塞210。
源漏接触孔用于为形成源漏插塞210提供空间位置。
本实施例中，采用刻蚀工艺，形成源漏接触孔。由于本实施例增大顶部互连层42的宽度，从而增加了暴露出的源漏互连层240的顶部宽度，源漏互连层240用于接收源漏插塞210的区域较大，即使形成源漏接触孔的刻蚀工艺存在套刻偏移，所述刻蚀工艺对第二侧墙32顶部和空气侧墙35顶部造成误刻蚀的几率也较低，进而降低空气侧墙35顶部被打开的风险、增大形成源漏接触孔的工艺窗口。
其中，采用各向异性刻蚀工艺形成源漏接触孔。在形成源漏接触孔的步骤中，各向异性刻蚀工艺对第二侧墙32和空气侧墙35顶部造成误刻蚀的几率低。
本实施例中，在源漏接触孔中填充源漏插塞210的步骤包括：在源漏接触孔中填充源漏插塞材料层(图未示)，源漏插塞材料层还形成在第三介质层250上；采用平坦化工艺，去除位于第三介质层250上的源漏插塞材料层，剩余位于源漏接触孔中的插塞材料层用于作为源漏插塞。
本实施例中，采用化学气相沉积工艺、物理气相沉积工艺和电化学镀膜工艺中的一种或几种，形成源漏插塞材料层。
本实施例中，采用化学机械平坦化工艺，去除位于第三介质层250上的源漏插塞材料层。
需要说明的是，本实施例中，半导体结构的形成方法还包括：在形成第三介质层250后，形成贯穿栅极结构110顶部上的第二介质层160和第三介质层250的栅极插塞220，栅极插塞220与栅极结构110相接触。
栅极插塞220用于实现栅极结构110与外部电路之间的电连接。
本实施例中，侧墙结构层230还位于源漏互连层240与第二介质层160之间，即空气侧墙35还位于源漏互连层240与第二介质层160之间，从而空气侧墙35还能够起到降低源漏互连层240与栅极插塞220之间寄生电容的作用。
栅极插塞220的材料为导电材料。本实施例中，栅极插塞220的材料为钨。其他实施例中，栅极插塞的材料还可以为铜或钴等导电材料。
本实施例中，形成栅极插塞220的步骤包括：在栅极结构110的顶部形成贯穿第三介质层250的栅极接触孔(图未示)，栅极接触孔的底部暴露出栅极结构110；在源漏接触孔中填充栅极插塞220。
关于形成栅极插塞220步骤的详细描述，可结合参考前述对形成源漏插塞步骤的相关描述，在此不再赘述。
图19至图22是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。本实施例与前述实施例的相同之处在此不再赘述，本实施例与前述实施例的不同之处在于：
参考图19，在形成源漏互连层440之后，且在去除牺牲侧墙434之前，半导体结构的形成方法还包括：去除部分高度的牺牲侧墙434，使剩余的牺牲侧墙434顶部与第一侧墙431和第二侧墙432围成间隙436，间隙436的底部高于栅极结构110的顶面。
去除部分高度的牺牲侧墙434，形成间隙436，以便后续在间隙436的侧壁上形成第三侧墙，进而缩减空气侧墙靠近顶部部分的宽度。
间隙436底部高于栅极结构310的顶面，从而避免后续形成的第三侧墙对位于栅极结构310和源漏互连层440之间的空气侧墙的尺寸造成影响，进而保证位于栅极结构310和源漏互连层440之间的空气侧墙具有足够的体积，相应保障空气侧墙用于减小栅极结构310和源漏互连层440之间的寄生电容的效果。
本实施例中，采用各向同性的刻蚀工艺，去除部分高度的牺牲侧墙434。
参考图20，在间隙436的侧壁上形成第三侧墙433，且第三侧墙433暴露出剩余牺牲侧墙434的部分顶面。
第三侧墙433用于与空气侧墙、第一侧墙431和第二侧墙432共同构成侧墙结构层。第三侧墙433还用于缩减空气侧墙靠近顶部部分的尺寸，且增加位于顶部互连层442侧壁上的侧墙结构层的宽度，进而有利于进一步降低后续形成源漏插塞的过程中，将空气侧墙顶部刻蚀开的几率。
本实施例中，第三侧墙433暴露出剩余牺牲侧墙434的部分顶面，以便后续去除剩余的牺牲侧墙434。
第三侧墙433的材料为绝缘材料。本实施例中，第三侧墙433的材料包括氧化硅、低k介质材料和超低k介质材料中的一种或几种。本实施例中，第三侧墙433和第二侧墙432以及第一侧墙431的材料相同，从而提高工艺兼容性。
沿垂直于栅极结构410的延伸方向，间隙436的宽度为第一宽度；在形成第三侧墙433的步骤中，沿垂直于栅极结构410的延伸方向，第三侧墙433的厚度为第二宽度，第二宽度占第一宽度的比例不宜过小，也不宜过大。如果比例过小，容易导致第三侧墙433用于缩减间隙436的尺寸的效果不明显，且第三侧墙433的厚度过小，容易增加形成第三侧墙433的工艺难度；如果比例过大，容易导致间隙436暴露出的剩余牺牲侧墙434顶部的面积过小，甚至导致位于间隙436侧壁上的第三侧墙433相接触，进而导致将间隙436填充满，相应容易增加后续去除剩余牺牲侧墙434的难度。为此，本实施例中，第二宽度大于或等于所述第一宽度的10％，且小于所述第一宽度的50％。
本实施例中，形成第三侧墙433的步骤包括：在间隙436的侧壁和底部以及第二介质层360和源漏互连层440的顶部形成第四侧墙材料层(图未示)；去除位于间隙436底面以及第二介质层360和源漏互连层440的顶部上的第四侧墙材料层，剩余位于间隙436侧壁上的第四侧墙材料层用于作为第三侧墙433。
本实施例中，采用原子层沉积工艺，形成第四侧墙材料层。原子层沉积工艺有利于形成厚度较小的膜层，且具有较高的阶梯覆盖能力，并有利于提高第四侧墙材料层的厚度均匀性。
本实施例中，采用各向异性的干法刻蚀工艺，去除位于间隙436底面以及第二介质层360和源漏互连层440的顶部上的第四侧墙材料层。
参考图21，去除牺牲侧墙434，在第一侧墙431和第二侧墙432之间形成空气侧墙435。空气侧墙435与第一侧墙431、第二侧墙432以及第三侧墙433共同构成侧墙结构层430。
本实施例中，采用各向同性的刻蚀工艺，去除牺牲侧墙434。具体地，各向同性的刻蚀工艺包括干法刻蚀工艺和湿法刻蚀工艺中的一种或两种。作为一种示例，采用干法刻蚀工艺去除牺牲侧墙434。所述干法刻蚀工艺采用的刻蚀气体包括NF3和HF，干法刻蚀工艺通过解离NF3和HF气体形成较高活性的等离子体，能够进入间隙436内对牺牲侧墙434进行蚀刻，有利于将剩余的牺牲侧墙434去除干净。
参考图22，在第二介质层360和源漏互连层440上形成第三介质层450，密封空气侧墙435的顶部；在源漏互连层440顶部的第三介质层450中形成与源漏互连层440接触的源漏插塞410。
本实施例中，由于侧墙结构层430还包括第三侧墙433，从而侧墙结构层430靠近顶部部分的宽度更大，且空气侧墙435靠近顶部部分的尺寸更小，从而增大空气侧墙435的顶部与源漏插塞410之间的距离，进而进一步降低形成源漏插塞410将空气侧墙435的顶部打开的风险、增大形成源漏插塞410的工艺窗口。
而且，第三侧墙433的底部高于栅极结构310的顶部，从而保障位于底部互连层441和栅极结构310之间的空气侧墙435具有足够的宽度，相应保障空气侧墙435用于减小底部互连层441和栅极结构310之间寄生电容的效果。
关于形成第三介质层450以及源漏插塞410的详细描述，请参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构，其特征在于，包括：
基底；
栅极结构，分立于所述基底上；
源漏掺杂区，位于所述栅极结构两侧的基底内；
第一介质层，位于所述栅极结构的侧部且覆盖源漏掺杂区；
第二介质层，位于所述第一介质层和栅极结构的顶部上；
源漏互连层，贯穿所述源漏掺杂区顶部上的第一介质层和第二介质层，且与所述源漏掺杂区相接触，沿垂直于栅极结构延伸的方向，位于所述第二介质层中的所述源漏互连层的宽度，大于位于所述第一介质层中的所述源漏互连层的宽度；
侧墙结构层，位于所述栅极结构的侧壁与源漏互连层的侧壁之间，所述侧墙结构层包括位于所述栅极结构侧壁上的第一侧墙和位于所述源漏互连层侧壁上的第二侧墙、以及位于所述第一侧墙和第二侧墙之间的空气侧墙；
第三介质层，位于所述第二介质层和所述源漏互连层上且密封所述空气侧墙的顶部；
源漏插塞，位于所述源漏互连层顶部的第三介质层中且与源漏互连层接触。
2.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：栅极插塞，贯穿所述栅极结构顶部上的所述第二介质层和第三介质层且与栅极结构相接触。
3.如权利要求1或2所述的半导体结构，其特征在于，所述侧墙结构层还位于所述源漏互连层与所述第二介质层之间。
4.如权利要求3所述的半导体结构，其特征在于，所述空气侧墙高于所述栅极结构顶部部分作为顶部空气侧墙；所述侧墙结构层还包括：第三侧墙，位于所述顶部空气侧墙露出的所述第一侧墙和第二侧墙的侧壁上。
5.如权利要求4所述的半导体结构，其特征在于，沿垂直于栅极结构的延伸方向，所述侧墙结构层中，所述第一侧墙和第二侧墙侧壁之间的距离为第一宽度，所述第三侧墙的厚度为第二宽度，所述第二宽度大于或等于所述第一宽度的10％，且小于所述第一宽度的50％。
6.如权利要求1所述的半导体结构，其特征在于，所述源漏互连层包括位于所述第二介质层中的顶部互连层和位于所述第一介质层中的底部互连层，且沿垂直于栅极结构延伸的方向，所述顶部互连层的侧壁凸出于所述底部互连层的侧壁。
7.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：第一阻挡层，位于所述栅极结构的侧壁与第一介质层之间；
第二阻挡层，位于所述栅极结构的顶部与所述第二介质层之间；
所述侧墙结构层位于所述第一阻挡层的侧壁与所述源漏互连层之间、所述第二阻挡层的侧壁与所述源漏互连层之间、以及所述第二介质层与所述源漏互连层之间，且所述侧墙结构层与所述第一阻挡层的侧壁相接触。
8.如权利要求7所述的半导体结构，其特征在于，所述栅极结构的顶部与所述第一介质层的顶部相齐平；所述第二阻挡层还位于所述源漏插塞侧部的所述第二介质层与第一介质层之间；
或者，所述栅极结构的顶部低于所述第一介质层的顶部，且所述栅极结构顶部与所述第一阻挡层围成沟槽；所述第二阻挡层填充于所述沟槽内。
9.如权利要求7所述的半导体结构，其特征在于，所述第一阻挡层还位于所述源漏掺杂区与所述第一介质层之间、以及所述源漏掺杂区与所述侧墙结构层之间；
所述源漏互连层还贯穿位于所述源漏掺杂区顶部上的所述第一阻挡层。
10.如权利要求7所述的半导体结构，其特征在于，所述第一阻挡层的材料包括：含碳氧化硅、氮氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氧化锗硅、氮化硼和碳氮化硼中的一种或多种；
所述第二阻挡层的材料包括：含碳氧化硅、氮氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氧化锗硅、氮化硼和碳氮化硼中的一种或多种。
11.如权利要求1所述的半导体结构，其特征在于，所述第三介质层包括：刻蚀停止层，位于所述第二介质层上且覆盖所述源漏互连层和所述侧墙结构层，所述刻蚀停止层密封所述空气侧墙的顶部；介质材料层，位于所述刻蚀停止层上。
12.如权利要求1、2、6至11任一项所述的半导体结构，其特征在于，所述源漏互连层包括位于所述第二介质层中的顶部互连层和位于所述第一介质层中的底部互连层，沿垂直于所述栅极结构的延伸方向，所述顶部互连层的宽度比所述底部互连层的宽度大2纳米至6纳米。
13.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上形成有分立的栅极结构，所述栅极结构两侧的基底内形成有源漏掺杂区，所述栅极结构的侧部形成有覆盖源漏掺杂区的第一介质层；
在所述第一介质层和栅极结构的顶部上形成第二介质层；
形成贯穿所述源漏掺杂区顶部上的第一介质层和第二介质层的互连开口，且沿垂直于栅极结构延伸的方向，位于所述第二介质层的所述互连开口的开口宽度，大于位于所述第一介质层中的所述互连开口的开口宽度；
在所述互连开口的侧壁上形成依次堆叠的第一侧墙、牺牲侧墙和第二侧墙；
在所述互连开口内填充源漏互连层，所述源漏互连层与所述源漏掺杂区相接触且覆盖所述第二侧墙的侧壁；
去除所述牺牲侧墙，在所述第一侧墙和所述第二侧墙之间形成空气侧墙；
在所述第二介质层和所述源漏互连层上形成第三介质层，密封所述空气侧墙的顶部；
在所述源漏互连层顶部的第三介质层中形成与源漏互连层接触的源漏插塞。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：在形成所述第三介质层后，形成贯穿所述栅极结构顶部上的所述第二介质层和第三介质层的栅极插塞，所述栅极插塞与栅极结构相接触。
15.如权利要求13所述的半导体结构的形成方法，其特征在于，在形成所述互连开口的步骤中，所述互连开口包括位于所述第二介质层中的顶部开口、以及位于所述顶部开口下方的第一介质层中的底部开口，沿垂直于栅极结构延伸的方向，所述顶部开口的侧壁，位于所述底部开口同一侧侧壁远离所述源漏掺杂区的一侧。
16.如权利要求13、14或15所述的半导体结构的形成方法，其特征在于，在提供基底的步骤中，所述栅极结构的侧壁和顶部上分别对应形成有第一阻挡层以及第二阻挡层；
所述第二介质层形成在所述第一介质层和第二阻挡层上；
在形成所述互连开口的步骤中，所述互连开口暴露出位于所述栅极结构侧壁上的所述第一阻挡层的侧壁。
17.如权利要求16所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤包括：提供基底、分立于基底上的栅极结构、位于所述栅极结构两侧基底内的源漏掺杂区、位于所述栅极结构侧壁上的第一阻挡层、以及位于所述栅极结构和第一阻挡层的侧部且覆盖源漏掺杂区的第一介质层；在所述栅极结构的顶部上形成第二阻挡层，所述第二阻挡层还形成在所述第一介质层上；或者，
所述提供基底的步骤包括：提供基底、分立于基底上的栅极结构、位于所述栅极结构两侧基底内的源漏掺杂区、位于所述栅极结构侧壁上的第一阻挡层、以及位于所述栅极结构和第一阻挡层的侧部且覆盖源漏掺杂区的第一介质层；去除部分厚度的所述栅极结构，使剩余的所述栅极结构顶部与所述第一阻挡层围成沟槽；在所述沟槽内形成所述第二阻挡层。
18.如权利要求16所述的半导体结构的形成方法，其特征在于，在提供基底的步骤中，所述第一阻挡层还形成于所述源漏掺杂区与所述第一介质层之间；
在形成所述互连开口的步骤中，所述互连开口的底部暴露出位于所述源漏掺杂区上的所述第一阻挡层；
在形成所述第一侧墙、牺牲侧墙和第二侧墙的步骤中，所述第一侧墙、牺牲侧墙和第二侧墙形成在所述第一阻挡层上；
所述半导体结构的形成方法还包括：在形成所述第一侧墙、牺牲侧墙和第二侧墙之后，且在形成所述源漏互连层之前，去除所述第一侧墙、牺牲侧墙和第二侧墙暴露出的所述第一阻挡层，暴露出所述源漏掺杂区。
19.如权利要求16所述的半导体结构的形成方法，其特征在于，形成所述互连开口的步骤包括：在所述第二介质层上形成图形层，所述图形层中形成有位于所述源漏掺杂区上方的图形开口，且所述图形开口的边界位于同一侧所述第一阻挡层侧壁远离所述源漏掺杂区的一侧；
以所述图形层为掩膜，刻蚀所述图形开口下方的第二介质层，形成顶部开口；
以所述第一阻挡层作为沿垂直于栅极结构的延伸方向上的停止层，刻蚀所述顶部开口下方的第一介质层，形成底部开口，所述底部开口与所述顶部开口相连通用于构成所述互连开口；
去除所述图形层。
20.如权利要求13所述的半导体结构的形成方法，其特征在于，在形成所述源漏互连层之后，且在去除所述牺牲侧墙之前，所述半导体结构的形成方法还包括：去除部分高度的所述牺牲侧墙，使剩余的所述牺牲侧墙顶部与所述第一侧墙和第二侧墙围成间隙，所述间隙的底部高于所述栅极结构的顶面；
在所述间隙的侧壁上形成第三侧墙，且所述第三侧墙暴露出剩余所述牺牲侧墙的部分顶面。
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