CN114823894A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，方法包括：提供基底，基底上有栅极结构，栅极结构两侧基底内有源漏掺杂区，栅极结构侧部的基底上有覆盖栅极结构顶部的层间介质层；形成贯穿源漏掺杂区顶部上方的层间介质层的源漏插塞、以及贯穿栅极结构顶部上方的层间介质层的栅极插塞，栅极插塞与源漏插塞的侧壁相对设置；刻蚀源漏插塞和栅极插塞之间的层间介质层，使源漏插塞和栅极插塞的相对侧壁与基底围成沟槽；在沟槽中形成密封沟槽顶部的密封介质层，沟槽中的密封介质层中形成有空气隙。本发明在形成源漏插塞和栅极插塞之后形成空气隙，降低了源漏掺杂区和栅极结构之间发生短接的概率，且减小栅极结构和源漏插塞之间的电容，从而提高半导体结构的性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着集成电路制造技术的不断发展，人们对集成电路的集成度和性能的要求变得越来越高。为了提高集成度，降低成本，元器件的关键尺寸不断变小，集成电路内部的电路密度越来越大，这种发展使得晶圆表面无法提供足够的面积来制作所需要的互连线。
为了满足关键尺寸缩小过后的互连线所需，目前不同金属层或者金属层与基底的导通是通过互连结构实现的。互连结构包括互连线和形成于接触开口内的接触孔插塞。接触孔插塞与半导体器件相连接，互连线实现接触孔插塞之间的连接，从而构成电路。晶体管结构内的接触孔插塞包括位于栅极结构表面的栅极接触孔插塞，用于实现栅极结构与外部电路的连接，还包括位于源漏掺杂区表面的源漏接触孔插塞，用于实现源漏掺杂区与外部电路的连接。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构，包括：基底；栅极结构，位于所述基底上；源漏掺杂区，位于所述栅极结构两侧的基底内；源漏插塞，位于所述源漏掺杂区的顶部且与所述源漏掺杂区相连；栅极插塞，位于所述栅极结构的顶部且与所述栅极结构相连，所述栅极插塞与所述源漏插塞的侧壁相对设置，且所述源漏插塞和栅极插塞的相对侧壁、与所述基底围成沟槽；密封介质层，位于所述沟槽中且密封所述沟槽的顶部，所述沟槽中的密封介质层中具有空气隙。
相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有栅极结构，所述栅极结构两侧的基底内形成有源漏掺杂区，所述栅极结构侧部的基底上形成有层间介质层，所述层间介质层覆盖所述栅极结构的顶部；形成贯穿所述源漏掺杂区顶部上方的层间介质层、且与所述源漏掺杂区相连的源漏插塞、以及贯穿所述栅极结构顶部上方的层间介质层、且与所述栅极结构相连的栅极插塞，所述栅极插塞与所述源漏插塞的侧壁相对设置；刻蚀所述源漏插塞和栅极插塞之间的层间介质层，使所述源漏插塞和栅极插塞的相对侧壁、与所述基底围成沟槽；在所述沟槽中形成密封介质层，所述密封介质层密封所述沟槽的顶部，且所述沟槽中的密封介质层中形成有空气隙。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供的形成方法中，先形成贯穿源漏掺杂区顶部上方的层间介质层且与源漏掺杂区相连的源漏插塞，以及贯穿栅极结构顶部上方的层间介质层且与所述栅极结构相连的栅极插塞，随后刻蚀源漏插塞和栅极插塞之间的层间介质层，使源漏插塞和栅极插塞的相对侧壁、与基底围成沟槽，在沟槽中形成密封介质层，密封介质层密封沟槽的顶部，且沟槽中的密封介质层中形成有空气隙(air gap)；其中，通过形成沟槽，并利用密封介质层密封沟槽的顶部，以形成空气隙，使得源漏插塞和栅极插塞之间形成有空气隙，从而减小了栅极结构和源漏插塞之间的电容；相应的，本发明实施例在形成源漏插塞和栅极插塞之前，未在栅极结构的侧壁和层间介质层之间形成空气侧墙(air spacer)，因此，降低了源漏插塞或栅极插塞的材料填充至栅极结构的侧壁位置处的概率，从而降低了源漏掺杂区和栅极结构之间发生短接的概率；综上，本发明实施例在形成源漏插塞和栅极插塞之后，在源漏插塞和栅极插塞之间形成空气隙，不仅降低了源漏掺杂区和栅极结构之间发生短接的概率，且能够减小栅极结构和源漏插塞之间的电容，从而提高了半导体结构的性能。
附图说明
图1是一种半导体结构的结构示意图；
图2是本发明半导体结构一实施例的结构示意图；
图3至图14是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前半导体结构的性能有待提高。现结合一种半导体结构分析其性能有待提高的原因。
参考图1，示出了一种半导体结构的结构示意图。
所述半导体结构包括：基底10；栅极结构20，位于基底10上；源漏掺杂区30，位于栅极结构20两侧的基底10内；层间介质层40，覆盖栅极结构20和基底10；空气侧墙25，位于栅极结构20的侧壁和层间介质层40之间；源漏插塞50，贯穿源漏掺杂区30顶部的层间介质层40且与源漏掺杂区30相连；栅极插塞60，贯穿栅极结构20顶部的层间介质层40且与栅极结构20相连。
通过在栅极结构20的侧壁和层间介质层40之间设置空气侧墙25，用于减小栅极结构20和源漏插塞50之间的电容。形成源漏插塞50和栅极插塞60的步骤包括：刻蚀源漏掺杂区30顶部的层间介质层40，形成源漏接触孔(图未示)；刻蚀栅极结构20顶部的层间介质层40，形成栅极接触孔(图未示)；在源漏接触孔和栅极接触孔中填充导电材料，形成位于源漏接触孔中的源漏插塞50、以及位于栅极接触孔中的栅极插塞60。但是，在刻蚀层间介质层40的过程中，当出现套刻偏差(overlay shift)或过刻蚀(over etch，OE)的问题时，容易导致空气侧墙25被刻穿，从而导致空气侧墙25和源漏接触孔相连通，或者空气侧墙25和栅极接触孔相连通，这增大了栅极结构20的侧壁或源漏掺杂区30被暴露的概率，相应的，源漏插塞50或栅极插塞60的材料填充至空气侧墙25中，进而导致漏掺杂区30和栅极结构20之间发生短接的概率，相应降低了半导体结构的性能。
为了解决所述技术问题，本发明实施例提供一种半导体结构，包括：基底；栅极结构，位于所述基底上；源漏掺杂区，位于所述栅极结构两侧的基底内；源漏插塞，位于所述源漏掺杂区的顶部且与所述源漏掺杂区相连；栅极插塞，位于所述栅极结构的顶部且与所述栅极结构相连，所述栅极插塞的侧壁与所述源漏插塞的侧壁相对设置，且所述源漏插塞和栅极插塞的相对侧壁、与所述基底围成沟槽；密封介质层，位于所述沟槽中且密封所述沟槽的顶部，所述沟槽中的密封介质层中具有空气隙。
本发明实施例通过使得源漏插塞和栅极插塞之间具有空气隙，从而减小了栅极结构和源漏插塞之间的电容；而且，本发明实施例未在栅极结构的侧壁位置处设置空气侧墙，因此，降低了源漏插塞或栅极插塞的材料填充至栅极结构的侧壁位置处的概率，从而降低了源漏掺杂区和栅极结构之间发生短接的概率；综上，本发明实施例不仅降低了源漏掺杂区和栅极结构之间发生短接的概率，且能够减小栅极结构和源漏插塞之间的电容，从而提高了半导体结构的性能，例如，改善半导体结构的交流性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2是本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：基底100；栅极结构110，位于基底100上；源漏掺杂区120，位于所述栅极结构110两侧的基底100内；源漏插塞130，位于所述源漏掺杂区120的顶部且与所述源漏掺杂区120相连；栅极插塞140，位于所述栅极结构110的顶部且与所述栅极结构110相连，所述栅极插塞140的侧壁与所述源漏插塞130的侧壁相对设置，且所述源漏插塞130和栅极插塞140的相对侧壁、与所述基底100围成沟槽(未标示)；密封介质层160，位于所述沟槽中且密封所述沟槽的顶部，所述沟槽中的密封介质层160中具有空气隙165。
通过使源漏插塞130和栅极插塞140之间具有空气隙165，从而减小了栅极结构110和源漏插塞130之间的电容；而且未在栅极结构110的侧壁位置处设置空气侧墙，因此在半导体结构的形成过程中，在形成源漏插塞130和栅极插塞140时，降低了源漏插塞130或栅极插塞140的材料填充至栅极结构110的侧壁位置处的概率，从而降低了源漏掺杂区120和栅极结构110之间发生短接的概率。综上，本实施例通过将空气隙165设置于源漏插塞130和栅极插塞140之间，不仅降低了源漏掺杂区120和栅极结构110之间发生短接的概率，且减小栅极结构110和源漏插塞130之间的电容，从而提高了半导体结构的性能(例如，改善半导体结构的交流性能)。
基底100用于为所述半导体结构的形成提供工艺平台。本实施例中，以所述半导体结构为鳍式场效应晶体管(FinFET)为例，基底100包括衬底101以及凸出于衬底101的鳍部102。在其他实施例中，所述半导体结构为平面型场效应晶体管，基底相应为平面型衬底。本实施例中，衬底101为硅衬底。在另一些实施例中，衬底还可以为其他材料类型的衬底。例如，衬底的材料可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。本实施例中，鳍部102和衬底101为一体结构，鳍部102的材料为硅。本实施例中，基底100包括有源区(Active Area，AA)，所述晶体管位于基底100的有源区上。需要说明的是，图2是沿鳍部102的延伸方向，且在所述鳍部102一侧位置处的剖面图。
栅极结构110用于控制晶体管的沟道的开启或关断。本实施例中，栅极结构110为金属栅极结构，包括高k栅介质层(图未示)、位于高k栅介质层上的功函数层(图未示)、以及位于功函数层上的栅电极层(图未示)。高k栅介质层的材料为高k介质材料，其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介电材料。具体地，高k栅介质层的材料可以选自HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。作为一种示例，所述高k栅介质层的材料为HfO2。功函数层用于调节所形成晶体管的阈值电压。当形成PMOS晶体管时，功函数层为P型功函数层，P型功函数层的材料包括TiN、TaN、TaSiN、TaAlN和TiAlN中的一种或几种；当形成NMOS晶体管时，功函数层为N型功函数层，N型功函数层的材料包括TiAl、Mo、MoN、AlN和TiAlC中的一种或几种。栅电极层用于将栅极结构110的电性引出。本实施例中，所述栅电极层的材料为Al、Cu、Ag、Au、Pt、Ni、Ti或W。在其他实施例中，根据工艺需求，所述栅极结构也可以为多晶硅栅结构。
源漏掺杂区120位于有源区的基底100中。作为一种示例，源漏掺杂区120位于栅极结构110两侧的鳍部102中。源漏掺杂区120包括掺杂有离子的外延层。当半导体结构为NMOS晶体管时，外延层的材料为Si或SiC，外延层中的掺杂离子为N型离子，N型离子包括P离子、As离子或Sb离子；当半导体结构为PMOS晶体管时，外延层的材料为Si或SiGe，外延层中的掺杂离子为P型离子，P型离子包括B离子、Ga离子或In离子。
源漏插塞130用于实现源漏掺杂区120与外部电路或其他互连结构之间的电连接。本实施例中，所述源漏插塞130的材料为钨。在其他实施例中，源漏插塞的材料还可以为钌或钴等导电材料。栅极插塞140用于实现栅极结构110与外部电路或其他互连结构之间的电连接。本实施例中，所述栅极插塞140的材料为钨。在其他实施例中，栅极插塞的材料还可以为钌或钴等导电材料。
本实施例中，栅极插塞140的侧壁与源漏插塞130的侧壁相对设置，且源漏插塞130和栅极插塞140的相对侧壁、与基底100围成沟槽。沟槽用于为密封介质层160的形成提供空间位置，从而能够使密封介质层160在源漏插塞130和栅极插塞140之间围成空气隙165。其中，通过使得源漏插塞130的侧壁和栅极插塞140的侧壁相对设置，从而能够形成沟槽。相应的，所述栅极插塞140位于有源区的栅极结构110上方，所述栅极插塞140即为有源栅极接触插塞(Contact Over Active Gate，COAG)，与栅极插塞与位于隔离区的栅极结构相接触的方案相比，本实施例省去了栅极结构110位于隔离区的部分，有利于节省芯片的面积，从而实现芯片尺寸的进一步缩小。
本实施例中，源漏插塞13的顶部线宽尺寸大于底部线宽尺寸，栅极插塞140的顶部线宽尺寸大于底部线宽尺寸，即源漏插塞130和栅极插塞140中任一个的纵向截面形状为倒梯形，从而使得沟槽的顶部开口尺寸较小且沟槽的底部开口尺寸较大，密封介质层160的材料容易在开口处堆积，在未填充满沟槽时即可在沟槽的开口处实现密封，进而易于使密封介质层160密封沟槽顶部并围成空气隙165。源漏插塞130和栅极插塞140中任一个的侧壁和基底100表面的夹角α不宜过小，也不宜过大。如果所述夹角α过大，则容易导致密封介质层160无法密封沟槽的顶部并围成空气隙165；如果所述夹角α过小，则源漏插塞130和栅极插塞140容易相接触。为此，本实施例中，源漏插塞130和栅极插塞140中任一个的侧壁和基底100表面的夹角α为85度至88度。本实施例中，所述基底100表面指的是衬底101表面，即为水平面。
密封介质层160用于密封沟槽的顶部，从而形成位于源漏插塞130和栅极插塞140之间的空气隙165。密封介质层160还用于隔离源漏插塞130和栅极插塞140。密封介质层160的材料为绝缘材料，包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，密封介质层160的材料为氧化硅。氧化硅的硬度适当，有利于降低密封介质层160在后续制程中受损的概率，且氧化硅的介电常数适当，使得源漏插塞130和栅极结构110之间的电容较小。在其他实施例中，为了进一步减小源漏插塞和栅极结构之间的电容，密封介质层的材料还可以为低k介质材料(低k介质材料指相对介电常数大于或等于2.6且小于等于3.9的介质材料)或超低k介质材料(超低k介质材料指相对介电常数小于2.6的介质材料)。
本实施例中，密封介质层160还位于源漏插塞130和栅极插塞140侧部的基底100上。在半导体结构的形成过程中，源漏插塞130和栅极插塞140形成于层间介质层中，通过使密封介质层160位于源漏插塞130和栅极插塞140侧部的基底100上，从而能够采用无掩膜刻蚀的方式对层间介质层进行全局刻蚀，使源漏插塞130和栅极插塞140的相对侧壁、与基底100围成沟槽，随后形成密封沟槽的密封介质层160，因此，通过使密封介质层160位于所述源漏插塞130和栅极插塞140侧部的基底100上，在降低工艺复杂度的同时，节省光罩。
本实施例中，在半导体结构的形成过程中，对层间介质层进行全局刻蚀时，仅去除了部分厚度的层间介质层，因此，所述半导体结构还包括：层间介质层(图未示)，位于密封介质层160的底部和基底100之间。由前述记载可知，刻蚀层间介质层以形成沟槽后，再形成所述密封介质层，通过在密封介质层的底部和基底之间设置层间介质层，以减小对层间介质层的回刻蚀量，从而有利于减少工艺时间、降低工艺成本。作为一种示例，所述层间介质层的顶部低于所述鳍部102的顶部。需要说明的是，图2是沿鳍部102的延伸方向，且在所述鳍部102一侧位置处的剖面图，因此，图2中未示意出所述层间介质层。
还需要说明的是，层间介质层顶部至源漏插塞和栅极插塞中任一个的顶部的距离至少为15纳米，从而为空气隙的形成提供足够的空间，进而能够显著减小栅极结构和源漏插塞之间的电容。其中，为了能够减小对层间介质层的回刻蚀量，同时，使得减小栅极结构和源漏插塞之间的电容的效果较为显著，层间介质层顶部至源漏插塞和栅极插塞中任一个的顶部的距离为15纳米至95纳米。
本实施例中，所述密封介质层160露出栅极插塞140和源漏插塞130的顶部。通过使密封介质层160露出栅极插塞140和源漏插塞130的顶部，从而为后续形成与栅极插塞140和源漏插塞130实现电连接的金属互连线做准备。相应的，后续能够灵活选取金属层间介质层(inter metal dielectric，IMD)的材料，以满足半导体结构的性能需求。在其他实施例中，所述密封介质层也可以覆盖栅极插塞和源漏插塞的顶部，从而使得高于所述栅极插塞和源漏插塞顶部的密封介质层作为金属层间介质层，从而简化后段(BEOL)制程的工艺步骤。
本实施例中，所述半导体结构还包括：栅极盖帽层170，位于栅极插塞140露出的栅极结构110的顶部。由前述记载可知，在半导体结构的形成过程中，在刻蚀层间介质层以形成沟槽之后，再形成密封介质层，在刻蚀层间介质层的过程中，栅极盖帽层170用于保护栅极结构110的顶部，从而减少对栅极结构110的损伤。栅极盖帽层170的材料包括氮化钛和氮化钽中的一种或两种。栅极盖帽层170的耐刻蚀度较高，层间介质层与栅极盖帽层170具有较高的刻蚀选择比，因此，在刻蚀层间介质层以形成沟槽的过程中，栅极盖帽层170受损的概率较低，从而使得栅极盖帽层170对栅极结构110顶部的保护效果较佳。作为一种示例，所述栅极盖帽层170的材料为氮化钛。
栅极盖帽层170的厚度不宜过小，也不宜过大。如果栅极盖帽层170的厚度过小，则相应会降低栅极盖帽层170对栅极结构110顶部的保护效果；在半导体结构的形成过程中，通常在去除部分高度的栅极结构110后，在剩余栅极结构110顶部形成栅极盖帽层170，如果栅极盖帽层170的厚度过大，相应导致半导体结构中的栅极结构110高度过小，从而降低栅极结构110对沟道的控制能力，进而降低半导体结构的性能。为此，本实施例中，栅极盖帽层170的厚度为3纳米至20纳米。例如为5纳米、7纳米、10纳米、15纳米或17纳米。
本实施例中，所述半导体结构还包括：阻挡层190，覆盖栅极插塞140和源漏插塞130的侧壁。具体地，阻挡层190位于栅极插塞140的侧壁和密封介质层160之间、以及栅极插塞140的侧壁和栅极盖帽层170之间，阻挡层190还位于源漏插塞130的侧壁和密封介质层160之间。所述阻挡层190用于降低源漏插塞130和栅极插塞140的材料中的易扩散离子向密封介质层160中扩散。本实施例中，所述阻挡层190的材料包括氮化钛和氮化钽中的一种或两种。
本实施例中，阻挡层190仅覆盖栅极插塞140和源漏插塞130的侧壁，从而使得源漏插塞130和源漏掺杂区120直接接触、栅极插塞140与栅极结构110直接接触，进而降低接触电阻。需要说明的是，在所述半导体结构的形成过程中，在回刻蚀层间介质层时，阻挡层190还能够对源漏插塞130和栅极插塞140的侧壁起到保护作用，从而降低源漏插塞130和栅极插塞140受损的概率。其中，阻挡层190的材料包括氮化钛和氮化钽中的一种或两种，层间介质层的材料与阻挡层190的材料之间具有较高的刻蚀选择比，因此，在回刻蚀层间介质层的过程中，阻挡层190受损的概率较低，从而使得阻挡层190对源漏插塞130和栅极插塞140的侧壁的保护效果较佳。
本实施例中，所述半导体结构还包括：侧墙结构180，覆盖栅极结构110的部分侧壁，侧墙结构180的顶部低于栅极结构110的顶部。侧墙结构180的材料的介电常数通常较大，因此，与侧墙结构完全覆盖栅极结构侧壁的方案相比，本实施例通过使所述侧墙结构180的顶部低于栅极结构110的顶部，有利于进一步减小栅极结构110和源漏插塞130之间的电容。具体地，所述侧墙结构180包括覆盖栅极结构110侧壁的侧墙层181、以及覆盖侧墙层181侧壁的接触孔刻蚀停止层(contact etch stop layer，CESL)182。
所述侧墙层181用于保护栅极结构110的侧壁，还用于定义源漏掺杂区120的形成区域。本实施例中，所述侧墙层181的材料包括氧化硅、氮化硅、碳化硅、氮氧化硅、氮化硼、氧化铝和氮化铝中的一种或多种。作为一种示例，所述侧墙层181的材料为氮化硅。氮化硅的致密度和耐刻蚀度较高，使得所述侧墙层181的保护效果得到保障。在半导体结构的形成过程中，在形成源漏插塞130之前，接触孔刻蚀停止层182还覆盖源漏掺杂区120；形成源漏插塞130时，源漏插塞130形成于源漏掺杂区120上方的源漏接触孔中，且源漏接触孔贯穿层间介质层和接触孔刻蚀停止层182。其中，在刻蚀层间介质层的步骤中，所述接触孔刻蚀停止层182用于定义刻蚀停止位置，从而降低对源漏掺杂区120造成过刻蚀的概率，完成对层间介质层的刻蚀后，再刻蚀源漏掺杂区120上方的接触孔刻蚀停止层182，以形成源漏接触孔。本实施例中，所述接触孔刻蚀停止层182的材料为氮化硅。
侧墙层181和接触孔刻蚀停止层182的材料的介电常数均较大，通过使侧墙层181和接触孔刻蚀停止层182的顶部均低于栅极结构110的顶部，使得减小栅极结构110和源漏插塞130之间的电容的效果较为显著。本实施例中，为了能够显著减小所述栅极结构110和源漏插塞130之间的电容，侧墙结构180顶部至栅极结构110顶部的距离至少为5纳米。但是，在半导体结构的形成过程中，通过对侧墙结构180进行刻蚀的方式，降低所述侧墙结构180的高度，因此，增大所述侧墙结构180顶部至栅极结构110顶部的距离，相应会增加刻蚀侧墙结构180所需的时间和成本。因此，本实施例中，为了能够减小减少刻蚀所述侧墙结构180所需的时间和成本，同时，使得减小所述栅极结构110和源漏插塞130之间的电容的效果较为显著，所述侧墙结构180顶部至所述栅极结构110顶部的距离为5纳米至20纳米。作为一种示例，所述侧墙结构180顶部和鳍部102顶部相齐平。需要说明的是，在其他实施例中，所述半导体结构中也可以不含有侧墙结构。例如，在半导体结构的形成过程中，根据侧墙结构初始高度以及对侧墙结构的刻蚀量，侧墙结构被完全去除。
图3至图14是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图3至图6，提供基底200，基底200上形成有栅极结构210，栅极结构210两侧的基底200内形成有源漏掺杂区220，栅极结构210侧部的基底200上形成有层间介质层300，层间介质层300覆盖栅极结构210的顶部。
所述基底200用于为半导体结构的形成提供工艺平台。本实施例中，以所述基底200用于形成鳍式场效应晶体管为例，基底200包括衬底201以及凸出于衬底201的鳍部202。在其他实施例中，所述基底用于形成平面型场效应晶体管，基底相应为平面型衬底。本实施例中，衬底201为硅衬底。在另一些实施例中，衬底还可以为其他材料类型的衬底。例如述衬底的材料可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。本实施例中，鳍部202和衬底201为一体结构，鳍部202的材料为硅。本实施例中，基底200包括有源区，所述有源区用于形成所述晶体管。需要说明的是，图3至图6均为沿鳍部202的延伸方向，且在所述鳍部202一侧位置处的剖面图。
所述栅极结构210用于控制晶体管的沟道的开启或关断。本实施例中，所述栅极结构210为金属栅极结构，包括高k栅介质层(图未示)、位于高k栅介质层上的功函数层(图未示)、以及位于功函数层上的栅电极层(图未示)。高k栅介质层的材料为高k介质材料，其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介电材料。作为一种示例，高k栅介质层的材料为HfO2。功函数层用于调节所形成晶体管的阈值电压。当形成PMOS晶体管时，功函数层为P型功函数层；当形成NMOS晶体管时，功函数层为N型功函数层。栅电极层用于将栅极结构110的电性引出。本实施例中，栅电极层的材料为Al、Cu、Ag、Au、Pt、Ni、Ti或W。在其他实施例中，根据工艺需求，所述栅极结构也可以为多晶硅栅结构。
源漏掺杂区220形成于有源区的基底200中。作为一种示例，源漏掺杂区220形成于栅极结构210两侧的鳍部202中。本实施例中，源漏掺杂区220通过外延工艺形成，包括掺杂有离子的外延层。当形成NMOS晶体管时，外延层的材料为Si或SiC，外延层中的掺杂离子为N型离子。当形成PMOS晶体管时，外延层的材料为Si或SiGe，外延层中的掺杂离子为P型离子。
层间介质层300用于隔离相邻器件。层间介质层300的材料为绝缘材料，包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述层间介质层300的材料为氧化硅。
本实施例中，所述栅极结构210采用后形成高k栅介质层后形成栅电极层(high klast metal gate last)的工艺形成，因此，结合参考图3，在形成所述层间介质层300之前，所述栅极结构210侧部的基底200上形成有底部介质层310，所述底部介质层310覆盖所述栅极结构210的侧壁。
具体地，在形成栅极结构210之前，所述形成方法还包括：在所述基底100上形成伪栅结构(dummy gate)。所述伪栅结构用于为所述栅极结构210的形成占据空间位置。相应的，在伪栅结构两侧的基底200中形成源漏掺杂区220，形成所述漏掺杂区220之后，在所述伪栅结构侧部的基底200上形成所述底部介质层310；去除所述伪栅结构，在所述底部介质层310中形成栅极开口。
栅极结构210相应形成于栅极开口中，所述栅极结构210顶部和底部介质层310顶部相齐平。具体地，高k栅介质层保形覆盖栅极开口的底部和侧壁，功函数层保形覆盖高k栅介质层，栅电极层填充于栅极开口中并覆盖功函数层。
结合参考图3，本实施例中，所述栅极结构210的侧壁形成有侧墙结构280。
具体地，所述侧墙结构280包括覆盖所栅极结构210侧壁的侧墙层281、以及覆盖侧墙层281侧壁的接触孔刻蚀停止层282。所述侧墙层281用于保护栅极结构210的侧壁，还用于定义源漏掺杂区220的形成区域。本实施例中，侧墙层281的材料包括氧化硅、氮化硅、碳化硅、氮氧化硅、氮化硼、氧化铝和氮化铝中的一种或多种。作为一种示例，所述侧墙层281的材料为氮化硅。
接触孔刻蚀停止层281不仅覆盖侧墙层281的侧壁，还覆盖源漏掺杂区220和基底200。后续形成贯穿源漏掺杂区220顶部上方的层间介质层300、且与源漏掺杂区220相连的源漏插塞的过程中，在刻蚀层间介质层300时，接触孔刻蚀停止层282用于定义刻蚀停止位置，从而降低对源漏掺杂区220造成过刻蚀的概率。本实施例中，接触孔刻蚀停止层282的材料为氮化硅。
结合参考图4和图5，本实施例中，所述栅极结构210的顶部形成有栅极盖帽层330(如图5所示)。
后续形成贯穿源漏掺杂区220顶部上方的层间介质层300、且与源漏掺杂区220相连的源漏插塞、以及贯穿栅极结构210顶部上方的层间介质层300、且与栅极结构210相连的栅极插塞之后，还包括：刻蚀源漏插塞和栅极插塞之间的层间介质层300，使所述源漏插塞和栅极插塞的相对侧壁、与所述基底200围成沟槽，在后续刻蚀所述层间介质层300的过程中，所述栅极盖帽层330用于保护所述栅极结构210的顶部，从而减少对栅极结构210的损伤。
所述栅极盖帽层330的材料包括氮化钛和氮化钽中的一种或两种。所述栅极盖帽层330的耐刻蚀度较高，所述层间介质层320与栅极盖帽层330具有较高的刻蚀选择比，因此，后续刻蚀层间介质层300以形成沟槽的过程中，所述栅极盖帽层330受损的概率较低，从而使得所述栅极盖帽层330对栅极结构210顶部的保护效果较佳。作为一种示例，所述栅极盖帽层330的材料为氮化钛。
结合参考图4，在形成所述层间介质层300之前，所述形成方法还包括：去除部分高度的所述栅极结构200，在所述底部介质层310中形成第一凹槽315。
第一凹槽315用于为栅极盖帽层330的形成提供空间位置。本实施例中，通过刻蚀栅极结构200的方式去除部分高度的栅极结构200。栅极结构200和其他膜层(例如底部介质层310)的刻蚀选择比较大，可以采用无掩膜的方式刻蚀栅极结构200，形成第一凹槽315，相应的，通过在第一凹槽315中形成栅极盖帽层330，能够节省光罩，从而降低工艺成本。而且，栅极盖帽层330的顶部和底部介质层310的顶部齐平，有利于提高层间介质层的顶面平坦度。此外，栅极盖帽层330形成于第一凹槽315中，使得栅极结构200的顶部和侧壁被完全包覆，在后续刻蚀层间介质层300的过程中，进一步降低栅极结构210受损的概率。本实施例中，采用各向异性的刻蚀工艺刻蚀部分厚度的栅极结构200，形成第一凹槽315。各向异性的刻蚀工艺的纵向刻蚀速率大于其横向刻蚀速率，有利于提高第一凹槽315的侧壁形貌质量，且有利于精确控制对栅极结构200的刻蚀量。
需要说明的是，第一凹槽315的深度不宜过小，也不宜过大。如果第一凹槽315的深度过小，则相应会降低栅极盖帽层对栅极结构210顶部的保护效果；如果第一凹槽315的深度过大，则相应导致栅极结构210的剩余高度过小，从而降低栅极结构210对沟道的控制能力，进而降低半导体结构的性能。为此，本实施例中，所述第一凹槽315的深度为3纳米至20纳米。例如，所述第一凹槽315的深度为5纳米、7纳米、10纳米、15纳米或17纳米。
相应的，结合参考图5，在第一凹槽315中形成栅极盖帽层330。具体地，形成栅极盖帽层330的步骤包括：在第一凹槽315中填充栅极盖帽材料层，栅极盖帽材料层还覆盖底部介质层310顶部；以底部介质层310的顶部作为停止位置，对栅极盖帽材料层进行平坦化处理，保留第一凹槽315中的剩余栅极盖帽材料层作为栅极盖帽层330。作为一种示例，采用化学机械研磨工艺，对栅极盖帽材料层进行平坦化处理。
结合参考图6，形成所述层间介质层200的步骤相应包括：形成覆盖所述栅极结构210和底部介质层310的顶部介质层320，所述顶部介质层320和底部介质层310用于构成所述层间介质层300。
结合参考图7和图8，形成贯穿源漏掺杂区220顶部上方的层间介质层300、且与源漏掺杂区220相连的源漏插塞230(如图8所示)、以及贯穿栅极结构210顶部上方的层间介质层300、且与栅极结构210相连的栅极插塞240(如图8所示)，栅极插塞240的侧壁与源漏插塞230的侧壁相对设置。
源漏插塞230用于实现源漏掺杂区220与外部电路或其他互连结构之间的电连接，栅极插塞240用于实现栅极结构210与外部电路或其他互连结构之间的电连接。在形成源漏插塞230和栅极插塞240之前，未在栅极结构210的侧壁和层间介质层300之间形成空气侧墙，因此在形成源漏插塞230或栅极插塞240的过程中，降低了源漏插塞230或栅极插塞240的材料填充至栅极结构210的侧壁位置处的概率，从而降低源漏掺杂区220和栅极结构210之间发生短接的概率。
本实施例中，栅极插塞240与源漏插塞230的侧壁相对设置，因此，栅极插塞240形成于有源区的栅极结构110上方，栅极插塞240即为有源栅极接触插塞，与栅极插塞与位于隔离区的栅极结构相接触的方案相比，本实施例省去了栅极结构210位于隔离区的部分，有利于节省芯片的面积，从而实现芯片尺寸的进一步缩小。
本实施例中，源漏插塞230的顶部线宽尺寸大于底部线宽尺寸，栅极插塞240的顶部线宽尺寸大于底部线宽尺寸，即源漏插塞230和栅极插塞240的纵向截面形状均为倒梯形。相应的，后续形成沟槽后，使得沟槽的顶部开口尺寸较小且沟槽的底部开口尺寸较大，密封介质层的材料容易在开口处堆积，在未填充满沟槽时即可在沟槽的开口处实现密封，进而易于使密封介质层密封沟槽的顶部。源漏插塞230和栅极插塞240中任一个的侧壁和基底200表面的夹角α不宜过小，也不宜过大。如果所述夹角α过大，则容易导致后续密封介质层无法密封所述沟槽的顶部并围成空气隙；如果所述夹角α过小，则源漏插塞230和栅极插塞240容易相接触。为此，本实施例中，源漏插塞230和栅极插塞240中任一个的侧壁和基底100表面的夹角α为85度至88度。本实施例中，所述基底200表面指的是衬底201表面，即为水平面。
具体地，形成源漏插塞230的步骤包括：如图7所示，依次刻蚀栅极结构210两侧的层间介质层300和接触孔刻蚀停止层282，形成露出源漏掺杂区220的源漏接触孔235；如图8所示，填充源漏接触孔235，形成位于源漏接触孔235中的源漏插塞230。本实施例中，源漏插塞230的材料为钨。在其他实施例中，源漏插塞的材料还可以为钌或钴等导电材料。具体地，形成栅极插塞240的步骤包括：如图7所示，依次刻蚀栅极结构210顶部上方的层间介质层300和栅极盖帽层330，形成露出栅极结构210顶部的栅极接触孔245；如图8所示，填充栅极接触孔245，形成位于栅极接触孔245中的栅极插塞240。本实施例中，栅极插塞240的材料为钨。在其他实施例中，栅极插塞的材料还可以为钌或钴等导电材料。源漏插塞230的顶部线宽尺寸大于底部线宽尺寸，栅极插塞240的顶部线宽尺寸大于底部线宽尺寸，因此，源漏接触孔235的顶部线宽尺寸大于底部线宽尺寸，栅极接触孔245的顶部线宽尺寸大于底部线宽尺寸，且通过刻蚀工艺，易于使源漏接触孔235和栅极接触孔245的线宽尺寸满足上述条件。
本实施例中，在形成源漏接触孔235和栅极接触孔245后，在同一步骤中，形成源漏插塞230和栅极插塞240。
需要说明的是，形成源漏接触孔235和栅极接触孔245后，形成源漏插塞230和栅极插塞240之前，所述形成方法还包括：在源漏接触孔235和栅极接触孔245的侧壁形成阻挡层340。
通过阻挡层340，从而降低源漏插塞230和栅极插塞240的材料中的易扩散离子向层间介质层300中扩散，在后续刻蚀源漏插塞230和栅极插塞240之间的层间介质层300，以形成沟槽的过程中，阻挡层340还能够对源漏插塞230和栅极插塞240的侧壁起到保护作用，从而降低源漏插塞230和栅极插塞240受损的概率。本实施例中，阻挡层340的材料包括氮化钛和氮化钽中的一种或两种，所述层间介质层的材料与阻挡层340的材料之间具有较高的刻蚀选择比，在回刻蚀所述层间介质层的过程中，所述阻挡层340受损的概率较低。
具体地，形成阻挡层340的步骤包括：形成保形覆盖源漏接触孔235的底部和侧壁、栅极接触孔245的底部和侧壁、以及层间介质层300顶部的阻挡材料层；去除位于层间介质层300顶部、源漏接触孔235底部、栅极接触孔245底部的阻挡材料层，保留位于源漏接触孔235侧壁和栅极接触孔245侧壁的剩余阻挡材料层作为阻挡层340。通过去除位于源漏接触孔235底部和栅极接触孔245底部的阻挡材料层，使得源漏插塞230和源漏掺杂区220直接接触、栅极插塞240与栅极结构210直接接触，从而降低接触电阻。
结合参考图9和图10，形成源漏插塞230和栅极插塞240后，还包括：在源漏插塞230和栅极插塞240的顶部形成插塞盖帽层350(如图10所示)。
在后续刻蚀层间介质层300以形成沟槽的过程中，插塞盖帽层350用于对源漏插塞230和栅极插塞240的顶部起到保护作用，降低源漏插塞230和栅极插塞240受损的概率。具体地，形成插塞盖帽层350的步骤包括：如图9所示，去除部分高度的源漏插塞230和栅极插塞240，在层间介质层300中形成第二凹槽355；如图10所示，在第二凹槽325中形成插塞盖帽层350。第二凹槽355用于为插塞盖帽层350的形成提供空间位置。
通过刻蚀源漏插塞230和栅极插塞240的方式，去除部分高度的源漏插塞230和栅极插塞240。其中，源漏插塞230和栅极插塞240与层间介质层300的刻蚀选择比较大，因此可以采用无掩膜的方式刻蚀源漏插塞230和栅极插塞240，形成第二凹槽355，相应的，通过在第二凹槽355中形成插塞盖帽层350，能够节省光罩，降低工艺成本，而且，这使得源漏插塞230和栅极插塞240的顶部以及侧壁被完全包覆，进一步降低源漏插塞230和栅极插塞240受损的概率。本实施例中，采用各向异性的刻蚀工艺，刻蚀部分高度的源漏插塞230和栅极插塞240，形成第二凹槽355。各向异性的刻蚀工艺的纵向刻蚀速率大于其横向刻蚀速率，从而有利于提高第二凹槽355的侧壁形貌质量，且有利于精确控制对源漏插塞230和栅极插塞240的刻蚀量。
需要说明的是，第二凹槽355的深度不宜过小，也不宜过大。如果第二凹槽355的深度过小，相应导致插塞盖帽层350的厚度过小，从而容易降低插塞盖帽层350对源漏插塞230和栅极插塞240的保护效果；如果第二凹槽355的深度过大，则相应导致源漏插塞230和栅极插塞240的剩余高度过小，从而影响源漏插塞230和栅极插塞240的阻值，进而影响半导体结构的性能。为此，本实施例中，第二凹槽355的深度为5纳米至20纳米。
本实施例中，在第二凹槽355中形成插塞盖帽层350的步骤包括：在第二凹槽355中形成插塞盖帽材料层，插塞盖帽材料层还覆盖层间介质层300顶部；以层间介质层300的顶部作为停止位置，对插塞盖帽材料层进行平坦化处理，保留第二凹槽355中的插塞盖帽材料层作为插塞盖帽层350。作为一种示例，采用化学机械研磨工艺，对插塞盖帽材料层进行平坦化处理。本实施例中，插塞盖帽层350的材料包括氮化钛和氮化钽中的一种或两种。层间介质层300与插塞盖帽层350具有较高的刻蚀选择比，因此，后续刻蚀层间介质层300以形成沟槽的过程中，插塞盖帽层350受损的概率较低，从而使得插塞盖帽层350对源漏插塞230和栅极插塞240的顶部的保护效果较佳。
参考图11，刻蚀源漏插塞230和栅极插塞240之间的层间介质层300，使所述源漏插塞230和栅极插塞240的相对侧壁、与所述基底200围成沟槽290。
沟槽290用于为后续形成密封介质层提供空间位置。具体地，后续通过密封层密封沟槽290的顶部，以形成空气隙。也就是说，通过沟槽290，从而为后续形成位于源漏插塞230和栅极插塞240之间的空气隙做准备。
具体地，刻蚀源漏插塞230和栅极插塞240之间的层间介质层300的步骤包括：利用刻蚀工艺对层间介质层300进行减薄处理，去除部分厚度的所述层间介质层300。层间介质层300与其他膜层的刻蚀选择比较高，通过利用刻蚀工艺对层间介质层300进行减薄处理，从而能够采用无掩膜刻蚀的方式刻蚀层间介质层300，因此，形成沟槽290的制程无需采用光罩，相应降低了工艺成本，且通过对层间介质层300进行全局刻蚀，工艺可行性更高。本实施例中，源漏插塞230和栅极插塞240之间的间隔通常较小，因此采用各向同性的刻蚀工艺刻蚀层间介质层300，从而有利于将源漏插塞230和栅极插塞240之间的层间介质层300去除干净，同时，易于提高层间介质层300与其他膜层之间的刻蚀选择比。具体地，采用远程等离子体(remote plasma)刻蚀工艺，刻蚀层间介质层300。远程等离子体蚀刻工艺具有各向同性的刻蚀特性，且远程等离子体刻蚀工艺也具有较好的刻蚀选择性，从而在刻蚀的过程中，减小对其他膜层的损耗。其中，远程等离子体蚀刻工艺的原理是在刻蚀腔室外部形成等离子体(例如，通过远程等离子体发生器产生等离子体)，然后引入刻蚀腔室中并利用等离子体与被刻蚀层的化学反应进行蚀刻，因而可以实现各向同性的刻蚀效果，且因为没有离子轰击，因而对其他膜层的损伤小。
以基底200的表面法线方向作为纵向，刻蚀层间介质层300的步骤中，对层间介质层300的纵向刻蚀量不宜过小。如果对层间介质层300的纵向刻蚀量不宜过小，则难以为空气隙的形成提供足够的空间，即后续难以在源漏插塞230和栅极插塞240之间形成空气隙，进而导致难以减小栅极结构210和源漏插塞230之间的电容。为此，本实施例中，对层间介质层300的纵向刻蚀量至少为20纳米。其中，对层间介质层300的纵向刻蚀量越大，所需的工艺时间和成本也相应越大，因此为了能够减少工艺时间、降低工艺成本，同时使得减小栅极结构210和源漏插塞230之间的电容的效果较为显著，对层间介质层300的纵向刻蚀量为20纳米至100纳米。在其他实施例中，根据层间介质层的初始厚度、以及纵向刻蚀量，刻蚀层间介质层后，层间介质层完全被去除。本实施例中，刻蚀层间介质层300后，沟槽290底部露出侧墙结构280顶部。
结合参考图12，所述形成方法还包括：刻蚀沟槽290露出的侧墙结构280，减小侧墙结构280的高度。
侧墙结构280的材料的介电常数较大，因此，通过降低侧墙结构280的高度，从而有利于进一步减小栅极结构210和源漏插塞230之间的电容。本实施例中，侧墙层281和接触孔刻蚀停止层282的材料的介电常数均较大，通过使侧墙层281和接触孔刻蚀停止层282的顶部均低于栅极结构210的顶部，使得减小栅极结构210和源漏插塞230之间的电容的效果较为显著。
本实施例中，所述沟槽290的空间通常较小，因此，采用各向同性的刻蚀工艺，刻蚀所述沟槽290露出的所述侧墙结构280，从而易于通过所述沟槽290对所述侧墙结构280进行刻蚀，同时，易于提高所述侧墙结构280与其他膜层之间的刻蚀选择比。本实施例中，采用远程等离子体刻蚀工艺，刻蚀所述侧墙结构280，从而在刻蚀的过程中，减小对其他膜层的损伤。
需要说明的是，刻蚀所述沟槽290露出的所述侧墙结构280的步骤中，所述侧墙结构280的高度减小量不宜过小，否则难以起到进一步减小栅极结构110和源漏插塞130之间的电容的效果。为此，所述侧墙结构280的高度减小量至少为5纳米。但是，增大对所述侧墙结构280的刻蚀量，相应会增加刻蚀所述侧墙结构280所需的时间和成本，且容易导致源漏掺杂区220受损。因此，综合上述几个方面，所述侧墙结构280的高度减小量为5纳米至40纳米。例如为10纳米、15纳米、20纳米、25纳米、30纳米或35纳米。作为一种示例，去除部分高度的所述侧墙结构280后，剩余侧墙结构280顶部和鳍部202顶部相齐平。需要说明的是，在其他实施例中，根据所述侧墙结构的初始高度和刻蚀量，也可以去除全部高度的所述侧墙结构。
结合参考图13和图14，在沟槽290(如图12所示)中形成密封介质层260(如图14所示)，密封介质层260密封沟槽290的顶部，且沟槽290中的密封介质层260中形成有空气隙265。密封介质层260用于密封沟槽290的顶部，从而形成位于源漏插塞230和栅极插塞240之间的空气隙265。密封介质层260还用于隔离源漏插塞230和栅极插塞240。
本实施例中，通过形成沟槽290，并利用密封介质层260密封沟槽290的顶部，以形成空气隙265，使得源漏插塞230和栅极插塞240之间形成有空气隙265，从而减小了栅极结构210和源漏插塞230之间的电容。而且，在形成源漏插塞230和栅极插塞240之前，未在栅极结构210的侧壁和层间介质层300之间形成空气侧墙，因此，在形成源漏插塞230或栅极插塞240的过程中，降低了源漏插塞230或栅极插塞240的材料填充至栅极结构210的侧壁位置处的概率，从而降低了源漏掺杂区220和栅极结构210之间发生短接的概率。综上，本实施例在形成源漏插塞230和栅极插塞240之后，在源漏插塞230和栅极插塞240之间形成空气隙265，不仅降低了源漏掺杂区220和栅极结构210之间发生短接的概率，且能够减小栅极结构210和源漏插塞230之间的电容，从而提高了半导体结构的性能，例如，改善半导体结构的交流性能。
本实施例中，利用刻蚀工艺对层间介质层300进行减薄处理，以形成沟槽290，因此，在沟槽290中形成密封介质层260的步骤中，密封介质层260还形成于源漏插塞230和栅极插塞240侧部的剩余层间介质层300上。具体地，形成密封介质层260的步骤包括：如图13所示，形成覆盖栅极插塞240和源漏插塞230的密封介质材料层261，密封介质材料层261还形成于沟槽290中，并密封沟槽290顶部，形成空气隙265，空气隙265的顶部低于栅极插塞240和源漏插塞230的顶部；如图14所示，对密封介质材料层261进行平坦化处理，形成露出所述栅极插塞240顶面和源漏插塞230顶面的密封介质层260。
本实施例中，采用化学气相沉积工艺形成密封介质材料层261。通过采用采用化学气相沉积工艺，易于使密封介质材料层261在未完全填充满沟槽290的情况下在沟槽290顶部提前封口，形成空气隙265。且化学气相沉积工艺的沉积温度较低，有利于减小对晶体管性能的影响。在其他实施例中，为了使密封介质层能够密封沟槽的顶部并在沟槽形成空气隙，还可以采用炉管工艺形成密封介质材料层。本实施例中，采用化学机械研磨工艺对密封介质材料层261进行平坦化处理。密封介质层260露出源漏插塞230和栅极插塞240的顶面，因此在对密封介质材料层261进行平坦化处理的过程中，还去除插塞盖帽层350(如图13所示)。通过使密封介质层260露出栅极插塞240和源漏插塞230的顶面，从而为后续形成与栅极插塞240和源漏插塞230实现电连接的金属互连线做准备；相应的，后续能够灵活选取金属层间介质层的材料，以满足半导体结构的性能需求。在其他实施例中，密封介质层也可以覆盖栅极插塞和源漏插塞的顶部，从而使得高于栅极插塞和源漏插塞顶部的密封介质层作为金属层间介质层，简化后段制程的工艺步骤。相应的，插塞盖帽层也可以被保留。
密封介质层260的材料为绝缘材料，包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，密封介质层260的材料为氧化硅。氧化硅的硬度适当，有利于降低密封介质层260在后续制程中受损的概率，氧化硅的介电常数适当，使得源漏插塞230和栅极结构210之间的电容较小。在其他实施例中，为了进一步减小源漏插塞和栅极结构之间的电容，所述密封介质层的材料还可以为低k介质材料或超低k介质材料。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (31)

1.一种半导体结构，其特征在于，包括：
基底；
栅极结构，位于所述基底上；
源漏掺杂区，位于所述栅极结构两侧的基底内；
源漏插塞，位于所述源漏掺杂区的顶部且与所述源漏掺杂区相连；
栅极插塞，位于所述栅极结构的顶部且与所述栅极结构相连，所述栅极插塞与所述源漏插塞的侧壁相对设置，且所述源漏插塞和栅极插塞的相对侧壁、与所述基底围成沟槽；
密封介质层，位于所述沟槽中且密封所述沟槽的顶部，所述沟槽中的密封介质层中具有空气隙。
2.如权利要求1所述的半导体结构，其特征在于，所述密封介质层还位于所述源漏插塞和栅极插塞侧部的基底上。
3.如权利要求2所述的半导体结构，其特征在于，所述半导体结构还包括：层间介质层，位于所述密封介质层的底部和基底之间。
4.如权利要求3所述的半导体结构，其特征在于，所述层间介质层顶部至所述源漏插塞和栅极插塞中任一个的顶部的距离为15纳米至95纳米。
5.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：栅极盖帽层，位于所述栅极插塞露出的栅极结构顶部。
6.如权利要求5所述的半导体结构，其特征在于，所述栅极盖帽层的厚度为3纳米至20纳米。
7.如权利要求5所述的半导体结构，其特征在于，所述栅极盖帽层的材料包括氮化钛和氮化钽中的一种或两种。
8.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：侧墙结构，覆盖所述栅极结构的部分侧壁，所述侧墙结构的顶部低于所述栅极结构的顶部。
9.如权利要求8所述的半导体结构，其特征在于，所述侧墙结构包括覆盖所述栅极结构侧壁的侧墙层、以及覆盖所述侧墙层侧壁的接触孔刻蚀停止层。
10.如权利要求8所述的半导体结构，其特征在于，所述侧墙结构顶部至所述栅极结构顶部的距离为5纳米至20纳米。
11.如权利要求1所述的半导体结构，其特征在于，所述密封介质层的材料包括氧化硅、低k介质材料或超低k介质材料。
12.如权利要求1所述的半导体结构，其特征在于，所述源漏插塞的顶部线宽尺寸大于底部线宽尺寸，所述栅极插塞的顶部线宽尺寸大于底部线宽尺寸。
13.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上形成有栅极结构，所述栅极结构两侧的基底内形成有源漏掺杂区，所述栅极结构侧部的基底上形成有层间介质层，所述层间介质层覆盖所述栅极结构的顶部；
形成贯穿所述源漏掺杂区顶部上方的层间介质层、且与所述源漏掺杂区相连的源漏插塞、以及贯穿所述栅极结构顶部上方的层间介质层、且与所述栅极结构相连的栅极插塞，所述栅极插塞与所述源漏插塞的侧壁相对设置；
刻蚀所述源漏插塞和栅极插塞之间的层间介质层，使所述源漏插塞和栅极插塞的相对侧壁、与所述基底围成沟槽；
在所述沟槽中形成密封介质层，所述密封介质层密封所述沟槽的顶部，且所述沟槽中的密封介质层中形成有空气隙。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤中，所述栅极结构的顶部形成有栅极盖帽层。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，在形成所述层间介质层之前，所述栅极结构侧部的基底上形成有底部介质层，所述底部介质层覆盖所述栅极结构的侧壁；在形成所述层间介质层之前，所述形成方法还包括：去除部分高度的所述栅极结构，在所述底部介质层中形成第一凹槽；在所述第一凹槽中形成所述栅极盖帽层；形成所述层间介质层的步骤包括：形成覆盖所述栅极盖帽层和底部介质层的顶部介质层，所述顶部介质层和底部介质层用于构成层间介质层。
16.如权利要求15所述的半导体结构的形成方法，其特征在于，形成所述第一凹槽的步骤中，所述第一凹槽的深度为3纳米至20纳米。
17.如权利要求13所述的半导体结构的形成方法，其特征在于，形成所述源漏插塞和栅极插塞后，形成所述沟槽之前，所述形成方法还包括：在所述源漏插塞和栅极插塞的顶部形成插塞盖帽层。
18.如权利要求17所述的半导体结构的形成方法，其特征在于，形成所述插塞盖帽层的步骤包括：去除部分高度的所述源漏插塞和栅极插塞，在所述层间介质层中形成第二凹槽；在所述第二凹槽中形成插塞盖帽层。
19.如权利要求18所述的半导体结构的形成方法，其特征在于，形成所述第二凹槽的步骤中，所述第二凹槽的深度为5纳米至20纳米。
20.如权利要求17所述的半导体结构的形成方法，其特征在于，所述插塞盖帽层的材料包括氮化钛和氮化钽中的一种或两种。
21.如权利要求13所述的半导体结构的形成方法，其特征在于，刻蚀所述源漏插塞和栅极插塞之间的层间介质层的步骤包括：利用刻蚀工艺对所述层间介质层进行减薄处理，去除部分厚度的所述层间介质层；在所述沟槽中形成密封介质层的步骤中，所述密封介质层还形成于所述源漏插塞和栅极插塞侧部的剩余所述层间介质层上。
22.如权利要求13或21所述的半导体结构的形成方法，其特征在于，刻蚀所述层间介质层的步骤中，对所述层间介质层的纵向刻蚀量为20纳米至100纳米。
23.如权利要求13所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤中，所述栅极结构的侧壁形成有侧墙结构；形成所述沟槽的步骤中，所述沟槽底部露出所述侧墙结构的顶部；在所述沟槽中形成密封介质层之前，所述形成方法还包括：刻蚀所述沟槽露出的所述侧墙结构，用于减小所述侧墙结构的高度。
24.如权利要求23所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤中，所述侧墙结构包括覆盖所述栅极结构侧壁的侧墙层、以及覆盖所述侧墙层侧壁的接触孔刻蚀停止层。
25.如权利要求23所述的半导体结构的形成方法，其特征在于，采用各向同性的刻蚀工艺，刻蚀所述沟槽露出的所述侧墙结构。
26.如权利要求23所述的半导体结构的形成方法，其特征在于，刻蚀所述侧墙结构的步骤中，所述侧墙结构的高度减小量为5纳米至40纳米。
27.如权利要求13所述的半导体结构的形成方法，其特征在于，采用各向同性的刻蚀工艺，刻蚀所述层间介质层。
28.如权利要求25或27所述的半导体结构的形成方法，其特征在于，所述各向同性的刻蚀工艺包括远程等离子体刻蚀工艺。
29.如权利要求13所述的半导体结构的形成方法，其特征在于，形成所述源漏插塞和栅极插塞的步骤中，所述源漏插塞的顶部线宽尺寸大于底部线宽尺寸，所述栅极插塞的顶部线宽尺寸大于底部线宽尺寸。
30.如权利要求13所述的半导体结构的形成方法，其特征在于，形成所述密封介质层的步骤包括：形成覆盖所述栅极插塞和源漏插塞的密封介质材料层，所述密封介质材料层还形成于所述沟槽中，并密封所述沟槽顶部，形成空气隙，所述空气隙的顶部低于所述栅极插塞和源漏插塞的顶部；对所述密封介质材料层进行平坦化处理，形成露出所述栅极插塞顶面和源漏插塞顶面的密封介质层。
31.如权利要求13所述的半导体结构的形成方法，其特征在于，形成所述密封介质层的工艺包括化学气相沉积工艺或炉管工艺。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220406930A1 (en) * 2021-06-21 2022-12-22 Infineon Technologies Austria Ag Power semiconductor device having low-k dielectric gaps between adjacent metal contacts
US11777026B2 (en) * 2021-06-21 2023-10-03 Infineon Technologies Austria Ag Power semiconductor device having low-k dielectric gaps between adjacent metal contacts

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