CN117253846A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，方法包括：在开口中形成第一源漏插塞，第一源漏插塞露出第一纵向保护层的部分侧壁，且第一源漏插塞与源漏掺杂层电连接；去除第一源漏插塞露出的第一纵向保护层、以及与露出的第一纵向保护层相接触的部分宽度的第一牺牲层，使开口剩余空间的横向尺寸大于第一源漏插塞的横向尺寸，横向垂直栅极结构的延伸方向；在开口的剩余空间中形成第二源漏插塞，第二源漏插塞与第一源漏插塞相电连接；使第二源漏插塞与第一源漏插塞组合构成的插塞结构的空间位置变大，相应的，使所述插塞结构的整体电阻率降低，进而提高了所述半导体结构的性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着集成电路制造技术的不断发展，人们对集成电路的集成度和性能的要求变得越来越高。为了提高集成度，降低成本，元器件的关键尺寸不断变小，集成电路内部的电路密度越来越大，这种发展使得晶圆表面无法提供足够的面积来制作所需要的互连线。
为了满足关键尺寸缩小过后的互连线所需，目前不同金属层或者金属层与基底的导通是通过互连结构实现的。互连结构包括互连线和形成于接触开口内的接触孔插塞。接触孔插塞与半导体器件相连接，互连线实现接触孔插塞之间的连接，从而构成电路。晶体管结构内的接触孔插塞包括位于栅极结构表面的栅极接触孔插塞，用于实现栅极结构与外部电路的连接，还包括位于源漏掺杂层表面的源漏接触孔插塞，用于实现源漏掺杂层与外部电路的连接。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，有利于提高半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构，包括：基底；栅极结构，位于所述基底上；源漏掺杂层，位于所述栅极结构两侧的基底中；刻蚀停止层，位于所述栅极结构的侧壁；源漏插塞，位于所述源漏掺杂层的顶部，且所述源漏插塞与所述源漏掺杂层电连接，所述源漏插塞包括第一源漏插塞以及位于所述第一源漏插塞顶部的第二源漏插塞，所述第二源漏插塞的横向尺寸大于所述第一源漏插塞的横向尺寸，所述横向垂直所述栅极结构的延伸方向；纵向保护层，位于所述源漏掺杂层的顶部且覆盖所述源漏插塞的侧壁，所述纵向保护层的侧壁、源漏掺杂层的顶部和刻蚀停止层的侧壁围成沟槽；第一层间介质层，位于所述栅极结构、源漏插塞和沟槽侧部的所述基底上，且覆盖所述栅极结构的顶部和侧壁，所述第一层间介质层的顶部与源漏插塞的顶部相齐平；密封层，位于所述第一层间介质层和源漏插塞的顶部，所述密封层密封所述沟槽，且所述刻蚀停止层、第一层间介质层、源漏掺杂层、纵向保护层和密封层围成的空气侧墙。
相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有栅极结构，所述栅极结构两侧的基底中形成有源漏掺杂层，所述栅极结构的侧壁和源漏掺杂层的顶部形成有刻蚀停止层，所述栅极结构侧部的基底上形成有第一层间介质层，所述第一层间介质层覆盖所述栅极结构侧壁的刻蚀停止层和栅极结构的顶部；形成贯穿相邻所述栅极结构之间的第一层间介质层和刻蚀停止层的开口，所述开口露出所述源漏掺杂层的顶部；在所述开口的侧壁形成第一牺牲层；在所述第一牺牲层的侧壁形成第一纵向保护层，所述第一纵向保护层露出所述源漏掺杂层的顶面；在所述开口中形成第一源漏插塞，所述第一源漏插塞露出所述第一纵向保护层的部分侧壁，且所述第一源漏插塞与所述源漏掺杂层电连接；去除所述第一源漏插塞露出的所述第一纵向保护层、以及与露出的所述第一纵向保护层相接触的部分宽度的第一牺牲层，使所述开口剩余空间的横向尺寸大于所述第一源漏插塞的横向尺寸，所述横向垂直所述栅极结构的延伸方向；在所述开口的剩余空间中形成第二源漏插塞，所述第二源漏插塞与所述第一源漏插塞相电连接；形成所述第二源漏插塞之后，去除所述第一牺牲层，形成由所述刻蚀停止层的侧壁、第一层间介质层的侧壁、源漏掺杂层的顶部和第一纵向保护层的侧壁围成的沟槽；形成覆盖所述第一层间介质层和第二源漏插塞顶部的密封层，所述密封层还密封所述沟槽的顶部，形成由所述刻蚀停止层、第一层间介质层、源漏掺杂层、第一纵向保护层和密封层围成的空气侧墙。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供一种半导体结构的形成方法，在所述开口中形成第一源漏插塞，所述第一源漏插塞露出所述第一纵向保护层的部分侧壁，且所述第一源漏插塞与所述源漏掺杂层电连接；形成所述第一源漏插塞之后，去除所述第一源漏插塞露出的所述第一纵向保护层、以及与露出的所述第一纵向保护层相接触的部分宽度的第一牺牲层，使所述开口剩余空间的横向尺寸大于所述第一源漏插塞的横向尺寸，所述横向垂直于所述栅极结构的延伸方向，相应的，后续在所述开口的剩余空间中形成的第二源漏插塞的横向尺寸大于所述第一源漏插塞的横向尺寸，从而使第二源漏插塞与第一源漏插塞组合构成的插塞结构的空间位置变大，相应的，使所述插塞结构的整体电阻率降低，进而提高了所述半导体结构的性能。
附图说明
图1是本发明半导体结构一实施例的结构示意图；
图2至图17是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前源漏插塞的整体电阻率较大，使所述源漏插塞的导电性能下降，为此，所述源漏插塞的性能仍有待提高。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有栅极结构，所述栅极结构两侧的基底中形成有源漏掺杂层，所述栅极结构的侧壁和源漏掺杂层的顶部形成有刻蚀停止层，所述栅极结构侧部的基底上形成有第一层间介质层，所述第一层间介质层覆盖所述栅极结构侧壁的刻蚀停止层和栅极结构的顶部；形成贯穿相邻所述栅极结构之间的第一层间介质层和刻蚀停止层的开口，所述开口露出所述源漏掺杂层的顶部；在所述开口的侧壁形成第一牺牲层；在所述第一牺牲层的侧壁形成第一纵向保护层，所述第一纵向保护层露出所述源漏掺杂层的顶面；在所述开口中形成第一源漏插塞，所述第一源漏插塞露出所述第一纵向保护层的部分侧壁，且所述第一源漏插塞与所述源漏掺杂层电连接；去除所述第一源漏插塞露出的所述第一纵向保护层、以及与露出的所述第一纵向保护层相接触的部分宽度的第一牺牲层，使所述开口剩余空间的横向尺寸大于所述第一源漏插塞的横向尺寸，所述横向垂直所述栅极结构的延伸方向；在所述开口的剩余空间中形成第二源漏插塞，所述第二源漏插塞与所述第一源漏插塞相电连接；形成所述第二源漏插塞之后，去除所述第一牺牲层，形成由所述刻蚀停止层的侧壁、第一层间介质层的侧壁、源漏掺杂层的顶部和第一纵向保护层的侧壁围成的沟槽；形成覆盖所述第一层间介质层和第二源漏插塞顶部的密封层，所述密封层还密封所述沟槽的顶部，形成由所述刻蚀停止层、第一层间介质层、源漏掺杂层、第一纵向保护层和密封层围成的空气侧墙。
本发明实施例提供的形成方法中，在所述开口中形成第一源漏插塞，所述第一源漏插塞露出所述第一纵向保护层的部分侧壁，且所述第一源漏插塞与所述源漏掺杂层电连接；形成所述第一源漏插塞之后，去除所述第一源漏插塞露出的所述第一纵向保护层、以及与露出的所述第一纵向保护层相接触的部分宽度的第一牺牲层，使所述开口剩余空间的横向尺寸大于所述第一源漏插塞的横向尺寸，所述横向垂直于所述栅极结构的延伸方向，相应的，后续在所述开口的剩余空间中形成的第二源漏插塞的横向尺寸大于所述第一源漏插塞的横向尺寸，从而使第二源漏插塞与第一源漏插塞组合构成的插塞结构的空间位置变大，相应的，使所述插塞结构的整体电阻率降低，进而提高了所述半导体结构的性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1是本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：基底；栅极结构207，位于所述基底上；源漏掺杂层206，位于所述栅极结构207两侧的基底中；刻蚀停止层204，位于所述栅极结构207的侧壁；源漏插塞260，位于所述源漏掺杂层206的顶部，且所述源漏插塞260与所述源漏掺杂层206电连接，所述源漏插塞260包括第一源漏插塞220以及位于所述第一源漏插塞220顶部的第二源漏插塞231，所述第二源漏插塞231的横向尺寸大于所述第一源漏插塞220的横向尺寸，所述横向垂直所述栅极结构207的延伸方向；纵向保护层261，位于所述源漏掺杂层206的顶部且覆盖所述源漏插塞260的侧壁，所述纵向保护层261的侧壁、源漏掺杂层206的顶部和刻蚀停止层204的侧壁围成沟槽；第一层间介质层，位于所述栅极结构207、源漏插塞260和沟槽侧部的所述基底上，且覆盖所述栅极结构207的顶部和侧壁，所述第一层间介质层的顶部与源漏插塞260的顶部相齐平；密封层233，位于所述第一层间介质层和源漏插塞260的顶部，所述密封层233密封所述沟槽，且所述刻蚀停止层204、第一层间介质层、源漏掺杂层206、纵向保护层261和密封层233围成的空气侧墙270。
本实施例中，所述第二源漏插塞231的横向尺寸大于所述第一源漏插塞220的横向尺寸，从而使第二源漏插塞231与第一源漏插塞220组合构成的源漏插塞260的空间位置变大，相应的，使所述源漏插塞260的整体电阻率降低，进而提高了所述半导体结构的性能。
本实施例中，所述基底用于形成鳍式场效应晶体管(FinFET)。所述基底包括衬底200以及凸出于衬底200的鳍部201。在其他实施例中，当基底用于形成平面型场效应晶体管时，基底相应为平面型衬底。
本实施例中，所述鳍部201的材料与所述衬底200的材料相同，均为硅。在其他实施例中，所述衬底200的材料还可以为锗、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
本实施例中，所述半导体结构还包括：隔离层202，位于所述鳍部201露出的衬底200上，所述隔离层202覆盖鳍部201的部分侧壁。
所述隔离层202用于隔离相邻器件。所述隔离层202的材料可以为氧化硅、氮化硅或氮氧化硅。本实施例中，所述隔离层202的材料为氧化硅。
所述源漏掺杂层206用于作为晶体管的源区和漏区。
当形成NMOS晶体管时，所述源漏掺杂层206包括掺杂有N型离子的应力层，所述应力层的材料为Si或SiC，所述应力层为NMOS晶体管的沟道区提供拉应力作用，从而有利于提高NMOS晶体管的载流子迁移率，其中，所述N型离子为P离子、As离子或Sb离子；当形成PMOS晶体管时，所述源漏掺杂层206包括掺杂有P型离子的应力层，所述应力层的材料为Si或SiGe，所述应力层为PMOS晶体管的沟道区提供压应力作用，从而有利于提高PMOS晶体管的载流子迁移率，其中，所述P型离子为B离子、Ga离子或In离子。
本实施例中，所述第一层间介质层包括第一子介电层209和位于所述第一子介电层209顶部的第二子介电层210，所述第一子介电层209覆盖所述栅极结构207侧壁的刻蚀停止层204，且与所述栅极结构207的顶部齐平，所述第二子介电层210位于所述栅极结构207和第一子介电层209的顶部。
所述第一子介电层209用于对相邻器件起到隔离作用。
所述第一子介电层209的材料为绝缘材料，第一子介电层209的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。作为一种示例，所述第一子介电层209的材料为氧化硅。
所述第二子介电层210用于对相邻器件起到隔离作用。
所述第二子介电层210的材料包括碳化硅、氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。作为一种示例，所述第二子介电层210的材料为碳化硅。
在器件工作时，所述栅极结构207用于控制导电沟道的开启或关断。
本实施例中，所述栅极结构207位于衬底200上，所述栅极结构207横跨所述隔离层202和鳍部201且覆盖所述鳍部201的部分顶部和部分侧壁。
本实施例中，所述栅极结构207包括栅介质层、以及覆盖所述栅介质层的栅电极层。
所述栅介质层用于隔离栅电极层和沟道。所述栅介质层的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、SiO2和La2O3中的一种或多种。
所述栅电极层用于后续与外部互连结构电连接。所述栅电极层的材料包括TiN、TaN、Ta、Ti、TiAl、W、AL、TiSiN和TiAlC中的一种或多种。
作为一种示例，栅电极层可以包括功函数层、以及位于所述功函数层上的电极层，其中，功函数层用于调节晶体管的阈值电压。在其他实施例中，栅电极层也可以仅包括功函数层。
所述刻蚀停止层204用于保护所述栅极结构207的侧壁。此外，在形成所述第一源漏插塞220之前，所述刻蚀停止层204还覆盖源漏掺杂层206顶部，在形成所述第一源漏插塞220的过程中，所述刻蚀停止层204用于定义刻蚀停止的位置，从而降低所述源漏掺杂层206受到过刻蚀的概率。
所述刻蚀停止层204的材料包括氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。作为一种示例，所述刻蚀停止层204的材料为氮化硅。
本实施例中，所述半导体结构还包括：刻蚀阻挡层208，位于所述栅极结构207和第一子介电层209的顶部。
在所述源漏插塞260和第一纵向保护层219的半导体结构形成过程中，所述刻蚀阻挡层208对所述栅极结构207的顶部起到保护作用。
所述刻蚀阻挡层208的材料包括氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。作为一种示例，所述刻蚀阻挡层208的材料为氮化硅。
所述纵向保护层261对所述源漏插塞260的侧壁起到保护作用。
本实施例中，所述纵向保护层261包括第一纵向保护层219和位于所述第一纵向保护层219顶部的第二纵向保护层230，所述第一纵向保护层219位于所述第一源漏插塞220的侧壁，所述第二纵向保护层230位于所述第二源漏插塞231的侧壁。
需要说明的是，所述第一纵向保护层219对所述第一源漏插塞220的侧壁起到保护作用。
还需要说明的是，在所述第一牺牲层的侧壁形成第一纵向保护层219，在半导体结构的形成工艺中，在形成第一源漏插塞220和第二源漏插塞231后，去除所述第一牺牲层，形成由形成由所述刻蚀停止层204的侧壁、第一层间介质层的侧壁、源漏掺杂层206的顶部和第一纵向保护层219的侧壁围成的沟槽，后续并采用密封层233密封所述沟槽的顶部，以围成空气侧墙270，所述空气侧墙270能够降低第一源漏插塞220和第二源漏插塞231组合构成的插塞结构和栅极结构207之间的材料的介电常数，从而降低栅极结构207和插塞结构之间的电容，进而有利于提高半导体结构的性能。
本实施例中，所述第一纵向保护层219的材料为超低k介电材料或低k介电材料。所述超低k介电材料的介电常数为2.0至4.0；所述低k介电材料的介电常数为4.0至5.5。
所述第一纵向保护层219与空气侧墙270的组合设置，由于所述第一纵向保护层219的材料为超低k介电材料或低k介电材料，所述超低k介电材料或低k介电材料的介电常数比刻蚀停止层204材料的介电常数低，从而使第一源漏插塞220和第二源漏插塞231组合构成的插塞结构和栅极结构207之间的电容更低，进而提高了半导体结构的性能。
具体地，所述第一纵向保护层219的材料包括SiOCN、SiC、SiOCH和SiBCN中的一种或多种。SiOCN、SiC、SiOCH和SiBCN材料均为绝缘材料，且介电常数较低，能够减小第一源漏插塞220和第二源漏插塞231组合构成的插塞结构和栅极结构207之间的电容，从而提高半导体结构的性能。
需要说明的是，所述第二纵向保护层230对所述第二源漏插塞231的侧壁起到保护作用。
本实施例中，所述第二纵向保护层230的材料为超低k介电材料或低k介电材料。所述超低k介电材料的介电常数为2.0至4.0；所述低k介电材料的介电常数为4.0至5.5。
所述第二纵向保护层230与空气侧墙270的组合设置，由于所述第二纵向保护层230的材料为超低k介电材料或低k介电材料，所述超低k介电材料或低k介电材料的介电常数比刻蚀停止层204材料的介电常数低，从而使第一源漏插塞220和第二源漏插塞231组合构成的插塞结构和栅极结构207之间的电容更低，进而提高了半导体结构的性能。
具体地，所述第二纵向保护层230的材料包括SiOCN、SiC、SiOCH和SiBCN中的一种或多种。SiOCN、SiC、SiOCH和SiBCN材料均为绝缘材料，且介电常数较低，能够减小第一源漏插塞220和第二源漏插塞231组合构成的插塞结构和栅极结构207之间的电容，从而提高半导体结构的性能。
本实施例中，所述半导体结构还包括：横向保护层250，覆盖所述沟槽露出的所述源漏掺杂层206的顶部，所述横向保护层250的顶部与所述第一纵向保护层219的底部相接触，靠近所述源漏互连层一侧的横向保护层250的侧壁和靠近所述源漏互连层一侧的所述第一纵向保护层219的侧壁相齐平，所述横向保护层250和纵向保护层261构成一体结构的保护层。
在所述沟槽的形成过程中，所述横向保护层250的顶部能够用于定义刻蚀停止位置，从而能够起到保护所述源漏掺杂层206的作用，因此相关刻蚀过程不容易对所述源漏掺杂层206的顶部造成损伤，从而提高了半导体结构的性能。
还需要说明的是，所述横向保护层250和纵向保护层261构成一体结构的保护层，这不仅有利于降低形成横向保护层250的工艺难度，且有利于提高空气侧墙270的密封性。因此，所述横向保护层250的材料与所述纵向保护层261的材料一致。
所述第一源漏插塞220与所述源漏掺杂层206电连接，用于使源漏掺杂层206与外部电路或其他互连结构之间实现电连接。
本实施例中，第一源漏插塞220的材料为钨。钨的电阻率较低，有利于改善后段RC的信号延迟，提高芯片的处理速度，同时还有利于降低第一源漏插塞220的电阻，相应降低了功耗。在其他实施例中，第一源漏插塞的材料还可以为钼或钌等导电材料。
所述第二源漏插塞231与所述第一源漏插塞220相电连接，使所述源漏掺杂层206通过所述第二源漏插塞231实现与外部电路结构相电连接，同时，在所述沟槽的形成工艺中，所述第二源漏插塞231用于作为刻蚀掩膜。
本实施例中，所述第二源漏插塞231的耐刻蚀度大于所述第一源漏插塞220的耐刻蚀度。
具体地，所述第二源漏插塞231的耐刻蚀度大于所述第一源漏插塞220的耐刻蚀度，在所述沟槽的形成工艺中，所述第二源漏插塞231对所述第一源漏插塞220起到了保护作用，降低了所述第一源漏插塞220受到损伤的概率
本实施例中，所述第二源漏插塞231的材料包括掺氟的钨、钴和钨中的一种或多种。
需要说明的是，所述第二源漏插塞231的横向尺寸大于所述第一源漏插塞220的横向尺寸的范围不宜过大，也不宜过小。如果所述第二源漏插塞231的横向尺寸大于所述第一源漏插塞220的横向尺寸的范围过大，则容易过多的占用所述沟槽的空间位置，使所述沟槽的横向尺寸变小，在所述沟槽的形成工艺中，减小了形成所述沟槽的工艺窗口，增大了形成所述沟槽的工艺难度，从而影响所述半导体结构的性能；如果所述第二源漏插塞231的横向尺寸大于所述第一源漏插塞220的横向尺寸的范围过小，则容易使第二源漏插塞231与第一源漏插塞220组合构成的源漏插塞260的空间位置不满足工艺尺寸要求，相应的，使所述源漏插塞260的整体电阻率增大，从而影响了所述半导体结构的性能。为此，本实施例中，所述第二源漏插塞231的横向尺寸大于所述第一源漏插塞220的横向尺寸的范围为1纳米至4纳米。
本实施例中，所述密封层233用于密封由所述刻蚀停止层204、第一层间介质层、源漏掺杂层206、第一纵向保护层219和密封层233围成的沟槽的顶部，从而能够形成空气侧墙270。所述密封层233的底部作为空气侧墙270的顶部。
所述空气侧墙270的介电常数较低，能够降低第一源漏插塞220和第二源漏插塞231组合构成的插塞结构与栅极结构207之间的介电常数，从而能够进一步降低栅极结构207和所述插塞结构之间的电容，进而有利于提高半导体结构的性能。
所述密封层233还覆盖所述第二纵向保护层230的顶部。
所述密封层233的材料包括SiO2、SiN和SiC中的一种或多种。作为一种示例，所述密封层233的材料为SiN。
所述SiN、SiO2和SiC具有较高的致密性，从而具备较好的密封性能，且对于较小的间隙较难填充，有利于在密封沟槽顶部的同时，使刻蚀停止层204、第一层间介质层、源漏掺杂层206、第一纵向保护层219和密封层233围成高度较大的空气侧墙270。
本实施例中，所述半导体结构还包括：第二层间介质层236，位于所述密封层233的顶部。
所述第二层间介质层236用于电隔离相邻所述栅极插塞238和第三源漏插塞237，降低了相邻所述栅极插塞238和第三源漏插塞237相互短接的概率。
为此，本实施例中，所述第二层间介质层236的材料为绝缘材料，第二层间介质层236的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。作为一种示例，所述第二层间介质层236的材料为氧化硅。
本实施例中，所述半导体结构还包括：第三源漏插塞237，贯穿位于所述源漏插塞顶部的第二层间介质层236，且与所述源漏插塞260电连接。
需要说明的是，所述第三源漏插塞237与所述第二源漏插塞231相电连接，使所述源漏掺杂层206通过所述第三源漏插塞237与外部电路结构相电连接。
还需要说明的是，所述第二源漏插塞231的横向尺寸大于所述第一源漏插塞220的横向尺寸，在所述第三源漏插塞237的形成工艺中，增大了形成所述第三源漏插塞237的工艺窗口，降低了所述第三源漏插塞237与相邻栅极结构207相短接的概率，从而提高了所述半导体结构的性能。
本实施例中，所述半导体结构还包括：栅极插塞238，贯穿位于所述栅极结构207顶部的第一层间介质层和第二层间介质层236，且与所述栅极结构207电连接。
需要说明的是，所述栅极插塞238与所述栅极结构207相电连接，使所述栅极结构207通过所述栅极插塞238与外部电路结构相电连接。
还需要说明的是，在所述栅极插塞238与第三源漏插塞237的形成工艺中，所述栅极插塞238与第三源漏插塞237在同一步骤中形成，为此，本实施例中，所述第三源漏插塞237的材料与所述栅极插塞238的材料相同，第三源漏插塞237的材料和栅极插塞238的材料均为钨。钨的电阻率较低，有利于改善后段RC的信号延迟，提高芯片的处理速度，同时还有利于降低第三源漏插塞237的材料和栅极插塞238的电阻，相应降低了功耗。在其他实施例中，第三源漏插塞的材料和栅极插塞的材料还可以为钼或钌等导电材料。
图2至图17是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图2至图3，提供基底，所述基底上形成有栅极结构107，所述栅极结构107两侧的基底中形成有源漏掺杂层106，所述栅极结构107的侧壁和源漏掺杂层106的顶部形成有刻蚀停止层104，所述栅极结构107侧部的基底上形成有第一层间介质层190，所述第一层间介质层190覆盖所述栅极结构107侧壁的刻蚀停止层104和栅极结构107的顶部。
所述基底用于为后续工艺制程提供工艺平台。
本实施例中，所述基底用于形成鳍式场效应晶体管(FinFET)。所述基底包括衬底100以及凸出于衬底100的鳍部101。在其他实施例中，当基底用于形成平面型场效应晶体管时，基底相应为平面型衬底。
本实施例中，所述鳍部101的材料与所述衬底100的材料相同，均为硅。在其他实施例中，所述衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
本实施例中，所述半导体结构的形成方法还包括：在形成所述鳍部101后，在所述鳍部101露出的衬底100上形成隔离层102，所述隔离层102覆盖鳍部101的部分侧壁。
所述隔离层102用于隔离相邻器件。所述隔离层102的材料可以为氧化硅、氮化硅或氮氧化硅。本实施例中，所述隔离层102的材料为氧化硅。
参考图2，本实施例中，所述半导体结构的形成方法还包括：在形成所述隔离层102之后，形成横跨所述鳍部101和隔离层102的伪栅结构103。
所述伪栅结构103为形成栅极结构107占据空间位置。
本实施例中，所述伪栅结构103为多晶硅栅结构，即所述伪栅结构103包括伪栅层，所述伪栅层的材料为多晶硅。
在其他实施例中，所述伪栅层的材料还可以为非晶碳、氮化硅、氮氧化硅、碳化硅、碳氮化硅或碳氮氧化硅等其他材料。
作为一种示例，所述伪栅结构103为单层结构，所述伪栅结构103为伪栅层。
在其他实施例中，所述伪栅结构还可以为叠层结构，相应包括伪栅氧化层以及位于所述伪栅氧化层上的伪栅层。
本实施例中，形成伪栅结构103的步骤中，所述伪栅结构103的顶部还形成有硬掩膜层105。
所述硬掩膜层105用于作为形成伪栅结构103的刻蚀掩膜。
所述硬掩膜层105的材料包括氧化硅、氮化硅、氮化钛和氧化铝中的一种或多种。作为一种示例，所述硬掩膜层105的材料为氮化钛。
所述源漏掺杂层106用于作为晶体管的源区和漏区。
本实施例中，在形成伪栅结构103后，通过外延工艺，在所述伪栅结构103两侧的鳍部101中形成所述源漏掺杂层106。
当形成NMOS晶体管时，所述源漏掺杂层106包括掺杂有N型离子的应力层，所述应力层的材料为Si或SiC，所述应力层为NMOS晶体管的沟道区提供拉应力作用，从而有利于提高NMOS晶体管的载流子迁移率，其中，所述N型离子为P离子、As离子或Sb离子；当形成PMOS晶体管时，所述源漏掺杂层106包括掺杂有P型离子的应力层，所述应力层的材料为Si或SiGe，所述应力层为PMOS晶体管的沟道区提供压应力作用，从而有利于提高PMOS晶体管的载流子迁移率，其中，所述P型离子为B离子、Ga离子或In离子。
本实施例中，所述第一层间介质层190包括第一子介电层109和位于所述第一子介电层109顶部的第二子介电层110，所述第一子介电层109覆盖所述栅极结构107侧壁的刻蚀停止层104，且与所述栅极结构107的顶部齐平，所述第二子介电层110位于所述栅极结构107和第一子介电层109的顶部。
所述第一子介电层109用于对相邻器件起到隔离作用，还用于为后续形成的第一源漏插塞和保护层占据了空间位置。
所述第一子介电层109的材料为绝缘材料，第一子介电层109的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。作为一种示例，所述第一子介电层109的材料为氧化硅。
所述第二子介电层110为后续形成第二源漏插塞提供工艺基础。
所述第二子介电层110的材料包括碳化硅、氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。作为一种示例，所述第二子介电层110的材料为碳化硅。
在器件工作时，所述栅极结构107用于控制导电沟道的开启或关断。
本实施例中，所述栅极结构107位于衬底100上，所述栅极结构107横跨所述隔离层102和鳍部101且覆盖所述鳍部101的部分顶部和部分侧壁。
具体地，在形成所述第一子介电层109后，去除所述伪栅结构103，并在所述伪栅结构103的位置处形成所述栅极结构107。
本实施例中，所述栅极结构107包括栅介质层(未标示)、以及覆盖所述栅介质层的栅电极层(未标示)。
所述栅介质层用于隔离栅电极层和沟道。所述栅介质层的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、Al2O3、SiO2和La2O3中的一种或多种。
所述栅电极层用于后续与外部互连结构电连接。所述栅电极层的材料包括TiN、TaN、Ta、Ti、TiAl、W、Al、TiSiN和TiAlC中的一种或多种。
作为一种示例，栅电极层可以包括功函数层、以及位于所述功函数层上的电极层，其中，功函数层用于调节晶体管的阈值电压。在其他实施例中，栅电极层也可以仅包括功函数层。
所述刻蚀停止层104用于保护所述栅极结构107的侧壁。此外，在后续形成第一源漏插塞之前，所述刻蚀停止层104还覆盖源漏掺杂层106顶部，在形成第一源漏插塞的过程中，所述刻蚀停止层104用于定义刻蚀停止的位置，从而降低所述源漏掺杂层106的顶部受到过刻蚀的概率。
本实施例中，在形成所述源漏掺杂层106后，依次形成刻蚀停止层104和第一层间介质层190，相应的，在形成所述刻蚀停止层104的步骤中，所述刻蚀停止层104覆盖所述伪栅结构103的侧壁，并延伸覆盖源漏掺杂层106的顶部。
具体地，在所述衬底100的顶部形成覆盖所述隔离层102顶部、伪栅结构103侧壁、硬掩膜层105顶部和侧壁、以及所述源漏掺杂层106顶部的刻蚀停止层104。
本实施例中，在形成所述第一子介电层109的过程中，还包括：去除高于所述伪栅结构103顶部的所述硬掩膜层105和刻蚀停止层104，因此，所述刻蚀停止层104位于所述栅极结构107的侧壁和源漏掺杂层106的顶部。
所述刻蚀停止层104的材料包括氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。作为一种示例，所述刻蚀停止层104的材料为氮化硅。
本实施例中，所述提供基底的步骤中，所述半导体结构的形成方法还包括：形成栅极结构107之后，在所述第一子介电层109和栅极结构107的顶部形成刻蚀阻挡层108，所述刻蚀阻挡层108位于所述第一介电层和第二子介电层110之间。
具体地，在后续形成贯穿相邻所述栅极结构107之间的第一层间介质层190和刻蚀停止层104的开口的过程中，所述刻蚀阻挡层108对所述栅极结构107的顶部起到保护作用，从而降低所述栅极结构107被暴露或受损的概率。
所述刻蚀阻挡层108的材料包括氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。作为一种示例，所述刻蚀阻挡层108的材料为氮化硅。
参考图4，形成贯穿相邻所述栅极结构107之间的第一层间介质层190和刻蚀停止层104的开口111，所述开口111露出所述源漏掺杂层106的顶部。
所述开口111为后续形成第一牺牲层、第二牺牲层、保护层、第一源漏插塞和第二源漏插塞互连层提供空间位置。
具体地，所述开口111依次贯穿所述第二子介电层110、刻蚀阻挡层108、第一子介电层109和刻蚀停止层104。
本实施例中，形成所述开口111的步骤包括：在所述第二子介电层110的顶部形成图形化的掩膜层(图未示)，所述图形化的掩膜层露出位于所述源漏掺杂层106顶部的第二子介电层110；以所述图形化的掩膜层为掩膜，依次刻蚀位于所述源漏掺杂层106顶部的所述第二子介电层110、刻蚀阻挡层108、第一子介电层109和刻蚀停止层104，形成露出所述源漏掺杂层106的开口111。
具体地，在同一步骤中，去除位于所述源漏掺杂层106顶部的第二子介电层110、刻蚀阻挡层108、第一子介电层109和刻蚀停止层104，减少了工艺步骤，降低了工艺成本。在其他实施例中，还可以分多个步骤去除位于所述源漏掺杂层顶部的第二子介电层、刻蚀阻挡层、第一子介电层和刻蚀停止层。
本实施例中，采用干法刻蚀工艺进行刻蚀，以形成所述开口111。
参考图5，在所述开口111的底部形成第二牺牲层112，所述第二牺牲层112覆盖所述源漏掺杂层106的顶部。
所述第二牺牲层112为后续形成横向保护层占据空间位置。
需要说明的是，后续需要去除所述第二牺牲层112，为此，需要选择一种易于刻蚀的材料来形成所述第二牺牲层112，因此，本实施例中，所述第二牺牲层112的材料包括有机材料。
具体地，所述第二牺牲层112的材料包括旋涂掩膜(Spin-on hardmasks，SOH)、旋涂碳(Spin-on carbon，SOC)和旋涂玻璃(Spin-on glass，SOG)中的一种或多种。
本实施例中，在所述开口111的底部形成第二牺牲层112的步骤包括：在所述开口111中填充第二牺牲材料层(未标示)；回刻蚀部分厚度的所述第二牺牲材料层，露出所述开口111的部分侧壁，剩余的所述第二牺牲材料层作为所述第二牺牲层112。
具体地，在所述开口111的底部形成第二牺牲层112的工艺包括旋涂工艺。
所述旋涂工艺包括将旋涂材料溶于溶剂，旋涂在所述第二子介电层110的顶部和所述开口111的全部空间中，并进行烘焙去除所述溶剂。所述旋涂工艺具有填充性、覆盖性好的特点，有利于所述第二牺牲材料层填充满所述开口111的全部空间，并且使所述第二牺牲材料层能够覆盖在所述第二层间介质层的顶部。在其他实施例中，还可以采用化学气相沉积工艺(Chemical Vapor Deposition，CVD)形成所述第二牺牲层。
参考图6至图7，在形成所述第二牺牲层112后，在所述开口111的侧壁形成第一牺牲层116。
所述第一牺牲层116为后续第二源漏插塞与第一源漏插塞组合构成的插塞结构和所述栅极结构107之间形成空气侧墙占据空间位置。
本实施例中，在所述开口111的侧壁形成第一牺牲层116的步骤包括：如图6所示，在所述第二子介电层110和源漏掺杂层106的顶部、以及所述开口111的侧壁形成第一牺牲材料层113；如图7所示，去除所述第二子介电层110和源漏掺杂层106顶部的所述第一牺牲材料层113，剩余的所述第一牺牲材料层113作为所述第一牺牲层116。
具体地，采用干法刻蚀工艺去除所述第二子介电层110和源漏掺杂层106顶部的所述第一牺牲材料层113。
需要说明的是，所述第二牺牲层112位于所述开口111的底部，且露出所述开口111的部分侧壁，从而在去除所述第二子介电层110和源漏掺杂层106顶部的所述第一牺牲材料层113的过程中，所述第二牺牲层112还对源漏掺杂层106的顶部起到保护作用，降低了相关刻蚀工艺对所述源漏掺杂层106的顶部造成损伤的概率。
而且，由于所述第二牺牲层112位于所述开口111的底部，因此，在所述开口111的侧壁形成第一牺牲层116的过程中，所述第一牺牲层116形成在所述第二牺牲层112顶部，且所述第一牺牲层116覆盖所述第二牺牲层112露出的所述开口111的侧壁。
在后续去除所述第一牺牲层116的过程中，为了减少对其他膜层的影响，所述第一牺牲层116的被刻蚀速率需要大于其他膜层的被刻蚀速率，为此，需要选用一种易于被刻蚀的材料作为所述第一牺牲层116的材料。
具体地，所述第一牺牲层116的材料包括硅、氧化硅、碳化硅和碳氧化硅中的一种或多种。作为一种示例，所述第一牺牲层116的材料为硅。
本实施例中，在所述第二子介电层110和源漏掺杂层106的顶部、以及所述开口111的侧壁形成第一牺牲材料层113的工艺包括原子层沉积工艺。
原子层沉积工艺包括进行多次的原子层沉积循环，有利于提高第一牺牲材料层113的厚度均一性，使第一牺牲材料层113能够覆盖在所述第二子介电层110和源漏掺杂层106的顶部、以及所述开口111的侧壁。在其他实施例中，还可以采用化学气相沉积工艺(Chemical Vapor Deposition，CVD)形成所述第一牺牲材料层。
参考图8，去除所述开口111底部的所述第二牺牲层112，形成由源漏掺杂层106的顶部、刻蚀停止层104的侧壁和第一牺牲层116的底部围成的凹槽118。
所述凹槽118为后续形成横向保护层提供空间位置。
本实施例中，去除所述开口111底部的所述第二牺牲层112的工艺包括灰化工艺。
所述灰化工艺具有成本低、产生的副产物较少等特点，采用灰化工艺能够较快地去除所述开口111底部的所述第二牺牲层112，而且，易于将所述第一牺牲层116底部的第二牺牲层112去除干净。
参考图9，在所述第一牺牲层116的侧壁形成第一纵向保护层119，所述第一纵向保护层119露出所述源漏掺杂层106的顶面。
需要说明的是，所述第一纵向保护层119对后续形成的第一源漏插塞起到保护作用。
还需要说明的是，在所述第一牺牲层116的侧壁形成第一纵向保护层119，在后续形成第一源漏插塞和第二源漏插塞后，去除所述第一牺牲层116，形成由形成由所述刻蚀停止层104的侧壁、第一层间介质层190的侧壁、源漏掺杂层106的顶部和第一纵向保护层119的侧壁围成的沟槽，后续并采用密封层密封所述沟槽的顶部，以围成空气侧墙，所述空气侧墙能够降低第一源漏插塞和第二源漏插塞组合构成的插塞结构和栅极结构107之间的材料的介电常数，从而降低栅极结构107和插塞结构之间的电容，进而有利于提高半导体结构的性能。
同时，本实施例在形成露出所述源漏掺杂层106顶部的开口111后，形成第一牺牲层116和第一纵向保护层119，因此，后续形成的空气侧墙形成在高于鳍部101顶面的栅极结构107的侧壁，这相应降低了后续形成的沟槽的深宽比，从而降低了形成空气侧墙的工艺难度，进而提高了所述半导体结构的性能。
本实施例中，在所述第一牺牲层116的侧壁形成所述第一纵向保护层119的步骤包括：在所述第一层间介质层190的顶部、第一牺牲层116的顶部和侧壁、源漏掺杂层106的顶部形成保护材料层；去除所述第一层间介质层190和第一牺牲层116顶部、以及所述源漏掺杂层106顶部的所述保护材料层，位于所述第一牺牲层116侧壁的所述保护材料层作为所述第一纵向保护层119。
本实施例中，形成所述保护材料层的工艺包括原子层沉积工艺和化学气相沉积工艺中的一种或两种。
本实施例中，在所述第一牺牲层116的侧壁形成第一纵向保护层119的步骤中，所述第一纵向保护层119的材料为超低k介电材料或低k介电材料。所述超低k介电材料的介电常数为2.0至4.0；所述低k介电材料的介电常数为4.0至5.5。
所述第一纵向保护层119与空气侧墙的组合设置，由于所述第一纵向保护层119的材料为超低k介电材料或低k介电材料，所述超低k介电材料或低k介电材料的介电常数比刻蚀停止层104材料的介电常数低，从而使第一源漏插塞和第二源漏插塞组合构成的插塞结构和栅极结构107之间的电容更低，进而提高了半导体结构的性能。
具体地，所述第一纵向保护层119的材料包括SiOCN、SiC、SiOCH和SiBCN中的一种或多种。SiOCN、SiC、SiOCH和SiBCN材料均为绝缘材料，且介电常数较低，能够减小第一源漏插塞和第二源漏插塞组合构成的插塞结构和栅极结构107之间的电容，从而提高半导体结构的性能。
其中，在所述第一牺牲层116的侧壁形成第一纵向保护层119的步骤中，形成所述第一纵向保护层119采用的材料还填充于所述凹槽118中，在所述凹槽118中形成横向保护层150，所述横向保护层150的顶部与所述第一纵向保护层119的底部相接触，且所述横向保护层150的侧壁和所述第一纵向保护层119的侧壁相齐平，所述横向保护层150和第一纵向保护层119构成保护层。
所述横向保护层150相应形成在第一牺牲层116的底部，后续在去除所述第一牺牲层116的过程中，所述横向保护层150的顶部能够定义刻蚀停止位置，从而能够起到保护所述源漏掺杂层106的作用，因此相关刻蚀过程不容易对所述源漏掺杂层106造成损伤，从而提高了半导体结构的性能。
需要说明的是，由于在形成所述第一纵向保护层119的过程中，还同时形成横向保护层150，因此，所述横向保护层150的材料与所述第一纵向保护层119的材料一致。
需要说明的是，在其他实施例中，根据实际情况，也可以不形成第二牺牲层，相应不形成横向保护层。
参考图10，形成所述第一纵向保护层119后，在所述开口111中形成第一源漏插塞120，所述第一源漏插塞120露出所述第一纵向保护层119的部分侧壁，且所述第一源漏插塞120与所述源漏掺杂层106电连接。
所述第一源漏插塞120与所述源漏掺杂层106电连接，用于使源漏掺杂层106与外部电路或其他互连结构之间实现电连接。
在所述开口111中形成第一源漏插塞120的步骤包括：在所述开口111中填充第一导电材料；回刻蚀部分厚度的所述第一导电材料层，露出所述第一纵向保护层119的部分侧壁，剩余的所述第一导电材料层作为所述第一源漏插塞120。
本实施例中，第一源漏插塞120的材料为钨。钨的电阻率较低，有利于改善后段RC的信号延迟，提高芯片的处理速度，同时还有利于降低第一源漏插塞120的电阻，相应降低了功耗。在其他实施例中，第一源漏插塞的材料还可以为钼或钌等导电材料。
参考图11，去除所述第一源漏插塞120露出的所述第一纵向保护层119、以及与露出的所述第一纵向保护层119相接触的部分宽度的第一牺牲层116，使所述开口111剩余空间的横向尺寸大于所述第一源漏插塞120的横向尺寸，所述横向垂直所述栅极结构107的延伸方向。
具体地，使所述开口111剩余空间的横向尺寸大于所述第一源漏插塞120的横向尺寸，所述横向垂直于所述栅极结构107的延伸方向，相应的，后续在所述开口111的剩余空间中形成的第二源漏插塞的横向尺寸大于所述第一源漏插塞120的横向尺寸，从而使第二源漏插塞与第一源漏插塞120组合构成的插塞结构的空间位置变大，相应的，使所述插塞结构的整体电阻率降低，进而提高了所述半导体结构的性能。
本实施例中，去除所述第一源漏插塞120露出的所述第一纵向保护层119、以及与露出的所述第一纵向保护层119相接触的部分宽度的第一牺牲层116的工艺包括干法刻蚀工艺。
具体地，所述干法刻蚀工艺包括等离子体干法刻蚀工艺。
需要说明的是，去除所述第一源漏插塞120露出的所述第一纵向保护层119、以及与露出的所述第一纵向保护层119相接触的部分宽度的第一牺牲层116的过程中，省去旋涂光刻胶、掩膜等工艺步骤，即采用无掩膜的方式，直接利用等离子体干法刻蚀工艺与所述第一纵向保护层119以及第一牺牲层116发生物理反应，从而去除所述第一源漏插塞120露出的所述第一纵向保护层119、以及与露出的所述第一纵向保护层119相接触的部分宽度的第一牺牲层116。
还需要说明的是，需要说明的是，所述开口111剩余空间的横向尺寸大于所述第一源漏插塞120的横向尺寸的范围不宜过大，也不宜过小。如果所述开口111剩余空间的横向尺寸大于所述第一源漏插塞120的横向尺寸的范围过大，则容易过多的占用所述第一牺牲层116的空间位置，使所述第一牺牲层116的横向尺寸变小，在后续去除所述第一牺牲层116的步骤中，使去除所述第一牺牲层116的工艺窗口变小，增大了去除所述第一牺牲层116的工艺难度，从而影响所述半导体结构的性能；如果所述开口111剩余空间的横向尺寸大于所述第一源漏插塞120的横向尺寸的范围过小，则容易导致后续在所述开口111中形成的第二源漏插塞与第一源漏插塞120组合构成的源漏插塞的空间位置不满足工艺尺寸要求，相应的，使所述源漏插塞的整体电阻率增大，从而影响了所述半导体结构的性能。为此，本实施例中，所述开口111剩余空间的横向尺寸大于所述第一源漏插塞120的横向尺寸的范围为1纳米至4纳米。
参考图12，在所述开口111露出的所述第一牺牲层116的侧壁形成第二纵向保护层130，所述第二纵向保护层130的底部与所述第一纵向保护层119的顶部相接触。
需要说明的是，在后续去除所述第一牺牲层116的步骤中，所述第二纵向保护层130对后续形成的第二源漏插塞的侧壁起到保护作用，降低了所述第二源漏插塞受到损伤的概率，从而提高了所述半导体结构的性能。
本实施例中，形成所述第二纵向保护层130的步骤包括：在所述第一层间介质层190的顶部、所述开口111露出的所述第一牺牲层116的侧壁和顶部、所述第一纵向保护层119的顶部和第一源漏插塞120的顶部形成第二纵向保护材料层；去除所述第一层间介质层190顶部、第一牺牲层116顶部和第一源漏插塞120顶部的第二纵向保护材料层，剩余的所述第二纵向保护材料层作为所述第二纵向保护层130。
本实施例中，形成所述第二纵向保护材料层的工艺包括原子层沉积工艺。
本实施例中，所述第二纵向保护层130的材料为超低k介电材料或低k介电材料。所述超低k介电材料的介电常数为2.0至4.0；所述低k介电材料的介电常数为4.0至5.5。
所述第二纵向保护层130与空气侧墙的组合设置，由于所述第二纵向保护层130的材料为超低k介电材料或低k介电材料，所述超低k介电材料或低k介电材料的介电常数比刻蚀停止层104材料的介电常数低，从而使第一源漏插塞120和第二源漏插塞组合构成的插塞结构和栅极结构107之间的电容更低，进而提高了半导体结构的性能。
具体地，所述第二纵向保护层130的材料包括SiOCN、SiC、SiOCH和SiBCN中的一种或多种。SiOCN、SiC、SiOCH和SiBCN材料均为绝缘材料，且介电常数较低，能够减小第一源漏插塞120和第二源漏插塞组合构成的插塞结构和栅极结构107之间的电容，从而提高半导体结构的性能。
参考图13，在所述开口111的剩余空间中形成第二源漏插塞131，所述第二源漏插塞131与所述第一源漏插塞120相电连接。
具体地，通过所述第二源漏插塞131与所述第一源漏插塞120相电连接，使所述源漏掺杂层106通过所述第二源漏插塞131实现与外部电路结构相电连接，同时，在后续去除所述第一牺牲层116的过程中，所述第二源漏插塞131用于作为刻蚀掩膜，利用所述第二源漏插塞131与所述第一牺牲层116的刻蚀选择比，有利于将所述所述第一牺牲层116去除干净，从而提高了所述半导体结构的性能。
本实施例中，所述第二源漏插塞131的耐刻蚀度大于所述第一源漏插塞120的耐刻蚀度。
具体地，所述第二源漏插塞131的耐刻蚀度大于所述第一源漏插塞120的耐刻蚀度，在后续去除所述第一牺牲层116的步骤中，所述第二源漏插塞131对所述第一源漏插塞120起到了保护作用，降低了所述第一源漏插塞120受到损伤的概率，同时，在后续去除所述第一牺牲层116的过程中，所述第二源漏插塞131用于作为刻蚀掩膜，利用所述第二源漏插塞131与所述第一牺牲层116的刻蚀选择比，有利于将所述所述第一牺牲层116去除干净，从而提高了所述半导体结构的性能。
本实施例中，所述第二源漏插塞131的材料包括掺氟的钨、钴和钨中的一种或多种。
参考图14，形成所述第二源漏插塞131之后，去除所述第一牺牲层116，形成由所述刻蚀停止层104的侧壁、第一层间介质层190的侧壁、源漏掺杂层106的顶部和第一纵向保护层119的侧壁围成的沟槽132。
需要说明的是，所述沟槽132用于为后续形成空气侧墙提供空间位置。
需要说明的是，所述第一牺牲层116与其他膜层的刻蚀选择比较高，从而提高了去除所述第一牺牲层116的工艺灵活性，减小对刻蚀停止层104、保护层和第二纵向保护层130的损伤。
因此，去除所述第一牺牲层116的工艺包括湿法刻蚀工艺和各向同性的干法刻蚀工艺中的一种或两种。
作为一种示例，去除所述第一牺牲层116的工艺为湿法刻蚀工艺。在其他实施例中，去除所述第一牺牲层的步骤还可以包括：先对所述第一牺牲层进行改性处理，使得所述第一牺牲层与其他各膜层的刻蚀选择比较大；再用干法刻蚀工艺去除所述第一牺牲层。
需要说明的是，去除所述第一牺牲层116的步骤中，所述第一牺牲层116和保护层的刻蚀选择比不宜过小。如果所述第一牺牲层116和第二源漏插塞131的刻蚀选择比过小，所述第一牺牲层116的被刻蚀速率与所述第二源漏插塞131的被刻蚀速率相一致，容易在去除所述第一牺牲层116的过程中，对所述第二源漏插塞131造成一定的损伤，对所述第二源漏插塞131的导电性能造成影响，从而影响了半导体结构的性能。为此，本实施例中，去除所述第一牺牲层116的步骤中，所述第一牺牲层116和第二源漏插塞131的刻蚀选择比大于10：1。
参考图15，形成覆盖所述第一层间介质层190和第二源漏插塞131顶部的密封层133，所述密封层133还密封所述沟槽132的顶部，形成由所述刻蚀停止层104、第一层间介质层190、源漏掺杂层106、第一纵向保护层119和密封层133围成的空气侧墙170。
所述空气侧墙170的介电常数较低，能够降低第一源漏插塞120和第二源漏插塞131组合构成的插塞结构与栅极结构107之间的介电常数，从而能够进一步降低栅极结构107和所述插塞结构之间的电容，进而有利于提高半导体结构的性能。
本实施例中，形成所述密封层133的工艺包括化学气相沉积工艺。
所述化学气相沉积工艺的填充能力不会太高，且工艺稳定性较高，有利于将所述沟槽132的顶部密封住，并形成符合工艺要求的空气侧墙170。在其他实施例中，还可以采用炉管工艺形成所述密封层。
本实施例中，在形成所述密封层133的步骤中，所述密封层133还覆盖所述第二纵向保护层130的顶部。
所述密封层133的材料包括SiO2、SiN和SiC中的一种或多种。作为一种示例，所述密封层133的材料为SiN。
所述SiN、SiO2和SiC具有较高的致密性，从而具备较好的密封性能，且对于较小的间隙较难填充，有利于在密封沟槽132顶部的同时，使刻蚀停止层104、第一层间介质层190、源漏掺杂层106、第一纵向保护层119和密封层133围成高度较大的空气侧墙170。
参考图16至图17，形成所述密封层133之后，所述半导体结构的形成方法还包括：如图16所示，在所述密封层133的顶部形成第二层间介质层136；如图17所示，在所述栅极结构107的顶部形成贯穿所述第二层间介质层136、密封层133和第一层间介质层190的栅极插塞138，在所述第二源漏插塞131的顶部形成贯穿所述第二层间介质层136和密封层133的第三源漏插塞137。
具体地，所述第二层间介质层136为形成栅极插塞138和第三源漏插塞137提供工艺基础，同时，所述第二层间介质层136也用于电隔离相邻所述栅极插塞138和第三源漏插塞137，降低了相邻所述栅极插塞138和第三源漏插塞137相互短接的概率。
为此，本实施例中，所述第二层间介质层136的材料为绝缘材料，第二层间介质层136的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。作为一种示例，所述第二层间介质层136的材料为氧化硅。
需要说明的是，所述第三源漏插塞137与所述第二源漏插塞131相电连接，使所述源漏掺杂层106通过所述第三源漏插塞137与外部电路结构相电连接。所述栅极插塞138与所述栅极结构107相电连接，使所述栅极结构107通过所述栅极插塞138与外部电路结构相电连接。
本实施例中，形成所述栅极插塞138和第三源漏插塞137的步骤包括：在所述第二源漏插塞131的顶部形成贯穿所述第二层间介质层136和密封层133的第一沟槽，在所述栅极结构107的顶部形成贯穿所述第二层间介质层136、密封层133和第一层间介质层190的第二沟槽；在所述第一沟槽中形成第三源漏插塞137，在所述第二沟槽中形成栅极插塞138。
本实施例中，形成所述第一沟槽和第二沟槽的工艺包括干法刻蚀工艺。
需要说明的是，所述第二源漏插塞131的横向尺寸大于所述第一源漏插塞120的横向尺寸，在形成所述第一沟槽的过程中，增大了形成所述第一沟槽的工艺窗口，降低了在所述第一沟槽中形成的第三源漏插塞137与相邻栅极结构107相短接的概率，从而提高了所述半导体结构的性能。
需要说明的是，在同一步骤中，在所述第一沟槽中形成第三源漏插塞137，在所述第二沟槽中形成栅极插塞138，即在所述第二层间介质层136的顶部、第一沟槽中和第二沟槽中形成导电材料层，去除高于所述第二层间介质层136顶部的导电材料层，剩余的位于所述第一沟槽中的导电材料层作为所述第三源漏插塞137，剩余的位于所述第二沟槽中的导电材料层作为所述栅极插塞138。
为此，本实施例中，所述第三源漏插塞137的材料与所述栅极插塞138的材料相同，第三源漏插塞137的材料和栅极插塞138的材料均为钨。钨的电阻率较低，有利于改善后段RC的信号延迟，提高芯片的处理速度，同时还有利于降低第三源漏插塞137的材料和栅极插塞138的电阻，相应降低了功耗。在其他实施例中，第三源漏插塞的材料和栅极插塞的材料还可以为钼或钌等导电材料。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构，其特征在于，包括：
基底；
栅极结构，位于所述基底上；
源漏掺杂层，位于所述栅极结构两侧的基底中；
刻蚀停止层，位于所述栅极结构的侧壁；
源漏插塞，位于所述源漏掺杂层的顶部，且所述源漏插塞与所述源漏掺杂层电连接，所述源漏插塞包括第一源漏插塞以及位于所述第一源漏插塞顶部的第二源漏插塞，所述第二源漏插塞的横向尺寸大于所述第一源漏插塞的横向尺寸，所述横向垂直所述栅极结构的延伸方向；
纵向保护层，位于所述源漏掺杂层的顶部且覆盖所述源漏插塞的侧壁，所述纵向保护层的侧壁、源漏掺杂层的顶部和刻蚀停止层的侧壁围成沟槽；
第一层间介质层，位于所述栅极结构、源漏插塞和沟槽侧部的所述基底上，且覆盖所述栅极结构的顶部和侧壁，所述第一层间介质层的顶部与源漏插塞的顶部相齐平；
密封层，位于所述第一层间介质层和源漏插塞的顶部，所述密封层密封所述沟槽，且所述刻蚀停止层、第一层间介质层、源漏掺杂层、纵向保护层和密封层围成的空气侧墙。
2.如权利要求1所述的半导体结构，其特征在于，所述纵向保护层包括第一纵向保护层和位于所述第一纵向保护层顶部的第二纵向保护层，所述第一纵向保护层位于所述第一源漏插塞的侧壁，所述第二纵向保护层位于所述第二源漏插塞的侧壁。
3.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：横向保护层，覆盖所述沟槽露出的所述源漏掺杂层的顶部，所述横向保护层的顶部与所述第一纵向保护层的底部相接触，靠近所述源漏互连层一侧的横向保护层的侧壁和靠近所述源漏互连层一侧的所述第一纵向保护层的侧壁相齐平，所述横向保护层和纵向保护层构成一体结构的保护层。
4.如权利要求1所述的半导体结构，其特征在于，所述第二源漏插塞的横向尺寸大于所述第一源漏插塞的横向尺寸的范围为1纳米至4纳米。
5.如权利要求1所述的半导体结构，其特征在于，所述第二源漏插塞的耐刻蚀度大于所述第一源漏插塞的耐刻蚀度。
6.如权利要求1所述的半导体结构，其特征在于，所述第一源漏插塞的材料包括W和Co中的一种或两种；
所述第二源漏插塞的材料包括掺氟的钨、钨和钴的一种或多种。
7.如权利要求1所述的半导体结构，其特征在于，所述纵向保护层的材料包括超低k介电材料或低k介电材料。
8.如权利要求1所述的半导体结构，其特征在于，所述纵向保护层的材料包括SiOCN、SiC、SiOCH和SiBCN中的一种或多种。
9.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：第二层间介质层，位于所述密封层的顶部；
第三源漏插塞，贯穿位于所述源漏插塞顶部的第二层间介质层，且与所述源漏插塞电连接；
栅极插塞，贯穿位于所述栅极结构顶部的第一层间介质层和第二层间介质层，且与所述栅极结构电连接。
10.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上形成有栅极结构，所述栅极结构两侧的基底中形成有源漏掺杂层，所述栅极结构的侧壁和源漏掺杂层的顶部形成有刻蚀停止层，所述栅极结构侧部的基底上形成有第一层间介质层，所述第一层间介质层覆盖所述栅极结构侧壁的刻蚀停止层和栅极结构的顶部；
形成贯穿相邻所述栅极结构之间的第一层间介质层和刻蚀停止层的开口，所述开口露出所述源漏掺杂层的顶部；
在所述开口的侧壁形成第一牺牲层；
在所述第一牺牲层的侧壁形成第一纵向保护层，所述第一纵向保护层露出所述源漏掺杂层的顶面；
在所述开口中形成第一源漏插塞，所述第一源漏插塞露出所述第一纵向保护层的部分侧壁，且所述第一源漏插塞与所述源漏掺杂层电连接；
去除所述第一源漏插塞露出的所述第一纵向保护层、以及与露出的所述第一纵向保护层相接触的部分宽度的第一牺牲层，使所述开口剩余空间的横向尺寸大于所述第一源漏插塞的横向尺寸，所述横向垂直所述栅极结构的延伸方向；
在所述开口的剩余空间中形成第二源漏插塞，所述第二源漏插塞与所述第一源漏插塞相电连接；
形成所述第二源漏插塞之后，去除所述第一牺牲层，形成由所述刻蚀停止层的侧壁、第一层间介质层的侧壁、源漏掺杂层的顶部和第一纵向保护层的侧壁围成的沟槽；
形成覆盖所述第一层间介质层和第二源漏插塞顶部的密封层，所述密封层还密封所述沟槽的顶部，形成由所述刻蚀停止层、第一层间介质层、源漏掺杂层、第一纵向保护层和密封层围成的空气侧墙。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，在所述开口中形成第一源漏插塞的步骤包括：在所述开口中填充第一导电材料；回刻蚀部分厚度的所述第一导电材料层，露出所述第一纵向保护层的部分侧壁，剩余的所述第一导电材料层作为所述第一源漏插塞。
12.如权利要求10所述的半导体结构的形成方法，其特征在于，在去除所述第一源漏插塞露出的所述第一纵向保护层、以及与露出的所述第一纵向保护层相接触的部分宽度的所述第一牺牲层之后，在形成所述第二源漏插塞之前，还包括：在所述开口露出的所述第一牺牲层的侧壁形成第二纵向保护层，所述第二纵向保护层的底部与所述第一纵向保护层的顶部相接触；
在形成所述密封层的步骤中，所述密封层还覆盖所述第二纵向保护层的顶部。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，形成所述第二纵向保护层的步骤包括：在所述第一层间介质层的顶部、所述开口露出的所述第一牺牲层的侧壁和顶部、所述第一纵向保护层的顶部和第一源漏插塞的顶部形成第二纵向保护材料层；去除所述第一层间介质层顶部、第一牺牲层顶部和第一源漏插塞顶部的第二纵向保护材料层，剩余的所述第二纵向保护材料层作为所述第二纵向保护层。
14.如权利要求10所述的半导体结构的形成方法，其特征在于，去除所述第一源漏插塞露出的所述第一纵向保护层、以及与露出的所述第一纵向保护层相接触的部分宽度的第一牺牲层的工艺包括干法刻蚀工艺。
15.如权利要求10所述的半导体结构的形成方法，其特征在于，形成所述密封层之后，所述半导体结构的形成方法还包括：在所述密封层的顶部形成第二层间介质层；在所述栅极结构的顶部形成贯穿所述第二层间介质层、密封层和第一层间介质层的栅极插塞，在所述第二源漏插塞的顶部形成贯穿所述第二层间介质层和密封层的第三源漏插塞。
16.如权利要求10所述的半导体结构的形成方法，其特征在于，在所述第一牺牲层的侧壁形成所述第一纵向保护层的步骤包括：在所述第一层间介质层的顶部、第一牺牲层的顶部和侧壁、源漏掺杂层的顶部形成保护材料层；去除所述第一层间介质层和第一牺牲层顶部、以及所述源漏掺杂层顶部的所述保护材料层，位于所述第一牺牲层侧壁的所述保护材料层作为所述第一纵向保护层。
17.如权利要求10所述的半导体结构的形成方法，其特征在于，在形成所述开口之后，在所述开口的侧壁形成第一牺牲层之前，还包括：在所述开口的底部形成第二牺牲层，所述第二牺牲层覆盖所述源漏掺杂层的顶部；
在所述开口的侧壁形成所述第一牺牲层的步骤中，所述第一牺牲层覆盖所述第二牺牲层露出的所述开口的侧壁；
在所述开口的侧壁形成所述第一牺牲层后，在所述第一牺牲层的侧壁形成第一纵向保护层之前，还包括：去除所述开口底部的所述第二牺牲层，形成由源漏掺杂层的顶部、刻蚀停止层的侧壁和第一牺牲层的底部围成的凹槽；
在所述第一牺牲层的侧壁形成第一纵向保护层的步骤中，形成所述第一纵向保护层采用的材料还填充于所述凹槽中，在所述凹槽中形成横向保护层，所述横向保护层的顶部与所述第一纵向保护层的底部相接触，且所述横向保护层的侧壁和所述第一纵向保护层的侧壁相齐平，所述横向保护层和第一纵向保护层构成保护层。
18.如权利要求10所述的半导体结构的形成方法，其特征在于，所述第二源漏插塞的耐刻蚀度大于所述第一源漏插塞的耐刻蚀度。
19.如权利要求10所述的半导体结构的形成方法，其特征在于，去除所述第一牺牲层的步骤中，所述第一牺牲层与所述第二源漏插塞的刻蚀选择比大于10：1。
20.如权利要求10所述的半导体结构的形成方法，其特征在于，去除所述第一牺牲层的工艺包括湿法刻蚀工艺和各向同性的干法刻蚀工艺中的一种或两种。
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