CN114613740A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，结构包括：基底，基底上形成有栅极结构，栅极结构两侧的基底内形成有源漏掺杂层，相邻栅极结构之间形成有电连接源漏掺杂层的底部源漏插塞，基底上形成有覆盖栅极结构的第一层间介质层，第一层间介质层中形成有露出底部源漏插塞的顶部的开口；第一刻蚀停止层，位于开口的侧壁；第二层间介质层，位于第一层间介质层、第一刻蚀停止层和底部源漏插塞的顶部；栅极插塞，贯穿相邻第一刻蚀停止层之间的第二层间介质层和第一层间介质层；顶部源漏插塞，贯穿相邻第一刻蚀停止层之间的第二层间介质层。通过开口侧壁的第一刻蚀停止层，提高顶部源漏插塞与底部源漏插塞的对准精度。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着集成电路制造技术的不断发展，人们对集成电路的集成度和性能的要求变得越来越高。为了提高集成度，降低成本，元器件的关键尺寸不断变小，集成电路内部的电路密度越来越大，这种发展使得晶圆表面无法提供足够的面积来制作所需要的互连线。
为了满足关键尺寸缩小过后的互连线所需，目前不同金属层或者金属层与基底的导通是通过互连结构实现的。互连结构包括互连线和形成于接触开口内的接触孔插塞。接触孔插塞与半导体器件相连接，互连线实现接触孔插塞之间的连接，从而构成电路。晶体管结构内的接触孔插塞包括位于栅极结构表面的栅极接触孔插塞，用于实现栅极结构与外部电路的连接，还包括位于源漏掺杂层表面的源漏接触孔插塞，用于实现源漏掺杂层与外部电路的连接。
目前，为实现晶体管面积的进一步缩小，引入了有源栅极接触孔插塞(ContactOver Active Gate，COAG)工艺。与传统的栅极接触孔插塞位于隔离区域的栅极结构上方相比，COAG工艺能够把栅极接触孔插塞做到有源区(Active Area，AA)的栅极结构上方，从而进一步节省芯片的面积。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构，包括：基底，所述基底上形成有栅极结构，所述栅极结构两侧的基底内形成有源漏掺杂层，相邻所述栅极结构之间形成有电连接所述源漏掺杂层的底部源漏插塞，所述基底上形成有覆盖所述栅极结构的第一层间介质层，所述第一层间介质层中形成有露出所述底部源漏插塞的顶部的开口；第一刻蚀停止层，位于所述开口的侧壁；第二层间介质层，位于所述第一层间介质层、第一刻蚀停止层和底部源漏插塞的顶部；栅极插塞，贯穿相邻所述第一刻蚀停止层之间的所述第二层间介质层和第一层间介质层，所述栅极插塞的底部与所述栅极结构相连；顶部源漏插塞，贯穿相邻所述第一刻蚀停止层之间的所述第二层间介质层，所述顶部源漏插塞的底部与所述底部源漏插塞相连。
相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有栅极结构，所述栅极结构两侧的基底内形成有源漏掺杂层，相邻所述栅极结构之间形成有电连接所述源漏掺杂层的底部源漏插塞，所述基底上形成有覆盖所述栅极结构的第一层间介质层，所述第一层间介质层中形成有露出所述底部源漏插塞顶部的开口；在所述开口的侧壁形成第一刻蚀停止层；形成覆盖所述第一层间介质层、第一刻蚀停止层和底部源漏插塞的第二层间介质层；刻蚀所述第二层间介质层和第一层间介质层，在相邻所述第一刻蚀停止层之间形成露出所述栅极结构的栅极接触孔，所述栅极接触孔用于形成栅极插塞；刻蚀所述第二层间介质层，在相邻所述第一刻蚀停止层之间形成露出所述底部源漏插塞的源漏接触孔，所述源漏接触孔用于形成顶部源漏插塞。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供一种半导体结构，相邻所述栅极结构之间形成有电连接所述源漏掺杂层的底部源漏插塞，基底上形成有覆盖栅极结构的第一层间介质层，所述第一层间介质层中形成有露出底部源漏插塞顶部的开口，第一刻蚀停止层位于所述开口的侧壁，位于所述第一层间介质层、第一刻蚀停止层和底部源漏插塞的顶部，栅极插塞贯穿相邻所述第一刻蚀停止层之间的所述第二层间介质层和第一层间介质层，所述栅极插塞的底部与所述栅极结构相连，顶部源漏插塞贯穿相邻所述第一刻蚀停止层之间的所述第二层间介质层，所述顶部源漏插塞的底部与所述底部源漏插塞相连。本发明实施例通过位于开口的侧壁的第一刻蚀停止层，在形成所述源漏接触孔和栅极接触孔的过程中，所述第一层间介质层和第二层间介质层的被刻蚀速率远大于所述第一刻蚀停止层的被刻蚀速率，通过所述第一刻蚀停止层，能够在形成栅极接触孔和源漏接触孔的过程中均实现自对准，这有利于提高所述栅极接触孔和源漏接触孔的位置精确度，从而同时提高了顶部源漏插塞与相对应的底部源漏插塞的对准精度、以及所述栅极插塞与相对应的所述栅极结构的对准精度，进而提高了半导体结构的性能。
本发明实施例提供一种半导体结构的形成方法，基底上形成有覆盖所述栅极结构的第一层间介质层，所述第一层间介质层中形成有露出所述底部源漏插塞顶部的开口，接着在所述开口的侧壁形成第一刻蚀停止层，形成覆盖所述第一层间介质层、第一刻蚀停止层和底部源漏插塞的第二层间介质层，然后刻蚀所述第二层间介质层和第一层间介质层，在相邻所述第一刻蚀停止层之间形成露出所述栅极结构的栅极接触孔，所述栅极接触孔用于形成栅极插塞，刻蚀所述第二层间介质层，在相邻所述第一刻蚀停止层之间形成露出所述底部源漏插塞的源漏接触孔，所述源漏接触孔用于形成顶部源漏插塞。本发明实施例通过在开口的侧壁形成第一刻蚀停止层，在形成所述源漏接触孔和栅极接触孔的过程中，所述第一层间介质层和第二层间介质层的被刻蚀速率远大于所述第一刻蚀停止层的被刻蚀速率，通过所述第一刻蚀停止层，能够在形成栅极接触孔和源漏接触孔的过程中均实现自对准，这有利于提高所述栅极接触孔和源漏接触孔的位置精确度，从而同时提高了顶部源漏插塞与相对应的底部源漏插塞的对准精度、以及所述栅极插塞与相对应的所述栅极结构的对准精度，进而提高了半导体结构的性能。
附图说明
图1至图5是一种半导体结构的形成方法中各步骤对应的结构示意图；
图6是本发明半导体结构第一实施例的结构示意图；
图7是本发明半导体结构第二实施例的结构示意图；
图8是本发明半导体结构第三实施例的结构示意图；
图9至图18是本发明半导体结构的形成方法第一实施例中各步骤对应的结构示意图；
图19至图21是本发明半导体结构的形成方法第二实施例中各步骤对应的结构示意图；
图22至图23是本发明半导体结构的形成方法第三实施例中各步骤对应的结构示意图；
图24至图26是本发明半导体结构的形成方法第四实施例中各步骤对应的结构示意图。
具体实施方式
目前，半导体结构的性能仍有待提高。现结合一种半导体结构的形成方法，分析半导体结构性能有待提高的原因。
图1至图5是一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供基底，所述基底包括衬底10以及凸出于衬底10的鳍部11，所述基底上形成有栅极结构14，所述栅极结构14两侧的鳍部11内形成有源漏掺杂层12，相邻所述栅极结构14之间形成有电连接所述源漏掺杂层12的底部源漏插塞17，所述基底上形成有覆盖所述栅极结构14的第一层间介质层16，所述第一层间介质层16中形成有露出所述底部源漏插塞17顶部的开口18。
参考图2，在露出所述底部源漏插塞17顶部的开口18中形成刻蚀停止层19，所述刻蚀阻挡层19的顶面与所述第一层间介质层16的顶面齐平。
参考图3，在所述第一层间介质层16和刻蚀阻挡层19的顶部形成第二层间介质层22。
参考图4，刻蚀所述第二层间介质层22和第一层间介质层16，在相邻所述刻蚀阻挡层19之间形成露出所述栅极结构17的栅极接触孔(图未示)；在所述栅极接触孔中形成栅极插塞20，所述栅极插塞20与所述栅极结构14电连接。
参考图5，刻蚀所述第二层间介质层22和刻蚀阻挡层19，形成露出所述底部源漏插塞17的源漏接触孔(图未示)；在所述源漏接触孔中形成顶部源漏插塞21，所述顶部源漏插塞21与底部源漏插塞17电连接。
经研究发现，随着器件特征尺寸的不断减小，相邻鳍部11的间距也越来越小，由于底部源漏插塞17顶部形成的刻蚀阻挡层19，能够在形成栅极插塞20的过程中实现自对准。但是，在形成顶部源漏插塞21的过程中，套刻偏差(overlay shift)对源漏接触孔的位置精度影响较大，从而容易导致所述顶部源漏插塞21与相对应的底部源漏插塞17不能完全对准的问题(如图5中虚线框所示)，因此，目前无法在形成栅极接触孔和源漏接触孔的过程中均实现自对准，从而容易导致半导体结构的电学性能下降。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有栅极结构，所述栅极结构两侧的基底内形成有源漏掺杂层，相邻所述栅极结构之间形成有电连接所述源漏掺杂层的底部源漏插塞，所述基底上形成有覆盖所述栅极结构的第一层间介质层，所述第一层间介质层中形成有露出所述底部源漏插塞顶部的开口；在所述开口的侧壁形成第一刻蚀停止层；形成覆盖所述第一层间介质层、第一刻蚀停止层和底部源漏插塞的第二层间介质层；刻蚀所述第二层间介质层和第一层间介质层，在相邻所述第一刻蚀停止层之间形成露出所述栅极结构的栅极接触孔，所述栅极接触孔用于形成栅极插塞；刻蚀所述第二层间介质层，在相邻所述第一刻蚀停止层之间形成露出所述底部源漏插塞的源漏接触孔，所述源漏接触孔用于形成顶部源漏插塞。
本发明实施例所公开的方案中，基底上形成有覆盖所述栅极结构的第一层间介质层，所述第一层间介质层中形成有露出所述底部源漏插塞顶部的开口，接着在所述开口的侧壁形成第一刻蚀停止层，形成覆盖所述第一层间介质层、第一刻蚀停止层和底部源漏插塞的第二层间介质层，然后刻蚀所述第二层间介质层和第一层间介质层，在相邻所述第一刻蚀停止层之间形成露出所述栅极结构的栅极接触孔，所述栅极接触孔用于形成栅极插塞，刻蚀所述第二层间介质层，在相邻所述第一刻蚀停止层之间形成露出所述底部源漏插塞的源漏接触孔，所述源漏接触孔用于形成顶部源漏插塞。本发明实施例通过在开口的侧壁形成第一刻蚀停止层，在形成所述源漏接触孔和栅极接触孔的过程中，所述第一层间介质层和第二层间介质层的被刻蚀速率远大于所述第一刻蚀停止层的被刻蚀速率，通过所述第一刻蚀停止层，能够在形成栅极接触孔和源漏接触孔的过程中均实现自对准，这有利于提高所述栅极接触孔和源漏接触孔的位置精确度，从而同时提高了顶部源漏插塞与相对应的底部源漏插塞的对准精度、以及所述栅极插塞与相对应的所述栅极结构的对准精度，进而提高了半导体结构的性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图6是本发明半导体结构第一实施例的结构示意图。
所述半导体结构包括：基底，所述基底上形成有栅极结构503，所述栅极结构503两侧的基底内形成有源漏掺杂层507，相邻所述栅极结构503之间形成有电连接所述源漏掺杂层507的底部源漏插塞506，所述基底上形成有覆盖所述栅极结构503的第一层间介质层505，所述第一层间介质层505中形成有露出所述底部源漏插塞506顶部的开口；第一刻蚀停止层551，位于所述开口的侧壁；第二层间介质层510，位于所述第一层间介质层505、第一刻蚀停止层551和底部源漏插塞506的顶部；栅极插塞518，贯穿相邻所述第一刻蚀停止层551之间的所述第二层间介质层510和第一层间介质层505，所述栅极插塞518的底部与所述栅极结构503相连；顶部源漏插塞519，贯穿相邻所述第一刻蚀停止层551之间的所述第二层间介质层510，所述顶部源漏插塞519的底部与所述底部源漏插塞506相连。
本发明实施例通过位于开口的侧壁的第一刻蚀停止层551，在形成所述源漏接触孔和栅极接触孔的过程中，所述第一层间介质层505和第二层间介质层510的被刻蚀速率远大于所述第一刻蚀停止层551的被刻蚀速率，通过所述第一刻蚀停止层551，能够在形成栅极接触孔和源漏接触孔的过程中均实现自对准，这有利于提高所述栅极接触孔和源漏接触孔的位置精确度，从而同时提高了顶部源漏插塞519与相对应的底部源漏插塞506的对准精度、以及所述栅极插塞518与相对应的所述栅极结构503的对准精度，进而提高了半导体结构的性能。
本实施例中，所述半导体结构为鳍式场效应晶体管(FinFET)。所述基底包括衬底500以及凸出于衬底500的鳍部501。本实施例中，所述衬底500的材料为硅。在另一些实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述衬底还能够为绝缘体上的硅基底或者绝缘体上的锗基底等其他类型的基底。
本实施例中，所述鳍部501分立在所述衬底500上，所述鳍部501的材料与所述衬底500的材料相同，均为硅。
在器件工作时，所述栅极结构503用于控制导电沟道的开启或关断。
本实施例中，所述栅极结构503位于衬底500上，所述栅极结构503横跨所述鳍部501且覆盖所述鳍部501的部分顶部和部分侧壁。
本实施例中，所述栅极结构503为金属栅极结构，所述栅极结构503包括高k栅介质层、位于高k栅介质层上的功函数层、以及位于功函数层上的栅电极层。
本实施例中，所述源漏掺杂层507位于栅极结构503两侧的鳍部501中。
当半导体器件为NMOS晶体管时，所述源漏掺杂层507包括掺杂有N型离子的应力层，所述应力层的材料为Si或SiC，所述应力层为NMOS晶体管的沟道区提供拉应力作用，从而有利于提高NMOS晶体管的载流子迁移率，其中，所述N型离子为P离子、As离子或Sb离子；当半导体器件为PMOS晶体管时，所述源漏掺杂层507包括掺杂有P型离子的应力层，所述应力层的材料为Si或SiGe，所述应力层为PMOS晶体管的沟道区提供压应力作用，从而有利于提高PMOS晶体管的载流子迁移率，其中，所述P型离子为B离子、Ga离子或In离子。
本实施例中，所述半导体结构还包括：侧墙502，位于所述栅极结构503露出的所述基底上，且所述侧墙502覆盖所述栅极结构503的侧壁。
侧墙502用于定义源漏掺杂层507的形成区域，侧墙502还用于保护栅极结构503的侧壁。所述侧墙502可以为单层结构或叠层结构，所述侧墙502的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述侧墙502为单层结构，所述侧墙502的材料为氮化硅。
本实施例中，所述半导体结构还包括：第三刻蚀停止层504，位于所述栅极插塞518露出的栅极结构503顶部和第一层间介质层505之间。
所述第三刻蚀停止层504对所述栅极结构503起到保护作用。
所述第三刻蚀停止层504的材料包括氧化硅、氮化硅、氮氧化硅、碳化硅和含碳氮化硅中的一种或者几种的组合。本实施例中，所述第三刻蚀停止层504的材料为氮化硅。
本实施例中，所述底部源漏插塞506位于相邻所述栅极结构503之间。
所述底部源漏插塞506与源漏掺杂层507相接触，用于使源漏掺杂层507与外部电路或其他互连结构之间实现电连接。
其中，在底部源漏插塞506上形成的与底部源漏插塞506相接触的顶部源漏插塞519，顶部源漏插塞519与源漏掺杂层507之间通过底部源漏插塞506实现电连接。
本实施例中，所述底部源漏插塞506的材料为钨。在其他实施例中，底部源漏插塞的材料还可以为钌或钴等导电材料。
本实施例中，所述第一层间介质层505，位于所述栅极结构503露出的所述基底上，且所述第一层间介质层510还覆盖所述栅极结构503的顶部。
所述第一层间介质层505用于实现所述底部源漏插塞506之间的电隔离。
本实施例中，所述第一层间介质层505为层间介质层(Inter Layer Dielectric，ILD)。所述第一层间介质层505的材料为绝缘材料，第一层间介质层505的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述第一层间介质层505的材料为氧化硅。
本实施例中，所述第一层间介质层505中形成有露出所述底部源漏插塞506的顶部的开口(图未示)。
所述开口为所述第一刻蚀停止层551提供空间位置。
本实施例中，所述开口的侧壁相对于所述底部源漏插塞506的侧壁凸出。
所述开口的侧壁相对于所述底部源漏插塞506的侧壁凸出，因此，在所述底部源漏插塞506露出的开口侧壁形成第一刻蚀停止层551后，降低所述第一刻蚀停止层551覆盖所述底部源漏插塞506顶面的概率，也就是说，使得所述第一刻蚀停止层551露出更多的底部源漏插塞506的顶面，相应的，在所述底部源漏插塞506顶面形成顶部源漏插塞519后，使得所述底部源漏插塞506和顶部源漏插塞519的接触面积较大，从而提高所述底部源漏插塞506和顶部源漏插塞519的电连接效果，有利于提高半导体结构的性能。
需要说明的是，所述开口的侧壁相对于所述底部源漏插塞506的侧壁凸出的尺寸不宜过大，也不宜过小。如果所述开口的侧壁相对于所述底部源漏插塞506的侧壁凸出的尺寸过大，则容易过多地占用所述栅极结构503的顶部空间位置，导致形成的栅极插塞518达不到工艺要求，从而影响半导体的结构性能；如果所述开口的侧壁相对于所述底部源漏插塞506的侧壁凸出的尺寸过小，由于所述第一刻蚀停止层551具有一定的横向尺寸，容易导致所述第一刻蚀停止层551覆盖所述底部源漏插塞506的顶面，从而影响顶部源漏插塞519与相对应的底部源漏插塞506之间的电连接效果。为此，本实施例中，所述开口的侧壁相对于所述底部源漏插塞506的侧壁凸出的尺寸为2纳米至10纳米。
本实施例中，所述开口的底部高于所述栅极结构503的顶部。
具体地，所述开口的底部高于所述栅极结构503的顶部为位于所述底部源漏插塞506顶部的第二刻蚀停止层552提供了空间位置。
需要说明的是，所述开口的深度不宜过大，也不宜过小。如果所述开口的深度过大，则加大了所述开口侧壁的所述第一刻蚀停止层551的填充难度；如果所述开口的深度过小，则容易导致所述第一刻蚀停止层551的深度过小，在形成所述栅极插塞518和顶部源漏插塞519的过程中，影响顶部源漏插塞519与相对应的底部源漏插塞506的对准精度、以及所述栅极插塞518与相对应的所述栅极结构503的对准精度，从而影响半导体的性能。为此，本实施例中，所述开口的深度为5纳米至40纳米。例如，所述开口的深度为10纳米、20纳米或30纳米。
本实施例中，所述第一刻蚀停止层551位于所述开口的侧壁。
本发明实施例通过位于开口的侧壁的第一刻蚀停止层551，在形成所述源漏接触孔和栅极接触孔的过程中，所述第一层间介质层505和第二层间介质层510的被刻蚀速率远大于所述第一刻蚀停止层551的被刻蚀速率，通过所述第一刻蚀停止层551，能够在形成栅极接触孔和源漏接触孔的过程中均实现自对准，这有利于提高所述栅极接触孔和源漏接触孔的位置精确度，从而同时提高了顶部源漏插塞519与相对应的底部源漏插塞506的对准精度、以及所述栅极插塞518与相对应的所述栅极结构503的对准精度，进而提高了半导体结构的性能。
本实施例中，以平行于所述基底表面且垂直于所述栅极结构503侧壁的方向为横向，所述第一刻蚀停止层551的横向尺寸为2纳米至10纳米。
需要说明的是，所述第一刻蚀停止层551的横向尺寸不宜过大，也不宜过小。如果所述第一刻蚀停止层551的横向尺寸过大，则容易过多地占用所述栅极结构503顶部的空间位置，导致形成的栅极插塞518达不到工艺要求，从而影响半导体的结构性能；如果所述第一刻蚀停止层551的横向尺寸过小，则在后续刻蚀工艺中，增大了对所述第一层间介质层505损伤的概率，降低顶部源漏插塞518与相对应的底部源漏插塞506的对准精度。为此，本实施例中，以平行于所述基底表面且垂直于所述栅极结构503侧壁的方向为横向，所述第一刻蚀停止层551的横向尺寸为2纳米至10纳米。例如，所述第一刻蚀停止层551的横向尺寸为5纳米。
所述第一刻蚀停止层551的材料包括氮化硅、碳化硅、碳氧化硅或碳纳化硅中的一种或多种。所述氮化硅、碳化硅、碳氧化硅或碳纳化硅普遍具有硬度大、耐磨损、耐刻蚀的特性，使所述第一刻蚀停止层551能保持良好的形貌。
本实施例中，所述第一刻蚀停止层551的材料为氮化硅。
本实施例中，所述半导体结构还包括：凹槽(图未示)，位于所述开口和底部源漏插塞506之间，所述凹槽的顶部与所述开口的底部相连通，且所述开口的侧壁和底部源漏插塞506的侧壁相齐平。
所述凹槽为第二刻蚀停止层552提供了空间位置。
需要说明的是，所述凹槽的深度不宜过大，也不宜过小。如果所述凹槽的深度过大，容易导致所述凹槽中的所述第二刻蚀停止层552过大，在形成所述顶部源漏插塞519的制程工艺中，增加了所述第二刻蚀停止层552的被刻蚀难度；如果所述凹槽的深度过小，则容易导致所述第二刻蚀停止层552过小，在形成所述顶部源漏插塞519的制程工艺中，增加了过刻蚀的概率，即增加了所述底部源漏插塞506被过刻蚀的概率，相应的，也增加了所述栅极结构503与顶部源漏插塞519发生短接的概率。为此，本实施例中，所述凹槽的深度为5纳米至25纳米。例如，所述凹槽的深度为10纳米、15纳米或者20纳米。
本实施例中，所述半导体结构还包括：第二刻蚀停止层552，位于所述凹槽中，所述第二刻蚀停止层552和所述第一刻蚀停止层551的材料相同。
在所述底部源漏插塞506的顶部形成顶部源漏插塞519的过程中，需要刻蚀所述第二层间介质层510，所述第二刻蚀停止层552能够起到刻蚀停止的作用，从而对所述底部源漏插塞506起到保护作用。
本实施例中，所述第二层间介质层510，位于所述第一层间介质层505、第一刻蚀停止层551和底部源漏插塞506的顶部。
所述第二层间介质层510为栅极插塞518和顶部源漏插塞519提供空间位置，其次，也用于实现栅极插塞518和顶部源漏插塞519之间的电隔离。
本实施例中，通过所述第二层间介质层510，使得栅极插塞518和顶部源漏插塞519的高度满足工艺需求。
所述第二层间介质层510的材料为绝缘材料，例如，包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述第二层间介质层510的材料为氧化硅。
本实施例中，所述栅极插塞518贯穿相邻所述第一刻蚀停止层551之间的所述第二层间介质层510和第一层间介质层505，所述栅极插塞518的底部与所述栅极结构503相连。
栅极插塞518用于实现栅极结构503与外部电路或其他互连结构之间的电连接。
本实施例中，所述顶部源漏插塞519，贯穿相邻所述第一刻蚀停止层551之间的所述第二层间介质层510，所述顶部源漏插塞519的底部与所述底部源漏插塞506相连。
顶部源漏插塞519与底部源漏插塞506构成源漏插塞，从而实现所述源漏掺杂层507与其他互连结构或外部电路的电连接。
需要说明的是，所述顶部源漏插塞519还贯穿所述第二刻蚀停止层552。
具体地，所述顶部源漏插塞519还贯穿所述第二刻蚀停止层552增大了所述顶部源漏插塞519的体积，在与其他互连结构或外部电路的电连接的过程中，获得更好的电连接效果。
需要说明的是，在其他实施例中，所述半导体结构可以不包括所述凹槽，即所述底部源漏插塞506的顶部与所述第一刻蚀阻挡层551的底部相齐平，相应的，所述底部源漏插塞506的顶部也就不包括所述第二刻蚀停止层552，即所述开口的底部与所述底部源漏插塞506的顶部相齐平。
图7是本发明半导体结构第二实施例的结构示意图。
本发明半导体结构与第一实施例的相同之处在此不再赘述，本发明半导体结构与第一实施例的不同之处在于：
所述半导体结构还包括：底部残余层652，位于所述开口的底部并与所述第一刻蚀停止层651相连；保护层609，位于所述开口中并覆盖所述底部残余层652，且所述保护层609的顶部与所述第一刻蚀停止层651的顶部齐平。
在形成所述第一刻蚀停止层651的过程中，所述保护层609对所述第一刻蚀停止层651的顶部起到保护作用，提高了所述第一刻蚀停止层651顶面的平整度。
具体地，在形成第一刻蚀停止层651的过程中，在所述开口的底部和侧壁以及所述第一层间介质层(未标示)的顶部形成刻蚀停止材料层后，在剩余所述开口中形成覆盖所述刻蚀停止材料层的保护材料层，随后对所述保护材料层和刻蚀停止材料层进行平坦化处理，直至露出所述第一层间介质层顶部，并保留所述开口侧壁的剩余刻蚀停止材料层作为第一刻蚀停止层651，保留所述开口中剩余保护材料层作为所述保护层609。
相应的，所述开口底部的刻蚀停止材料层被所述保护层609所覆盖，从而被保留，作为所述底部残余层652，所述底部残余层652和第一刻蚀停止层651为一体结构。
因此，本实施例中，所述第一刻蚀停止层651的顶面为平坦面。
所述第一刻蚀停止层651的顶面为平坦面，使得所述顶部源漏插塞与相对应的底部源漏插塞606的对准精度、以及所述栅极插塞与相对应的所述栅极结构603的对准精度更高。
而且，所述底部残余层652相应覆盖位于所述凹槽(未标示)中的第二刻蚀停止层(未标示)。
需要说明的是，为了便于图示，图7中采用虚线表示所述底部残余层652和第二刻蚀停止层的交界面。
所述保护层609的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述保护层609的材料包括氧化硅。
本实施例中，所述顶部源漏插塞的底部与所述底部源漏插塞相连。因此，所述顶部源漏插塞还贯穿所述保护层609和底部残余层652。
本实施例中，所述底部源漏插塞的顶部与所述栅极结构的顶部齐平。
对本实施例所述结构的具体描述，可参考第一实施例的相关描述，本实施例在此不再赘述。
图8是本发明半导体结构第三实施例的结构示意图。
本发明半导体结构与第一实施例的相同之处在此不再赘述，本发明半导体结构与第一实施例的不同之处在于：
所述半导体结构还包括：底部残余层852，位于所述开口的底部并与所述第一刻蚀停止层851相连；保护层809，位于所述开口中并覆盖所述底部残余层852，且所述保护层809的顶部与所述第一刻蚀停止层651的顶部齐平。
此外，所述半导体结构不包括凹槽(图未示)，即所述底部源漏插塞806的顶部与所述第一刻蚀阻挡层851的底部相齐平，相应的，即所述开口的底部与所述底部源漏插塞506的顶部相齐平。
在形成所述第一刻蚀停止层851的过程中，所述保护层809对所述第一刻蚀停止层851的顶部起到保护作用，提高了所述第一刻蚀停止层851顶面的平整度。
所述保护层809的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述保护层809的材料包括氧化硅。
本实施例中，所述顶部源漏插塞的底部与所述底部源漏插塞相连。因此，所述顶部源漏插塞还贯穿所述保护层809。
所述底部源漏插塞806的顶部高于所述栅极结构803的顶部。
具体地，所述底部源漏插塞806的顶部高于所述栅极结构803的顶部增大了所述底部源漏插塞806的体积，在与顶部源漏插塞或外部电路的电连接的过程中，获得更好的电连接效果。
对本实施例所述结构的具体描述，可结合参考第一实施例和第二实施例的相关描述，本实施例在此不再赘述。
图9至图18是本发明半导体结构的形成方法第一实施例中各步骤对应的结构示意图。
参考图9至图11，提供基底，所述基底上形成有栅极结构103，所述栅极结构103两侧的基底内形成有源漏掺杂层107，相邻所述栅极结构103之间形成有电连接所述源漏掺杂层107的底部源漏插塞106，所述基底上形成有覆盖所述栅极结构103的第一层间介质层105，所述第一层间介质层105中形成有露出所述底部源漏插塞106顶部的开口109(如图11所示)。
所述基底用于为后续工艺制程提供工艺平台。
本实施例中，所述基底用于形成鳍式场效应晶体管(FinFET)。所述基底包括衬底100以及凸出于衬底100的鳍部101。在其他实施例中，当基底用于形成平面型场效应晶体管时，基底相应为平面型衬底。
本实施例中，所述鳍部101的材料与所述衬底100的材料相同，均为硅。在其他实施例中，所述衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
在器件工作时，所述栅极结构103用于控制导电沟道的开启或关断。
本实施例中，所述栅极结构103位于衬底100上，所述栅极结构103横跨所述鳍部101且覆盖所述鳍部101的部分顶部和部分侧壁。
本实施例中，所述栅极结构103为金属栅极结构，所述栅极结构103包括高k栅介质层、位于高k栅介质层上的功函数层、以及位于功函数层上的栅电极层。
本实施例中，所述源漏掺杂层107位于栅极结构103两侧的鳍部101中。
当形成NMOS晶体管时，所述源漏掺杂层107包括掺杂有N型离子的应力层，所述应力层的材料为Si或SiC，所述应力层为NMOS晶体管的沟道区提供拉应力作用，从而有利于提高NMOS晶体管的载流子迁移率，其中，所述N型离子为P离子、As离子或Sb离子；当形成PMOS晶体管时，所述源漏掺杂层107包括掺杂有P型离子的应力层，所述应力层的材料为Si或SiGe，所述应力层为PMOS晶体管的沟道区提供压应力作用，从而有利于提高PMOS晶体管的载流子迁移率，其中，所述P型离子为B离子、Ga离子或In离子。
需要说明的是，如图9所示，本实施例中，所述栅极结构103的侧壁上还形成有侧墙102。
侧墙102用于定义源漏掺杂层107的形成区域，侧墙102还用于保护栅极结构103的侧壁。所述侧墙102可以为单层结构或叠层结构，所述侧墙102的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述侧墙102为单层结构，所述侧墙102的材料为氮化硅。
所述提供基底的步骤中，所述栅极结构103的顶部和第一层间介质层105之间还形成有第三刻蚀停止层104。
所述第三刻蚀停止层104用于在后续形成露出所述栅极结构103的栅极接触孔的过程中作为刻蚀停止层，从而保护所述栅极结构103。
所述第三刻蚀停止层104的材料包括氧化硅、氮化硅、氮氧化硅、碳化硅和含碳氮化硅中的一种或者几种的组合。本实施例中，所述第三刻蚀停止层104的材料为氮化硅。
本实施例中，相邻所述栅极结构103之间形成有电连接所述源漏掺杂层107的底部源漏插塞106。
底部源漏插塞106与源漏掺杂层107相接触，用于使源漏掺杂层107与外部电路或其他互连结构之间实现电连接。
其中，后续在底部源漏插塞106上形成与底部源漏插塞106相接触的顶部源漏插塞，顶部源漏插塞与源漏掺杂层107之间通过底部源漏插塞106实现电连接。
本实施例中，底部源漏插塞106的材料为钨。在其他实施例中，底部源漏插塞的材料还可以为钌或钴等导电材料。
本实施例中，所述提供基底的步骤中，所述底部源漏插塞106的顶部高于所述栅极结构103的顶部。
所述底部源漏插塞106的顶部高于所述栅极结构103的顶部为后续回刻蚀部分所述底部源漏插塞106形成凹槽提供空间位置。
所述第一层间介质层105用于实现所述底部源漏插塞106之间的电隔离。
本实施例中，所述第一层间介质层105为层间介质层(Inter Layer Dielectric，ILD)。所述第一层间介质层105的材料为绝缘材料，第一层间介质层105的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述第一层间介质层105的材料为氧化硅。
所述开口109为后续形成第一刻蚀停止层提供空间位置。
本实施例中，如图9所示，在形成所述开口109之前，所述底部源漏插塞106贯穿相邻所述栅极结构103之间的第一层间介质层105，即所述底部源漏插塞106顶部和第一层间介质层105顶部相齐平。
所述底部源漏插塞106贯穿相邻所述栅极结构103之间的第一层间介质层105是为了与所述源漏掺杂层107相接触，从而使源漏掺杂层107与外部电路或其他互连结构之间实现电连接。
相应的，形成所述开口109的步骤包括：如图10所示，回刻蚀部分厚度的所述底部源漏插塞106，形成由所述第一层间介质层105和所述底部源漏插塞106的顶部围成的初始开口108；如图11所示，对所述初始开口108的侧壁进行横向刻蚀。
本实施例中，形成所述开口109的步骤中，所述开口109的侧壁相对于所述底部源漏插塞106的侧壁凸出。
所述开口109的侧壁相对于所述底部源漏插塞106的侧壁凸出，因此，后续在所述底部源漏插塞106露出的开口109侧壁形成第一刻蚀停止层后，降低所述第一刻蚀停止层覆盖所述底部源漏插塞106顶面的概率，也就是说，使得所述第一刻蚀停止层露出更多的底部源漏插塞106的顶面，相应的，后续在所述底部源漏插塞106顶面形成顶部源漏插塞后，使得所述底部源漏插塞106和顶部源漏插塞的接触面积较大，从而提高所述底部源漏插塞106和顶部源漏插塞的电连接效果，有利于提高半导体结构的性能。
本实施例中，在所述提供基底的步骤中，所述开口109的深度为5纳米至40纳米。
需要说明的是，所述开口109的深度不宜过大，也不宜过小。如果所述开口109的深度过大，则加大了后续在所述开口109侧壁形成所述第一刻蚀停止层的填充难度；如果所述开口109的深度过小，则容易导致所述第一刻蚀停止层的深度过小，在后续形成所述栅极插塞和顶部源漏插塞的过程中，影响顶部源漏插塞与相对应的底部源漏插塞106的对准精度、以及所述栅极插塞与相对应的所述栅极结构103的对准精度，从而影响半导体的性能。为此，本实施例中，所述开口109的深度为5纳米至40纳米。例如，所述开口109的深度为10纳米、20纳米或30纳米。
参考图12至图14，在所述开口109的侧壁形成第一刻蚀停止层151(如图14所示)。
后续制程还包括：形成覆盖所述第一层间介质层105、第一刻蚀停止层151和底部源漏插塞106的第二层间介质层；刻蚀所述第二层间介质层和第一层间介质层105，在相邻所述第一刻蚀停止层151之间形成露出所述栅极结构103的栅极接触孔，所述栅极接触孔用于形成栅极插塞；刻蚀所述第二层间介质层，在相邻所述第一刻蚀停止层151之间形成露出所述底部源漏插塞106的源漏接触孔，所述源漏接触孔用于形成顶部源漏插塞。通过在所述开口109的侧壁形成第一刻蚀停止层151，在后续形成所述源漏接触孔和栅极接触孔的过程中，所述第一层间介质层105和第二层间介质层的被刻蚀速率远大于所述第一刻蚀停止层151的被刻蚀速率，通过所述第一刻蚀停止层151，能够在形成栅极接触孔和源漏接触孔的过程中均实现自对准，这有利于提高所述栅极接触孔和源漏接触孔的位置精确度，从而同时提高了顶部源漏插塞与相对应的底部源漏插塞106的对准精度、以及所述栅极插塞与相对应的所述栅极结构103的对准精度，进而提高了半导体结构的性能。
如图12所示，在形成所述开口109之后，在形成所述第一刻蚀停止层151之前，还包括：回刻蚀所述开口109底部的部分厚度的所述底部源漏插塞106，形成凹槽161，所述凹槽161的顶部与所述开口109的底部相连通。
所述凹槽161为后续形成第二刻蚀停止层提供了空间位置。
本实施例中，回刻蚀所述开口109底部的部分厚度的所述底部源漏插塞106的步骤中，所述凹槽161的深度为5纳米至25纳米。
需要说明的是，所述凹槽161的深度不宜过大，也不宜过小。如果所述凹槽161的深度过大，则容易导致所述凹槽中的所述第二刻蚀停止层152过大，在后续形成所述顶部源漏插塞的制程工艺中，增加了所述第二刻蚀停止层152的被刻蚀难度；如果所述凹槽161的深度过小，则容易导致所述第二刻蚀停止层152过小，在后续形成所述顶部源漏插塞的制程工艺中，增加了过刻蚀的概率，即增加了所述底部源漏插塞被过刻蚀的概率，相应的，也增加了所述栅极结构103与顶部源漏插塞发生短接的概率。为此，本实施例中，所述凹槽161的深度为5纳米至25纳米。例如，所述凹槽161的深度为10纳米、15纳米或者20纳米。
本实施例中，在所述开口109的侧壁形成所述第一刻蚀停止层151的步骤包括：如图13所示，在所述开口109的底部和侧壁、以及所述第一层间介质层105的顶部形成刻蚀停止材料层131；如图14所示，去除所述第一层间介质层105顶部和所述开口109底部的所述刻蚀停止材料层131，保留位于所述开口109侧壁的剩余的所述刻蚀停止材料层131作为第一刻蚀停止层151。
所述刻蚀停止材料层131为形成所述第一刻蚀停止层151提供了工艺基础。
本实施例中，采用原子层沉积工艺形成所述刻蚀停止材料层131。在其他实施例中，也可以采用化学气相沉积工艺形成所述刻蚀停止材料层。
需要说明的是，形成所述第一刻蚀停止层151的步骤中，所述刻蚀停止材料层131还填充于所述凹槽161中，形成位于所述凹槽161中的第二刻蚀停止层152。
本实施例中，在所述开口109的底部和侧壁、以及所述第一层间介质层105的顶部形成刻蚀停止材料层131的步骤中，所述刻蚀停止材料层131还填充于所述凹槽161中。其中，所述刻蚀停止材料层131不仅覆盖所述开口109的底部和侧壁，还覆盖所述凹槽161的底部和侧壁，且位于所述凹槽161的相对侧壁的刻蚀停止材料层131相接触，从而填充满所述凹槽161。相应的，这使得所述凹槽161中的刻蚀停止材料层131厚度较大，因此，去除所述第一层间介质层105顶部和所述开口109底部的所述刻蚀停止材料层131后，使得所述凹槽161中的刻蚀停止材料层131能够被保留。
所述第二刻蚀停止层152在后续形成源漏接触孔的过程中，能够起到刻蚀停止层的作用，从而对所述底部源漏插塞106的顶面起到保护作用。
本实施例中，采用各向异性的干法刻蚀工艺(例如，等离子体干法刻蚀工艺)去除所述第一层间介质层105顶部和所述开口109底部的所述刻蚀停止材料层131，从而使得所述开口109侧壁和所述凹槽161中的刻蚀停止材料层131能够被保留。
需要说明的是，去除所述第一层间介质层105顶部和所述开口109底部的所述刻蚀停止材料层131的过程中，省去旋涂光刻胶、掩膜等工艺步骤，即采用无掩膜的方式，直接利用等离子体干法刻蚀工艺与所述刻蚀停止材料层131发生物理反应，从而去除所述第一层间介质层105顶部和所述开口109底部的所述刻蚀停止材料层131。
参考图15，形成覆盖所述第一层间介质层105、第一刻蚀停止层151和底部源漏插塞106的第二层间介质层110。
所述第二层间介质层110为形成栅极接触孔和源漏接触孔提供空间位置，其次，也用于实现后续形成的栅极插塞和顶部源漏插塞之间的电隔离。
本实施例中，通过所述第二层间介质层110，使得栅极插塞和顶部源漏插塞的高度满足工艺需求。
所述第二层间介质层110的材料为绝缘材料，例如，包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，第二层间介质层110的材料为氧化硅。
参考图16至图17，刻蚀所述第二层间介质层110和第一层间介质层105，在相邻所述第一刻蚀停止层151之间形成露出所述栅极结构103的栅极接触孔160，所述栅极接触孔160用于形成栅极插塞；刻蚀所述第二层间介质层110，在相邻所述第一刻蚀停止层151之间形成露出所述底部源漏插塞106的源漏接触孔171，所述源漏接触孔171用于形成顶部源漏插塞119。
需要说明的是，参考图16，在形成所述第二层间介质层110之后，在形成所述栅极接触孔160和顶部源漏插塞119之前，还包括：形成图形化的硬掩膜层112，所述硬掩膜层112的开口111暴露所述栅极结构103顶部上方的所述第二层间介质层110、以及所述底部源漏插塞106顶部上方的所述第二层间介质层110。
具体地，本实施例中，所述硬掩膜层112用于形成暴露栅极结构103的栅极接触孔160和暴露底部源漏插塞106的源漏接触孔171。
本实施例中，所述硬掩膜层112的材料包括氮化钛(TiN)、氮化钽(TaN)、氧化钛(TiOx)、氧化钽、钨碳复合材料中的一种或多种。
需要说明的是，在形成所述栅极接触孔160的过程中，还包括：刻蚀所述栅极结构103顶部的所述第三刻蚀停止层104。
本实施例中，形成所述栅极接触孔160的步骤包括：以所述硬掩膜层112为掩膜，刻蚀所述二层间介质层110和第一层间介质层105，直至形成暴露所述第三刻蚀停止层104的初始栅极接触孔(图未示)；刻蚀去除所述初始栅极接触孔暴露的第三刻蚀停止层104，形成栅极接触孔160。
需要说明的是，在相邻所述第一刻蚀停止层151之间形成露出所述底部源漏插塞106的源漏接触孔171的步骤中，在刻蚀所述第二层间介质层110后，还刻蚀所述第二刻蚀停止层152。
本实施例中，形成所述源漏接触孔171的步骤包括：以所述硬掩膜层112为掩膜，刻蚀所述二层间介质层110，直至形成暴露所述第二刻蚀停止层152的初始源漏接触孔(图未示)；刻蚀去除所述初始源漏接触孔暴露的第二刻蚀停止层152，在相邻所述第一刻蚀停止层151之间形成露出所述底部源漏插塞106的源漏接触孔171。
本实施例中，采用干法刻蚀工艺去除所述栅极结构103顶部的所述第二层间介质层110和第一层间介质层105，形成露出所述栅极结构103的栅极接触孔160；采用干法刻蚀工艺去除所述底部源漏插塞106顶部的所述第二层间介质层110，形成露出所述底部源漏插塞106的源漏接触孔171。
所述干法刻蚀工艺具有各向异性刻蚀的特性，从而有利于精确控制所述栅极接触孔160和源漏接触孔171的尺寸和侧壁形貌。
具体的，本实施例中，所述栅极接触孔160和源漏接触孔171是在同一个步骤中形成的，在形成所述栅极接触孔160的过程中，以所述栅极结构103顶部的所述第三刻蚀停止层104作为刻蚀停止位置，在形成所述源漏接触孔171的过程中，以所述底部源漏插塞106顶部的所述第二刻蚀停止层152作为刻蚀停止位置。
需要说明的是，形成所述栅极接触孔160和源漏接触孔171之后，还包括：去除所述硬掩膜层112。
还需要说明的是，在其他实施例中，根据工艺需求，也可以在不同步骤中分别形成所述栅极接触孔和源漏接触孔。
参考图18，所述形成方法还包括：在所述栅极接触孔160中形成栅极插塞118，在所述源漏接触孔171中形成顶部源漏插塞119。
栅极插塞118用于实现栅极结构103与外部电路或其他互连结构之间的电连接。
顶部源漏插塞119和底部源漏插塞106构成源漏插塞，从而实现所述源漏掺杂层108与其他互连结构或外部电路的电连接。
具体地，向所述栅极接触孔160和源漏接触孔171内填充导电材料后，对所述导电材料进行平坦化处理，保留所述栅极接触孔160内的导电材料作为栅极插塞118，保留所述源漏接触孔171内的导电材料作为顶部源漏插塞119。
图19至图21是本发明半导体结构的形成方法第二实施例中各步骤对应的结构示意图。
本发明实施例与第一实施例的相同之处在此不再赘述，本发明实施例与第一实施例的不同之处在于：
如图20所示，在形成第一刻蚀停止层251的过程中，在形成刻蚀停止材料层231之后，在形成第一刻蚀停止层251之前，还包括：在剩余所述开口(图未示)中形成保护层209。
具体地，参考图21，形成所述第一刻蚀停止层251的步骤包括：如图20，在所述开口的底部和侧壁以及所述第一层间介质205的顶部形成刻蚀停止材料层231；形成所述刻蚀停止材料层231后，在剩余所述开口中形成保护层209；如图21所示，以所述第一层间介质层205的顶部作为停止位置，对所述刻蚀停止材料层231和保护层209进行平坦化处理，去除高于所述第一层间介质层205顶部的所述刻蚀停止材料层231和保护层209，保留所述开口侧壁的剩余的所述刻蚀停止材料层231作为第一刻蚀停止层251。
参考图19至图20，形成所述保护层209的步骤包括：形成覆盖所述刻蚀停止材料层231的保护材料层208；以所述刻蚀停止材料层231的顶部作为停止位置，对所述保护材料层208进行平坦化处理，去除高于所述刻蚀停止材料层231顶部的所述的保护材料层208，保留所述开口中剩余的所述保护材料层208作为所述保护层209。
通过先以所述刻蚀停止材料层231的顶部作为停止位置，对所述保护材料层208进行平坦化处理，有利于使得所述保护层209和刻蚀停止材料层231的顶面相齐平，以便于后续能够同时对所述刻蚀停止材料层231和保护层209进行平坦化处理，相应使得第一刻蚀停止层251的顶面为平面。
所述保护层209在后续形成第一刻蚀停止层的过程中，对所述第一刻蚀停止层的顶面起到保护的作用，提高了所述第一刻蚀停止层顶面的平整度。
本实施例中，所述平坦化处理的工艺包括化学机械研磨工艺和干法刻蚀工艺中的一种或两种。
作为一种示例，所述平坦化处理的工艺为化学机械研磨工艺。所述化学机械研磨工艺具有研磨效率高、表面平整度高的特点，可以在保证去除所述保护材料层208的同时，使所述保护层209的表面较为平整。
所述保护层209的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述保护层209的材料为氧化硅。
需要说明是，在形成所述第一刻蚀停止层251的过程中，在所述保护层209的保护作用下，所述开口底部的刻蚀停止材料层231被保留，因此，所述开口底部残留的所述刻蚀停止材料层231作为底部残余层252。
相应的，所述底部残余层252覆盖位于凹槽(未标示)中的第二刻蚀停止层(未标示)。
其中，为了便于图示，图21中采用虚线表示第二刻蚀停止层和底部残余层252的交界面。
所述底部残余层252在后续形成源漏接触孔的过程中会被去除。
图22至图23是本发明半导体结构的形成方法第三实施例中各步骤对应的结构示意图。
本发明实施例与第一实施例的相同之处在此不再赘述，本发明实施例与第一实施例的不同之处在于：
参考图22，在形成所述开口309之后，不对所述开口309底部的所述底部源漏插塞306进行回刻蚀，而是直接在所述开口309的底部和侧壁、以及所述第一层间介质层305的顶部形成刻蚀停止材料层331。
本实施例中，采用原子层沉积工艺形成所述刻蚀停止材料层331。
参考图23，在所述开口309的侧壁形成第一刻蚀停止层351。
本实施例中，采用干法刻蚀工艺刻蚀所述刻蚀停止材料层331，去除位于所述第一层间介质层305顶部和开口309底部的刻蚀停止材料层331，形成所述第一刻蚀停止层351。
对本实施例所述形成方法的具体描述，可参考第一实施例的相关描述，本实施例在此不再赘述。
图24至图26是本发明半导体结构的形成方法第四实施例中各步骤对应的结构示意图。
本发明实施例与第一实施例的相同之处在此不再赘述，本发明实施例与第一实施的不同之处在于：
本实施例省去了形成凹槽的步骤。
此外，参考图25至图26，形成所述第一刻蚀停止层451的步骤包括：在所述开口(未标示)的底部和侧壁以及所述第一层间介质层405的顶部形成刻蚀停止材料层431；形成所述刻蚀停止材料层431后，在剩余所述开口中形成保护层409；以所述第一层间介质层405的顶部作为停止位置，对所述刻蚀停止材料层431和保护层409进行平坦化处理，去除高于所述第一层间介质层405顶部的所述刻蚀停止材料层431和保护层409，保留所述开口侧壁的剩余的所述刻蚀停止材料层431作为第一刻蚀停止层451。
需要说明是，对所述刻蚀停止材料层431和保护层409进行平坦化处理后，所述开口底部残留的所述刻蚀停止材料层431作为底部残余层452。
所述底部残余层452在后续形成源漏接触孔的过程中会被去除。
而且，在后续形成源漏接触孔的过程中，所述底部残余层452能够起到刻蚀停止层的作用，且由于栅极结构顶部形成有第三刻蚀停止层，从而能够使源漏接触孔和栅极接触孔在同一步骤中形成，从而简化了工艺步骤。
参考图24至图25，形成所述保护层409的步骤包括：形成覆盖所述刻蚀停止材料层431的保护材料层408；以所述刻蚀停止材料层431的顶部作为停止位置，对所述保护材料层408进行平坦化处理，去除高于所述刻蚀停止材料层431顶部的所述的保护材料层408，保留所述开口中剩余的所述保护材料层408作为所述保护层409。
通过先以所述刻蚀停止材料层431的顶部作为停止位置，对所述保护材料层408进行平坦化处理，有利于使得所述保护层409和刻蚀停止材料层431的顶面相齐平，以便于后续能够同时对所述刻蚀停止材料层431和保护层409进行平坦化处理，相应使得第一刻蚀停止层451的顶面为平面。
所述保护层409在形成第一刻蚀停止层451的过程中，对所述第一刻蚀停止层451的顶面起到保护的作用，提高了所述第一刻蚀停止层451顶面的平整度。
本实施例中，所述平坦化处理的工艺包括化学机械研磨工艺和干法刻蚀工艺中的一种或两种。
作为一种示例，所述平坦化处理的工艺为化学机械研磨工艺，所述化学机械研磨工艺具有研磨效率高、表面平整度高的优点，可以在保证去除所述保护材料层408的同时，使所述保护层409的表面较为平整。
所述保护层409的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。本实施例中，所述保护层409的材料为氧化硅。
对本实施例所述形成方法的具体描述，可参考第一实施例的相关描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (23)

1.一种半导体结构，其特征在于，包括：
基底，所述基底上形成有栅极结构，所述栅极结构两侧的基底内形成有源漏掺杂层，相邻所述栅极结构之间形成有电连接所述源漏掺杂层的底部源漏插塞，所述基底上形成有覆盖所述栅极结构的第一层间介质层，所述第一层间介质层中形成有露出所述底部源漏插塞的顶部的开口；
第一刻蚀停止层，位于所述开口的侧壁；
第二层间介质层，位于所述第一层间介质层、第一刻蚀停止层和底部源漏插塞的顶部；
栅极插塞，贯穿相邻所述第一刻蚀停止层之间的所述第二层间介质层和第一层间介质层，所述栅极插塞的底部与所述栅极结构相连；
顶部源漏插塞，贯穿相邻所述第一刻蚀停止层之间的所述第二层间介质层，所述顶部源漏插塞的底部与所述底部源漏插塞相连。
2.如权利要求1所述的半导体结构，其特征在于，所述开口的侧壁相对于所述底部源漏插塞的侧壁凸出。
3.如权利要求2所述的半导体结构，其特征在于，所述开口的底部高于所述栅极结构的顶部；
所述半导体结构还包括：凹槽，位于所述开口和底部源漏插塞之间，所述凹槽的顶部与所述开口的底部相连通，且所述开口的侧壁和底部源漏插塞的侧壁相齐平；第二刻蚀停止层，位于所述凹槽中，所述第二刻蚀停止层和所述第一刻蚀停止层的材料相同；
所述顶部源漏插塞还贯穿所述第二刻蚀停止层。
4.如权利要求3所述的半导体结构，其特征在于，所述凹槽的底部低于或齐平于所述栅极结构的顶部。
5.如权利要求3所述的半导体结构，其特征在于，所述凹槽的深度为5纳米至25纳米。
6.如权利要求3所述的半导体结构，其特征在于，所述开口的深度为5纳米至40纳米。
7.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：底部残余层，位于所述开口的底部并与所述第一刻蚀停止层相连；
保护层，位于所述开口中并覆盖所述底部残余层，且所述保护层的顶部与所述第一刻蚀停止层的顶部齐平；
所述顶部源漏插塞还贯穿所述保护层和底部残余层。
8.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：第三刻蚀停止层，位于所述栅极插塞露出的栅极结构顶部和第一层间介质层之间。
9.如权利要求2所述的半导体结构，其特征在于，所述开口的侧壁相对于所述底部源漏插塞的侧壁凸出的尺寸为2纳米至10纳米。
10.如权利要求1所述的半导体结构，其特征在于，以平行于所述基底表面且垂直于所述栅极结构侧壁的方向为横向，所述第一刻蚀停止层的横向尺寸为2纳米至10纳米。
11.如权利要求1所述的半导体结构，其特征在于，所述第一刻蚀停止层的材料包括氮化硅、碳化硅、碳氧化硅或碳纳化硅中的一种或多种。
12.如权利要求7所述的半导体结构，其特征在于，所述保护层的材料包括氧化硅。
13.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上形成有栅极结构，所述栅极结构两侧的基底内形成有源漏掺杂层，相邻所述栅极结构之间形成有电连接所述源漏掺杂层的底部源漏插塞，所述基底上形成有覆盖所述栅极结构的第一层间介质层，所述第一层间介质层中形成有露出所述底部源漏插塞顶部的开口；
在所述开口的侧壁形成第一刻蚀停止层；
形成覆盖所述第一层间介质层、第一刻蚀停止层和底部源漏插塞的第二层间介质层；
刻蚀所述第二层间介质层和第一层间介质层，在相邻所述第一刻蚀停止层之间形成露出所述栅极结构的栅极接触孔，所述栅极接触孔用于形成栅极插塞；
刻蚀所述第二层间介质层，在相邻所述第一刻蚀停止层之间形成露出所述底部源漏插塞的源漏接触孔，所述源漏接触孔用于形成顶部源漏插塞。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，形成所述开口的步骤中，所述开口的侧壁相对于所述底部源漏插塞的侧壁凸出。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤中，所述底部源漏插塞的顶部高于所述栅极结构的顶部；
在形成所述开口之后，在形成所述第一刻蚀停止层之前，还包括：回刻蚀所述开口底部的部分厚度的所述底部源漏插塞，形成凹槽，所述凹槽的顶部与所述开口的底部相连通；
形成所述第一刻蚀停止层的步骤中，所述第一刻蚀停止层的材料还填充于所述凹槽中，形成位于所述凹槽中的第二刻蚀停止层；
在相邻所述第一刻蚀停止层之间形成露出所述底部源漏插塞的源漏接触孔的步骤中，在刻蚀所述第二层间介质层后，还刻蚀所述第二刻蚀停止层。
16.如权利要求15所述的半导体结构的形成方法，其特征在于，回刻蚀所述开口底部的部分厚度的所述底部源漏插塞的步骤中，所述凹槽的深度为5纳米至25纳米。
17.如权利要求15所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤中，所述开口的深度为5纳米至40纳米。
18.如权利要求14所述的半导体结构的形成方法，其特征在于，在形成所述开口之前，所述底部源漏插塞贯穿相邻所述栅极结构之间的第一层间介质层；
形成所述开口的步骤包括：回刻蚀部分厚度的所述底部源漏插塞，形成由所述第一层间介质层和所述底部源漏插塞顶部围成的初始开口；对所述初始开口的侧壁进行横向刻蚀。
19.如权利要求13所述的半导体结构的形成方法，其特征在于，形成所述第一刻蚀停止层的步骤包括：在所述开口的底部和侧壁、以及所述第一层间介质层的顶部形成刻蚀停止材料层；去除所述第一层间介质层顶部和所述开口底部的所述刻蚀停止材料层，保留位于所述开口侧壁的剩余的所述刻蚀停止材料层作为第一刻蚀停止层。
20.如权利要求13所述的半导体结构的形成方法，其特征在于，形成所述第一刻蚀停止层的步骤包括：在所述开口的底部和侧壁以及所述第一层间介质层的顶部形成刻蚀停止材料层；形成所述刻蚀停止材料层后，在剩余所述开口中形成保护层；以所述第一层间介质层的顶部作为停止位置，对所述刻蚀停止材料层和保护层进行平坦化处理，去除高于所述第一层间介质层顶部的所述刻蚀停止材料层和保护层，保留所述开口侧壁的剩余的所述刻蚀停止材料层作为第一刻蚀停止层。
21.如权利要求20所述的半导体结构的形成方法，其特征在于，形成所述保护层的步骤包括：形成覆盖所述刻蚀停止材料层的保护材料层；以所述刻蚀停止材料层的顶部作为停止位置，对所述保护材料层进行平坦化处理，去除高于所述刻蚀停止材料层顶部的所述的保护材料层，保留所述开口中剩余的所述保护材料层作为所述保护层。
22.如权利要求20或21所述的半导体结构的形成方法，其特征在于，所述平坦化处理的工艺包括化学机械研磨工艺和干法刻蚀工艺中的一种或两种。
23.如权利要求13所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤中，所述栅极结构的顶部和第一层间介质层之间还形成有第三刻蚀停止层。
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