CN114141702A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底，基底包括衬底、位于衬底上的栅极结构、位于栅极结构两侧的源漏掺杂层以及位于栅极结构两侧且覆盖源漏掺杂层的层间介质层，覆盖栅极结构和层间介质层的第一介电层，贯穿第一介电层和层间介质层的第一插塞和第二插塞，第一插塞与源漏掺杂层连接，第二插塞与栅极结构连接，第一介电层的顶面高于第一插塞和第二插塞的顶面；形成金属互连保护层，金属互连保护层覆盖第一介电层的侧壁；在第一介电层上形成第二介电层，第二介电层开设有露出第一插塞的第一通孔以及露出第二插塞的第二通孔。所述方法提高了半导体结构的电学性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体器件的后段制作过程中，通常需要进行金属互连结构形成工艺。所述金属互连结构形成工艺通常在半导体衬底上进行，所述半导体衬底上通常具有有源区，所述有源区上形成有诸如晶体管和电容器等半导体器件。金属互连结构中，通常可有多层通孔互连结构和金属互连线，多层金属互连线之间可以通过通孔互连结构电连接。在前一层通孔互连结构上形成后一层金属互连线、或在前一层金属互连线上形成后一层通孔互连结构时，通常先在前一层通孔互连结构或金属互连线上形成层间介质层，之后在层间介质层中形成通孔(Via)和互连沟槽(Trench)，最后采用金属填充通孔和互连沟槽，形成后一层通孔互连结构或金属互连线。
其中，在形成通孔或互连沟槽后，采用金属填充通孔和沟槽之前，通常还在通孔或互连沟槽的底面和侧壁形成粘合层。
然而，现有的半导体工艺形成的器件性能不佳。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提升器件的电学性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：
提供基底，所述基底包括衬底、位于所述衬底上的栅极结构、位于所述栅极结构两侧的源漏掺杂层以及位于所述栅极结构两侧且覆盖所述源漏掺杂层的层间介质层，覆盖所述栅极结构和所述层间介质层的第一介电层，贯穿所述第一介电层和层间介质层的第一插塞和第二插塞，所述第一插塞与所述源漏掺杂层连接，所述第二插塞与所述栅极结构连接，所述第一介电层的顶面高于所述第一插塞和所述第二插塞的顶面；
形成金属互连保护层，所述金属互连保护层覆盖所述第一介电层的侧壁；
在所述第一介电层上形成第二介电层，所述第二介电层开设有露出所述第一插塞的第一通孔以及露出所述第二插塞的第二通孔。
相应的，本发明实施例还提供一种半导体结构，包括：
基底，所述基底包括衬底、位于所述衬底上的栅极结构、位于所述栅极结构两侧的源漏掺杂层以及位于所述栅极结构两侧且覆盖所述源漏掺杂层的层间介质层，覆盖所述栅极结构和所述层间介质层的第一介电层，贯穿所述第一介电层和层间介质层的第一插塞第二插塞，所述第一插塞与所述源漏掺杂层连接，所述第二插塞与所述栅极结构连接，所述第一介电层的顶面高于所述第一插塞和所述第二插塞的顶面；
金属互连保护层，所述金属互连保护层保型覆盖所述第一介电层的侧壁；
第二介电层，覆盖所述第一介电层，所述第二介电层开设有露出所述第一插塞的第一通孔以及露出所述第二插塞的第二通孔。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供的半导体结构的形成方法中，在将连接所述源漏掺杂层的第一插塞以及连接所述栅极结构的所述第二插塞连出之前，先在顶面高于所述第一插塞和所述第二插塞的顶面的第一介电层的侧壁形成金属互连保护层，然后再在所述第一介电层上形成第二介电层，所述第二介电层开设有露出所述第一插塞的第一通孔以及露出所述第二插塞的第二通孔。在刻蚀形成第二介电层的过程中，金属互连保护层可以作为刻蚀停止层，从而避免第一插塞和第二插塞之间的用于隔离第一插塞和第二插塞的第一介电层被刻蚀掉，后续在第一通孔和第二通孔内形成第三插塞后，金属互连保护层以及金属互连保护层之间的第一介电层共同作为第一插塞和第二插塞的隔离结构，能够避免第三插塞同时连接第一插塞和第二插塞，从而避免第三插塞同时连接源漏掺杂层和栅极结构，提高半导体结构的电学性能。可见，本发明实施例所提供的半导体结构的形成方法，因金属互连保护层设置于第一介电层的侧壁，当在覆盖第一介电层的第二介电层上形成第一通孔和第二通孔时，金属互连保护层能够隔开第一插塞和第二插塞，避免因对准偏差造成的第一通孔或者第二通孔同时连接栅极结构和源漏掺杂层，从而提高了器件的电学性能。
附图说明
图1至图7是一种半导体结构的形成方法中各步骤对应的结构示意图；
图8至图16是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
请参考图1-图7，是一种半导体结构的形成方法中各步骤对应的结构示意图。
如图1所示，提供基底，所述基底包括衬底100、位于所述衬底100上的栅极结构101、位于所述栅极结构101两侧的源漏掺杂层102以及位于所述栅极结构101两侧且覆盖所述源漏掺杂层102的层间介质层103，覆盖所述栅极结构101和所述层间介质层103的第一介电层106，贯穿所述第一介电层106和层间介质层103的第一插塞107和第二插塞108，所述第一插塞107与所述源漏掺杂层102连接，所述第二插塞108与所述栅极结构101连接，所述第一介电层106的顶面与所述第一插塞107和所述第二插塞108的顶面齐平；
如图2所示，形成第二介电材料层109a，所述第二介电材料层109a覆盖所述第一介电层103以及所述第一插塞107和所述第二插塞108。
如图3所示，在所述第二介电材料层109a上形成抗反射材料层(未示出)；在所述抗反射材料层上形成光刻胶层111；以所述光刻胶层111为掩膜刻蚀所述抗反射材料层，形成抗反射涂层110。
接着，如图4所示，以所述光刻胶层111和所述抗反射涂层110为掩膜刻蚀所述第二介电材料层，分别形成露出第一插塞107的第一通孔115和露出第二插塞108的第二通孔112。
如图5所示，形成金属材料层113，所述金属材料层113填充第一通孔和第二通孔且覆盖所述第二介电层109。
如图6所示，平坦化所述金属材料层113，形成顶面与第二介电层109顶面齐平的第三插塞114。
其中，因第一通孔115和第二通孔112采用光刻和刻蚀的工艺形成，在形成第一通孔115和第二通孔112的过程中，由于对准偏移(Overlay Shift)的问题，这容易导致所述第一通孔115和第二通孔112在鳍部延伸方向上的尺寸产生偏移，如图6所示，在鳍部延伸方向上，由于第一插塞和第二插塞之间的距离较近(如图6中的圆圈A所示)，如果第一通孔115和第二通孔112对准偏差较大，将会导致相距较近第一通孔和第二通孔相连通，接着往第一通孔和第二通孔中形成第三插塞114时，将会导致形成在该第一通孔和第二通孔的第三插塞114电连接，从而使得其下方的第一插塞107和第二插塞108(如图7虚框B所示)电连接，后续器件通电后，将会导致栅极结构101和源漏掺杂层102相连，造成短路，从而影响器件的电学性能。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括衬底、位于所述衬底上的栅极结构、位于所述栅极结构两侧的源漏掺杂层以及位于所述栅极结构两侧且覆盖所述源漏掺杂层的层间介质层，覆盖所述栅极结构和所述层间介质层的第一介电层，贯穿所述第一介电层和层间介质层的第一插塞和第二插塞，所述第一插塞与所述源漏掺杂层连接，所述第二插塞与所述栅极结构连接，所述第一介电层的顶面高于所述第一插塞和所述第二插塞的顶面；形成金属互连保护层，所述金属互连保护层覆盖所述第一介电层的侧壁；在所述第一介电层上形成第二介电层，所述第二介电层开设有露出所述第一插塞的第一通孔以及露出所述第二插塞的第二通孔。
本发明实施例提供的半导体结构的形成方法中，在将连接所述源漏掺杂层的第一插塞以及连接所述栅极结构的所述第二插塞连出之前，先在顶面高于所述第一插塞和所述第二插塞的顶面的第一介电层的侧壁形成金属互连保护层，然后再在所述第一介电层上形成第二介电层，所述第二介电层开设有露出所述第一插塞的第一通孔以及露出所述第二插塞的第二通孔。在刻蚀形成第二介电层的过程中，金属互连保护层可以作为刻蚀停止层，从而避免第一插塞和第二插塞之间的用于隔离第一插塞和第二插塞的第一介电层被刻蚀掉，后续在第一通孔和第二通孔内形成第三插塞后，金属互连保护层以及金属互连保护层之间的第一介电层共同作为第一插塞和第二插塞的隔离结构，能够避免第三插塞同时连接第一插塞和第二插塞，从而避免第三插塞同时连接源漏掺杂层和栅极结构，提高半导体结构的电学性能。可见，本发明实施例所提供的半导体结构的形成方法，因金属互连保护层设置于第一介电层的侧壁，当在覆盖第一介电层的第二介电层上形成第一通孔和第二通孔时，金属互连保护层能够隔开第一插塞和第二插塞，避免因对准偏差造成的第一通孔或者第二通孔同时连接栅极结构和源漏掺杂层，从而提高了器件的电学性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图8至图16是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
如图8-图9所示，提供基底，所述基底包括衬底200、位于所述衬底200上的栅极结构201、位于所述栅极结构201两侧的源漏掺杂层202以及位于所述栅极结构201两侧且覆盖所述源漏掺杂层202的层间介质层203，覆盖所述栅极结构201和所述层间介质层203的第一介电层206，贯穿所述第一介电层206和层间介质层203的第一插塞207和第二插塞208，所述第一插塞207与所述源漏掺杂层202连接，所述第二插塞208与所述栅极结构201连接，所述第一介电层206的顶面高于所述第一插塞207和所述第二插塞208的顶面。
所述基底为后续形成半导体提供工艺平台。
本实施例以形成的半导体结构为鳍式场效应晶体管(FinFET)为例。相应的，基底包括衬底200和位于衬底200上的鳍部204。其他实施例中，半导体结构还可以为平面晶体管(MOSFET)。
本实施例中，衬底200的材料为硅。在其他实施例中，衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
在后续形成的半导体结构工作时，所述栅极结构201底部的鳍部204用作沟道区。
本实施例中，鳍部204的材料为硅。在其他实施例中，鳍部的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
所述栅极结构201横跨所述鳍部204，且覆盖所述鳍部204的部分顶壁和部分侧壁。
栅极结构201在半导体结构工作时用于开启或关闭沟道。
具体的，所述栅极结构201的材料包括金属。
本实施例中，栅极结构201包括功函数层(图中未示出)和位于功函数层上的金属栅极层(图中未示出)。
在半导体结构工作时，功函数层用于调节晶体管的阈值电压。
本实施例中，金属栅极层的材料包括镁钨合金。其他实施例中，金属栅极层的材料包括Co、Ru和W中的一种或多种。
在半导体结构工作时，源漏掺杂层202用于为沟道提供应力，提高沟道中载流子的迁移速率。
本实施例中，半导体结构用于形成NMOS(Negative channel Metal OxideSemiconductor)，源漏掺杂层202为掺杂N型离子的碳化硅或磷化硅。所述N型离子包括磷离子、砷离子和锑离子中的一种或多种。
其他实施例中，半导体结构还可以用于形成PMOS(Positive Channel MetalOxide Semiconductor)。源漏掺杂层为掺杂P型离子的锗化硅。所述P型离子包括硼离子、镓离子和铟离子中的一种或多种。
层间介质层203用于电隔离相邻器件。
本实施例中，所述层间介质层203的材料为绝缘材料。具体的所述层间介质层203的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成层间介质层203的工艺难度和工艺成本。
需要说明的是，提供基底的步骤中，所述栅极结构201上形成有栅极盖帽层205。
在后续半导体结构的形成过程中，所述栅极盖帽层205用于保护所述栅极结构201的顶部不易受损伤。
本实施例中，所述栅极盖帽层205还形成在所述层间介质层203上。其他实施例中，所述栅极盖帽层可以仅形成在所述栅极结构201的顶部。
本实施例中，所述栅极盖帽层205的材料包括：氮化硅、氮氧化硅、碳氮化硅和氮化硼碳硅中的一种或多种。
第一介电层206用于电隔离连接源漏掺杂层202的第一插塞207和连接栅极结构201的第二插塞208。
第一介电层206覆盖所述栅极结构201和层间介质层203。本实施例中，栅极盖帽层205覆盖所述栅极结构201和层间介质层203，因此，第一介电层206通过覆盖栅极盖帽层205覆盖栅极结构201和层间介质层203。
本实施例中，所述第一介电层206的材料为绝缘材料，具体地，第一介电层的材料可以为氧化硅、氮化硅或者碳化硅中的一种或者至少两种的组合。在一种具体实施例中，所述第一介电层206的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成介电层的工艺难度和工艺成本。
所述第一插塞207用于将源漏掺杂层102与后段金属连接。
具体的，所述第一插塞207的材料包括Co、W、Ta、TaN、Ti和TiN中的一种或多种。本实施例中，所述第一插塞207的材料包括W。
所述第二插塞208用于将栅极结构201与后段金属连接。
具体的，所述第二插塞208的材料包括Co、W、Ta、TaN、Ti和TiN中的一种或多种。本实施例中，所述第二插塞208的材料包括W。
具体地，请结合图9参考图8，本实施例中，所述基底的形成步骤为：
提供初始基底，所述初始基底形成有贯穿所述第一介电层206和层间介质层203的第一初始插塞207a和第二初始插塞208a，所述第一初始插塞207a与所述源漏掺杂层202连接，所述第二初始插塞208a与所述栅极结构201连接，所述第一介电层206的顶部与所述第一初始插塞207a的顶部、所述第二初始插塞208a的顶部持平；
回刻第一厚度的所述第一初始插塞和所述第二初始插塞，形成第一插塞和第二插塞，使得所述第一介电层的高度大于所述第一插塞和所述第二插塞的高度。
第一介电层206的顶面高于所述第一插塞207和所述第二插塞208的顶面，为后续在第一介电层206的侧壁形成金属互连保护层提供空间。
本实施例中，通过回刻的工艺使得第一介电层206的顶面高于所述第一插塞207和所述第二插塞208的顶面。回刻属于干法刻蚀，干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，有利于使最终形貌满足工艺需求。
当然，在其他实施例中，也可以是往第一介质层的开口内沉积第一插塞和第二插塞的过程中，使得第一插塞和第二插塞部分填充第一介质层的开口，从而使得所述第一介电层206的顶部高于第一插塞和第二插塞的顶部。
如图8和图9所示，为了提高第一插塞207和第二插塞208的牢固性，所述基底还包括粘合层214，所述粘合层214包围所述第一初始插塞207a和第二初始插塞208a的底部和侧壁；
所述粘合层214用于固定第一插塞207和第二插塞208，避免在所述第一初始插塞207a和第二初始插塞208a平坦化过程中造成第一插塞207与源漏掺杂层202脱离、第二插塞208与栅极结构201脱离。
本实施例中，所述粘合层214的材料为氮化钛。在其他实施例中，所述粘合层的材料还可以是钛。
当存在粘合层214时，所述回刻第一厚度的所述第一初始插塞和所述第二初始插塞的步骤为：
同时刻蚀第一厚度H的所述第一初始插塞，第二初始插塞以及所述粘合层214。
容易理解的是，在形成第一插塞207和第二插塞208前，需要先刻蚀第一介电层206和层间介质层203，以形成露出源漏掺杂层202的沟槽和露出栅极结构201的通孔，然后再在沟槽和通孔内填充金属材料层，最后经过平坦化工艺，形成第一插塞207和第二插塞208。根据刻蚀工艺，形成容纳第一插塞207的沟槽和第二插塞208的通孔时，沟槽和通孔的截面形状均呈现“上宽下窄”的倒梯形，从而形成在沟槽和通孔内的第一插塞和第二插塞的截面形状也呈现“上宽下窄”的倒梯形，在沿鳍部延伸方向上，越靠近第一插塞207和第二插塞208顶部，第一插塞207和第二插塞208距离越近。
因此，通过回刻第一厚度的所述第一初始插塞和所述第二初始插塞，使得第一介电层的顶部高于第一插塞和第二插塞的顶部，由于越靠近衬底，第一插塞和第二插塞在沿鳍部延伸方向上的距离越远，因此回刻第一厚度的第一初始插塞和所述第二初始插塞相当于增加了第一插塞和第二插塞之间的距离。这样能够避免因粘合层扩散导致的通电后栅极结构和源漏掺杂层相连接，进一步提高了半导体结构的电学性能。
如图9所示，所述第一介电层206的顶面与所述第一插塞207和所述第二插塞208的顶面的高度差即为第一厚度H。
需要说明的是，第一厚度H不宜过小，也不宜过大。如果第一厚度H过小，后续形成的金属互连保护层的高度也会过小，不利于起到保护效果；如果第一厚度H过大，则会增加后续金属互连保护层的材料以及沉积时间。为此，本实施例中，所述第一介电层的顶面与所述第一插塞和所述第二插塞的顶面的高度差的范围为
Figure BDA0002667251250000091
接着，参考图10和图11，形成金属互连保护层209，所述金属互连保护层209覆盖所述第一介电层206的侧壁。
所述金属互连层209用于保护第一插塞207和第二插塞208，防止后续在第一插塞207和第二插塞208上方形成的第三插塞213(示于图16)因对准偏差造成的栅极结构和源漏掺杂层相连接。
本实施例中，所述金属互连保护层209的材料为氮化硅，在其他实施例中，所述金属互连保护层的材料还可以为氮化硅，碳化硅，氮氧化硅中的一种或者至少两种的组合。
具体地，如图10所示，所述金属互连保护层209的形成步骤包括：
形成金属互连保护材料层209a，所述金属互连保护材料层209a保形覆盖所述第一介电层206的顶面和侧壁以及所述第一插塞207和第二插塞208的顶面；刻蚀所述第一介电层206顶面、第一插塞207顶面以及第二插塞208顶面对应的金属互连保护材料层，形成金属互连保护层209(示于图11)。
当然，当存在粘合层时，所述金属互连保护材料层还保形覆盖所述粘合层的顶面。
本实施例中，本实施例中，可以采用化学气相沉积工艺(Chemical VaporDeposition，CVD)形成所述金属互连保护材料层。化学气相沉积工艺是利用含有薄膜元素的一种或几种气相化合物或单质进行化学反应生成薄膜的方法，具有良好的台阶覆盖性，且化学气相沉积工艺能够准确控制所述金属互连保护材料层的厚度。当然，在其他实施例中，形成所述金属互连保护材料层的工艺包括物理气相沉积工艺、原子层沉积工艺和化学气相沉积工艺中的一种或多种。
本实施例中，如图11所示，采用干法刻蚀工艺刻蚀所述第一插塞207和第二插塞208顶部的金属互连保护材料层，以剩余在第一介电层206的侧壁的金属互连保护材料层作为金属互连保护层。在刻蚀金属互连保护材料层时，以第一插塞207和第二插塞208为作为刻蚀停止层。
如图12-图14所示，在所述第一介电层206上形成第二介电层210(图14所示)，所述第二介电层210开设有露出所述第一插塞207的第一通孔211以及露出所述第二插塞208的第二通孔212。
所述第一通孔211和第二通孔212为后续形成第三插塞提供工艺空间。
本实施例中，所述第二介电层210的材料为绝缘材料，具体地，第二介电层的材料可以为氧化硅、氮化硅或者碳化硅中的一种或者至少两种的组合。在一种具体实施例中，所述第二介电层210的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成介电层的工艺难度和工艺成本。
所述第二介电层的形成步骤包括：
形成第二介电材料层，所述第二介电材料层覆盖所述第一介电层且填充所述金属互连保护层围成的空间；刻蚀所述第一插塞和所述第二插塞上方的所述第二介电材料层，形成第二介电层。
具体地，如图12和图13所示，在所述基底上形成第二介电材料层210a，所述第二介电材料层210a覆盖所述第一介电层的顶部、金属互连保护层、第一插塞以及第二插塞的顶部，所述第二介电材料层的顶部为平面；在所述第二介电材料层的顶部形成图形化的光刻胶层212和抗反射层214，以所述光刻胶层212和抗反射层214为刻蚀掩膜，刻蚀所述第一插塞和所述第二插塞上方的所述第二介电材料层210a，形成第二介电层210，所述第二介电层具有露出所述第一插塞207的第一通孔211以及露出所述第二插塞208的第二通孔212。
需要说明的是，图13示出了四个栅极结构201，图13中的第二插塞仅对应两个栅极结构201，另两个栅极结构201对应的第二插塞在其他剖面中。其中，图13中的第一个(图13中左侧)第二插塞与第一插塞连通，栅极结构连接源漏掺杂层，属于局部互连结构(sharecontact)。本发明实施例以局部互连结构为例进行说明，当然，在其他实施例中，最左侧的第一插塞和第二插塞也可以不互连，具体以实际工艺为准。
容易理解的是，如图13所示，形成第二介电层的工艺包括行光刻和刻蚀，假如光刻过程中出现对准(overlay)偏移，例如，光刻胶最左侧的图形向右偏移，中间的图形向左偏移，两个图形在在沿鳍部延伸方向上的间隔距离则会变小，那么在对第二介电材料层进行刻蚀形成第一通孔和第二通孔的过程中，第一通孔和第二通孔在沿鳍部延伸方向上的间隔距离变小，如果没有金属互连保护层，则很容易造成第一通孔或者第二通孔同时暴露第一插塞和第二插塞，那么后续往第一通孔和第二通孔内形成第三插塞，通电后则会造成栅极结构和源漏掺杂层的短路，影响半导体结构的电学性能。
本发明实施例中，通过在第一介电层的侧壁上形成金属互连保护层，在刻蚀形成第二介电层的过程中，金属互连保护层可以作为刻蚀停止层，从而避免第一插塞和第二插塞之间的用于隔离第一插塞和第二插塞的第一介电层被刻蚀掉，后续在第一通孔和第二通孔内形成第三插塞后，金属互连保护层以及金属互连保护层之间的第一介电层共同作为第一插塞和第二插塞的隔离结构，能够避免第三插塞同时连接第一插塞和第二插塞，从而避免第三插塞同时连接源漏掺杂层和栅极结构，提高半导体结构的电学性能。可见，本发明实施例所提供的半导体结构的形成方法，因金属互连保护层设置于第一介电层的侧壁，当在覆盖第一介电层的第二介电层上形成第一通孔和第二通孔时，金属互连保护层能够隔开第一插塞和第二插塞，避免因对准偏差造成的第一通孔或者第二通孔同时连接栅极结构和源漏掺杂层，从而提高了器件的电学性能。
接着，请参考图15和图16，形成第二介电层之后，还包括：
形成第三插塞213，所述第三插塞213填充所述第一通孔和所述第二通孔。
容易理解的是，连接源漏掺杂层202的第一插塞207通常为沿栅极结构201延伸方向延伸的长条形结构，连接栅极结构201的第二插塞208通常为孔型结构，第三插塞213用于将栅极结构201和源漏掺杂层202在同一层面分别连出，第三插塞213通常为孔型结构，以降低半导体结构的接触电阻。另一方面，并非所有的源漏掺杂层202和栅极结构201均需要连出，因此，根据工艺需要，第三插塞213用于连接需要连出的栅极结构201以及需要连出的源漏掺杂层202。
如图15所示，形成第三插塞的步骤包括：
在所述基底上形成第三金属材料层213a，所述第三金属材料层213a覆盖所述第二介电层210且填充所述第一通孔和所述第二通孔；平坦化所述第三金属材料层213a，形成所述第三插塞213。
具体的，所述平坦化工艺包括化学机械研磨(chemical mechanicalplanarization，CMP)，在去除高于所述第二介电层的所述第三金属材料层213a的步骤中，能够以所述第二介电层的顶部为平坦化停止位置。
本实施例中，所述第三插塞的材料包括W。在其他实施例中，所述第三插塞的材料包括Co、Ru、W、Ag、Au、Pt、Ni、Ti、Al或者Cu等金属材料，也可以为其他导电材料。
相应的，如图16所示，本发明实施例还提供一种半导体结构，包括：
基底，所述基底包括衬底200、位于所述衬底上的栅极结构201、位于所述栅极结构201两侧的源漏掺杂层202以及位于所述栅极结构201两侧且覆盖所述源漏掺杂层202的层间介质层203，覆盖所述栅极结构201和所述层间介质层203的第一介电层206，贯穿所述第一介电层206和层间介质层203的第一插塞207和第二插塞208，所述第一插塞207与所述源漏掺杂层202连接，所述第二插塞208与所述栅极结构201连接，所述第一介电层206的顶部高于所述第一插塞207和所述第二插塞208的顶部；
金属互连保护层209，所述金属互连保护层209保型覆盖所述第一介电层206的侧壁；
第二介电层210，覆盖所述第一介电层206。所述第二介电层210开设有露出所述第一插塞的第一通孔以及露出所述第二插塞的第二通孔。
所述基底为后续形成半导体提供工艺平台。
本实施例以形成的半导体结构为鳍式场效应晶体管(FinFET)为例。相应的，基底包括衬底200和位于衬底200上的鳍部204。其他实施例中，半导体结构还可以为平面晶体管(MOSFET)。
本实施例中，衬底200的材料为硅。在其他实施例中，衬底的材料还可以为锗、碳化硅、砷化镓或镓化铟，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。
在后续形成的半导体结构工作时，所述栅极结构201底部的鳍部204用作沟道区。
本实施例中，鳍部204的材料为硅。在其他实施例中，鳍部的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
所述栅极结构201横跨所述鳍部204，且覆盖所述鳍部204的部分顶壁和部分侧壁。
栅极结构201在半导体结构工作时用于开启或关闭沟道。
具体的，所述栅极结构201的材料包括金属。
本实施例中，栅极结构201包括功函数层(图中未示出)和位于功函数层上的金属栅极层(图中未示出)。
在半导体结构工作时，功函数层用于调节晶体管的阈值电压。
本实施例中，金属栅极层的材料包括镁钨合金。其他实施例中，金属栅极层的材料包括Co、Ru和W中的一种或多种。
在半导体结构工作时，源漏掺杂层202用于为沟道提供应力，提高沟道中载流子的迁移速率。
本实施例中，半导体结构用于形成NMOS(Negative channel Metal OxideSemiconductor)，源漏掺杂层202为掺杂N型离子的碳化硅或磷化硅。所述N型离子包括磷离子、砷离子和锑离子中的一种或多种。
其他实施例中，半导体结构还可以用于形成PMOS(Positive Channel MetalOxide Semiconductor)。源漏掺杂层为掺杂P型离子的锗化硅。所述P型离子包括硼离子、镓离子和铟离子中的一种或多种。
层间介质层203用于电隔离相邻器件。
本实施例中，所述层间介质层203的材料为绝缘材料。具体的所述层间介质层203的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成层间介质层203的工艺难度和工艺成本。
需要说明的是，所述基底还包括栅极盖帽层205，所述栅极盖帽层205设置于所述栅极结构201。
所述栅极盖帽层205用于保护所述栅极结构201的顶部不易受损伤。
本实施例中，所述栅极盖帽层205还设置于所述层间介质层203上。其他实施例中，所述栅极盖帽层可以仅设置于所述栅极结构201的顶部。
本实施例中，所述栅极盖帽层205的材料包括：氮化硅、氮氧化硅、碳氮化硅和氮化硼碳硅中的一种或多种。
第一介电层206用于电隔离连接源漏掺杂层202的第一插塞207和连接栅极结构201的第二插塞208。
第一介电层206覆盖所述栅极结构201和层间介质层203。本实施例中，栅极盖帽层205覆盖所述栅极结构201和层间介质层203，因此，第一介电层206通过覆盖栅极盖帽层205覆盖栅极结构201和层间介质层203。
本实施例中，所述第一介电层206的材料为绝缘材料，具体地，第一介电层的材料可以为氧化硅、氮化硅或者碳化硅中的一种或者至少两种的组合。在一种具体实施例中，所述第一介电层206的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成介电层的工艺难度和工艺成本。
所述第一插塞207用于将源漏掺杂层102与后段金属连接。
具体的，所述第一插塞207的材料包括Co、W、Ta、TaN、Ti和TiN中的一种或多种。本实施例中，所述第一插塞207的材料包括W。
所述第二插塞208用于将栅极结构与后段金属连接。
具体的，所述第二插塞208的材料包括Co、W、Ta、TaN、Ti和TiN中的一种或多种。本实施例中，所述第二插塞208的材料包括W。
第一介电层206的顶面高于所述第一插塞207和所述第二插塞208的顶面，为后续在第一介电层206的侧壁形成金属互连保护层提供空间。
本实施例中，第一介电层206的顶面高于所述第一插塞207和所述第二插塞208的顶面是通过回刻的工艺得到的。回刻属于干法刻蚀，干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，有利于使最终形貌满足工艺需求。
当然，在其他实施例中，也可以是往第一介质层的开口内沉积第一插塞和第二插塞的过程中，使得第一插塞和第二插塞部分填充第一介质层的开口，从而使得所述第一介电层206的顶部高于第一插塞和第二插塞的顶部。
所述基底还包括粘合层214，所述粘合层214包围所述第一插塞和第二插塞的底部和侧壁；
所述粘合层214用于固定第一插塞207和第二插塞208，提高第一插塞207和第二插塞208的牢固性，避免第一插塞207与源漏掺杂层202脱离、第二插塞208与栅极结构201脱离。
本实施例中，所述粘合层214的材料为氮化钛。在其他实施例中，所述粘合层还可以是钛。
容易理解的是，在形成第一插塞和第二插塞前，需要先刻蚀第一介电层和层间介质层，以形成露出源漏掺杂层的沟槽和露出栅极结构的通孔，然后再在沟槽和通孔内填充金属材料层，最后经过平坦化工艺，形成第一插塞和第二插塞。根据刻蚀工艺，形成容纳第一插塞的沟槽和第二插塞的通孔时，沟槽和通孔的截面形状均呈现“上宽下窄”的倒梯形，从而形成在沟槽和通孔内的第一插塞和第二插塞的截面形状也呈现“上宽下窄”的倒梯形，在沿鳍部延伸方向上，越靠近第一插塞和第二插塞顶部，第一插塞和第二插塞距离越近。
因此，通过回刻第一厚度的所述第一初始插塞和所述第二初始插塞，使得第一介电层的顶部高于第一插塞和第二插塞的顶部，由于越靠近衬底，第一插塞和第二插塞在沿鳍部延伸方向上的距离越远，因此回刻第一厚度的第一初始插塞和所述第二初始插塞相当于增加了第一插塞和第二插塞之间的距离。这样能够避免因粘合层扩散导致的通电后栅极结构和源漏掺杂层相连接，进一步提高了半导体结构的电学性能。
所述第一介电层的顶面与所述第一插塞和所述第二插塞的顶面的高度差即为第一厚度H。
需要说明的是，第一厚度H不宜过小，也不宜过大。如果第一厚度H过小，后续形成的金属互连保护层的高度也会过小，不利于起到保护效果；如果第一厚度H过大，则会增加后续金属互连保护层的材料以及沉积时间。为此，本实施例中，所述第一介电层的顶面与所述第一插塞和所述第二插塞的顶面的高度差的范围为
Figure BDA0002667251250000161
需要说明的是，图16示出了四个栅极结构201，图16中的第二插塞仅对应两个栅极结构201，另两个栅极结构201对应的第二插塞在其他剖面中。其中，图16中的第一个(图16中左侧)第二插塞与第一插塞连通，栅极结构连接源漏掺杂层，属于局部互连结构(sharecontact)。本发明实施例以局部互连结构为例进行说明，当然，在其他实施例中，最左侧的第一插塞和第二插塞也可以不互连，具体以实际工艺为准。
所述金属互连层209用于保护第一插塞和第二插塞，防止因对准偏差造成的第三插塞213同时连接栅极结构和源漏掺杂层相连接。
本实施例中，所述金属互连保护层209的材料为氮化硅，在其他实施例中，所述金属互连保护层的材料还可以为氮化硅，碳化硅，氮氧化硅中的一种或者至少两种的组合。
本实施例中，形成所述金属互连保护层的工艺为干法刻蚀工艺。
本实施例中，所述第二介电层210的材料为绝缘材料，具体地，第二介电层的材料可以为氧化硅、氮化硅或者碳化硅中的一种或者至少两种的组合。在一种具体实施例中，所述第二介电层210的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成介电层的工艺难度和工艺成本。
本发明实施例所提供的的半导体结构，还包括：第三插塞213，所述第三插塞213填充所述第一通孔和所述第二通孔。
本实施例中，所述第三插塞213的材料包括W。在其他实施例中，所述第三插塞的材料包括Co、Ru、W、Ag、Au、Pt、Ni、Ti、Al或者Cu等金属材料，也可以为其他导电材料。
容易理解的是，形成第二介电层的工艺包括行光刻和刻蚀，假如光刻过程中出现对准偏移(overlay)，那么刻蚀形成第一通孔和第二通孔的过程中，第一通孔和第二通孔在沿鳍部延伸方向上的间隔距离变小，如果没有金属互连保护层，则很容易造成第一通孔或者第二通孔同时暴露第一插塞和第二插塞，那么形成在第一通孔和第二通孔内的第三插塞则会同时连接栅极结构和源漏掺杂层，，通电后则会造成栅极结构和源漏掺杂层的短路，影响半导体结构的电学性能。
本发明实施例中，通过在第一介电层的侧壁上形成金属互连保护层，在刻蚀形成第二介电层的过程中，金属互连保护层可以作为刻蚀停止层，从而避免第一插塞和第二插塞之间的用于隔离第一插塞和第二插塞的第一介电层被刻蚀掉，后续在第一通孔和第二通孔内形成第三插塞后，金属互连保护层以及金属互连保护层之间的第一介电层共同作为第一插塞和第二插塞的隔离结构，能够避免第三插塞同时连接第一插塞和第二插塞，从而避免第三插塞同时连接源漏掺杂层和栅极结构，提高半导体结构的电学性能。可见，本发明实施例所提供的半导体结构，因金属互连保护层设置于第一介电层的侧壁，当在覆盖第一介电层的第二介电层上形成第一通孔和第二通孔时，金属互连保护层能够隔开第一插塞和第二插塞，避免因对准偏差造成的第一通孔或者第二通孔同时连接栅极结构和源漏掺杂层，从而提高了半导体结构的电学性能。
本实施例所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括衬底、位于所述衬底上的栅极结构、位于所述栅极结构两侧的源漏掺杂层以及位于所述栅极结构两侧且覆盖所述源漏掺杂层的层间介质层，覆盖所述栅极结构和所述层间介质层的第一介电层，贯穿所述第一介电层和层间介质层的第一插塞和第二插塞，所述第一插塞与所述源漏掺杂层连接，所述第二插塞与所述栅极结构连接，所述第一介电层的顶面高于所述第一插塞和所述第二插塞的顶面；
形成金属互连保护层，所述金属互连保护层覆盖所述第一介电层的侧壁；
在所述第一介电层上形成第二介电层，所述第二介电层开设有露出所述第一插塞的第一通孔以及露出所述第二插塞的第二通孔。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述形成金属互连保护层的步骤包括：
形成金属互连保护材料层，所述金属互连保护材料层保形覆盖所述第一介电层的顶部和侧壁，所述第一插塞的顶部和所述第二插塞的顶部；
刻蚀所述第一介电层顶部和所述第一插塞以及所述第二插塞顶部的所述金属互连保护材料层，形成金属互连保护层。
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述基底的形成步骤包括：
提供初始基底，所述初始基底形成有贯穿所述第一介电层和层间介质层的第一初始插塞和第二初始插塞，所述第一初始插塞与所述源漏掺杂层连接，所述第二初始插塞与所述栅极结构连接，所述第一介电层的顶部与所述第一初始插塞的顶部、所述第二初始插塞的顶部持平；
回刻第一厚度的所述第一初始插塞和所述第二初始插塞，形成第一插塞和第二插塞，使得所述第一介电层的高度大于所述第一插塞和所述第二插塞的高度。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，所述基底还包括粘合层，所述粘合层包围所述第一初始插塞和第二初始插塞的底部和侧壁；
所述回刻第一厚度的所述第一初始插塞和所述第二初始插塞的步骤为：
同时刻蚀第一厚度的所述第一初始插塞，第二初始插塞以及所述粘合层。
5.如权利要求1所述的半导体结构的形成方法，其特征在于，所述第二介电层的形成步骤包括：
在所述基底上形成第二介电材料层，所述第二介电材料层覆盖所述第一介电层且填充所述金属互连保护层围成的空间；
刻蚀所述第一插塞和所述第二插塞上方的所述第二介电材料层，形成第二介电层。
6.如权利要求1所述的半导体结构的形成方法，其特征在于，形成第二介电层之后，还包括：
形成第三插塞，所述第三插塞填充所述第一通孔和所述第二通孔。
7.如权利要求5所述的半导体结构的形成方法，其特征在于，形成第三插塞的步骤包括：
在所述基底上形成第三金属材料层，所述第三金属材料层覆盖所述第二介电层且填充所述第一通孔和所述第二通孔；
平坦化所述第三金属材料层，形成所述第三插塞。
8.如权利要求1-7任一项所述的半导体结构的形成方法，其特征在于，所述第一介电层的顶面与所述第一插塞和所述第二插塞的顶面的高度差的范围为
Figure FDA0002667251240000021
9.如权利要求1-7任一项所述的半导体结构的形成方法，其特征在于，所述金属互连保护层的材料为氮化硅，碳化硅，氮氧化硅中的一种或者至少两种的组合。
10.如权利要求1-7任一项所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺形成所述金属互连保护层。
11.如权利要求1-7任一项所述的半导体结构的形成方法，其特征在于，所述第一介电层和第二介电层的材料为氧化硅，碳化硅或者氮化硅中的一种或者至少两种的组合。
12.一种半导体结构，其特征在于，包括：
基底，所述基底包括衬底、位于所述衬底上的栅极结构、位于所述栅极结构两侧的源漏掺杂层以及位于所述栅极结构两侧且覆盖所述源漏掺杂层的层间介质层，覆盖所述栅极结构和所述层间介质层的第一介电层，贯穿所述第一介电层和层间介质层的第一插塞第二插塞，所述第一插塞与所述源漏掺杂层连接，所述第二插塞与所述栅极结构连接，所述第一介电层的高度大于所述第一插塞和所述第二插塞的高度；
金属互连保护层，所述金属互连保护层保型覆盖所述第一介电层的侧壁；
第二介电层，覆盖所述第一介电层，所述第二介电层开设有露出所述第一插塞的第一通孔以及露出所述第二插塞的第二通孔。
13.如权利要求12所述的半导体结构，其特征在于，还包括：
第三插塞，所述第三插塞填充所述第一通孔和所述第二通孔。
14.如权利要求12所述的半导体结构，其特征在于，所述第一介电层的高度与所述第一插塞和所述第二插塞的高度差的范围为
Figure FDA0002667251240000031
15.如权利要求12所述的半导体结构，其特征在于，形成所述金属互连保护层的工艺为干法刻蚀工艺。
16.如权利要求12所述的半导体结构，其特征在于，还包括：
粘合层，所述粘合层包围所述第一插塞和第二插塞的底部和侧壁。
17.如权利要求16所述的半导体结构，其特征在于，所述粘合层的材料为氮化钛或钛。
18.如权利要求12-17任一项所述的半导体结构，其特征在于，所述金属互连保护层的材料为氮化硅，碳化硅，氮氧化硅中的一种或者至少两种的组合。
19.如权利要求12-17任一项所述的半导体结构，其特征在于，所述第一介电层和第二介电层的材料为氧化硅，碳化硅或者氮化硅中的一种或者至少两种的组合。
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CN114743893A (zh) * 2022-06-13 2022-07-12 绍兴中芯集成电路制造股份有限公司 导电插塞的深度的监控方法、检测结构
CN116190314A (zh) * 2023-04-28 2023-05-30 合肥晶合集成电路股份有限公司 一种半导体结构及其制备方法

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