CN114695547A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，所述结构包括：基底；栅极结构，位于基底上；源漏掺杂层，位于栅极结构两侧的基底中；层间介质层，覆盖栅极结构的侧壁和源漏掺杂层；第一介电层，位于栅极结构和层间介质层上；源漏接触插塞，贯穿第一介电层和层间介质层，与源漏掺杂层连接；抗刻蚀层，位于第一介电层和源漏接触插塞上；第二介电层，位于抗刻蚀层上；源漏盖帽层的形成步骤包括：刻蚀第二介电层，形成露出抗刻蚀层的凹槽，在凹槽中形成源漏盖帽层。因为第二介电层的被刻蚀难度小于抗刻蚀层的被刻蚀难度，抗刻蚀层底部的源漏接触插塞不易被误刻蚀，源漏接触插塞的导通电阻不易过大，更不易断路，能够提高半导体结构的电学性能和电学性能的均一性。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，为了适应更小的特征尺寸，金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)的沟道长度也相应不断缩短。
为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(FinFET)。FinFET中，栅极结构至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极结构对沟道的控制能力更强，能够很好的抑制短沟道效应；栅极结构也从原来的多晶硅栅极结构向金属栅极结构转变，在金属栅极结构中的功函数层能够调整半导体结构的阈值电压。
半导体结构包括基底、位于所述基底上的栅极结构和位于栅极结构两侧所述基底内的源漏掺杂层，所述半导体结构还包括位于源漏掺杂层上的源漏接触插塞，用于实现源漏掺杂层与外部电路的连接，源漏接触插塞形成质量的好坏，对半导体结构的电学性能有着至关重要的作用。
此外，为实现进一步提高半导体结构的集成度，引入了有源栅极接触孔插塞(Contact Over Active Gate，COAG)工艺。与传统的栅极接触孔插塞位于隔离区域的栅极结构上方相比，COAG工艺能够把栅极接触孔插塞做到有源区(Active Area，AA)的栅极结构上方，使得半导体结构的集成度较高。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高源漏接触插塞的形成质量，优化半导体结构的电学性能。
为解决上述问题，本发明实施例提供一种半导体结构，包括：基底；栅极结构，位于所述基底上；源漏掺杂层，位于所述栅极结构两侧的所述基底中；层间介质层，覆盖所述栅极结构的侧壁和源漏掺杂层；第一介电层，位于所述栅极结构和所述层间介质层上；源漏接触插塞，贯穿第一介电层和层间介质层，与所述源漏掺杂层连接；抗刻蚀层，位于所述第一介电层和所述源漏接触插塞上；第二介电层，位于所述抗刻蚀层上，所述第二介电层的被刻蚀难度小于所述抗刻蚀层的被刻蚀难度；源漏盖帽层，贯穿所述第二介电层，与所述抗刻蚀层接触。
本发明实施例还提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有栅极结构、位于所述栅极结构两侧所述基底中的源漏掺杂层、覆盖所述栅极结构侧壁和源漏掺杂层的层间介质层以及位于所述栅极结构和所述层间介质层上的第一介电层；形成贯穿所述第一介电层和层间介质层且与所述源漏掺杂层连接的源漏接触插塞；在所述第一介电层和所述源漏接触插塞上形成抗刻蚀层；在所述抗刻蚀层上形成第二介电层，所述第二介电层的被刻蚀难度小于所述抗刻蚀层的被刻蚀难度；刻蚀所述第二介电层，形成露出所述抗刻蚀层的凹槽；在所述凹槽中形成源漏盖帽层。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例所提供的半导体结构中，所述源漏盖帽层的形成步骤包括：刻蚀所述第二介电层，形成露出所述抗刻蚀层的凹槽，在所述凹槽中形成源漏盖帽层。因为第二介电层的被刻蚀难度小于所述抗刻蚀层的被刻蚀难度，从而能够以所述抗刻蚀层的顶部为刻蚀停止位置，相应的，所述抗刻蚀层底部的所述源漏接触插塞不易被误刻蚀，所述源漏接触插塞的厚度满足工艺需求，从而在半导体结构工作时，所述源漏接触插塞的导通电阻不易过大，更不易出现断路，有利于提高半导体结构的电学性能和电学性能的均一性，提高符合半导体电学性能的半导体结构的产量。此外，在刻蚀所述第二介电层，形成露出所述抗刻蚀层的凹槽的步骤中，能够以所述抗刻蚀层的顶部为刻蚀停止位置，从而所述凹槽的形貌质量均一性较高，相应的，形成在所述凹槽中的源漏盖帽层的均一性较高，有利于提高半导体结构电学性能的均一性。
本发明实施例所提供的半导体结构的形成方法中，提供基底，所述基底上形成有栅极结构、位于所述栅极结构两侧所述基底中的源漏掺杂层、覆盖所述栅极结构侧壁的层间介质层、位于所述栅极结构和所述层间介质层上的第一介电层；形成贯穿所述第一介电层和层间介质层且与所述源漏掺杂层连接的源漏接触插塞；在所述第一介电层和所述源漏接触插塞上形成抗刻蚀层，在所述抗刻蚀层上形成第二介电层，所述第二介电层的被刻蚀难度小于所述抗刻蚀层的被刻蚀难度，从而在刻蚀所述第二介电层，形成露出所述抗刻蚀层的凹槽的步骤中，能够以所述抗刻蚀层的顶部为刻蚀停止位置，相应的，所述抗刻蚀层底部的所述源漏接触插塞不易被误刻蚀，所述源漏接触插塞的厚度满足工艺需求，从而在半导体结构工作时，所述源漏接触插塞的导通电阻不易过大，更不易出现断路，有利于提高半导体结构的电学性能和电学性能的均一性，提高符合半导体电学性能的半导体结构的产量。此外，在刻蚀所述第二介电层，形成露出所述抗刻蚀层的凹槽的步骤中，能够以所述抗刻蚀层的顶部为刻蚀停止位置，从而所述凹槽的形貌质量均一性较高，相应的，形成在所述凹槽中的源漏盖帽层的均一性较高，有利于提高半导体结构电学性能的均一性。
附图说明
图1至图8是一种半导体结构的形成方法中各步骤对应的结构示意图；
图9是本发明半导体结构一实施例的结构示意图；
图10至图21是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，目前所形成的半导体结构仍有性能不佳的问题。现结合一种半导体结构的形成方法分析半导体结构性能不佳的原因。
参考图1至图8，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
如图1所示，提供基底，所述基底包括衬底1、位于所述衬底1上的鳍部2、横跨所述鳍部2的栅极结构3、位于所述栅极结构3顶部的栅极盖帽层4、位于所述栅极结构3两侧所述鳍部2中的源漏掺杂层5；形成覆盖所述栅极结构3侧壁和源漏掺杂层5，且露出所述栅极盖帽层4顶部的层间介质层6；在所述层间介质层6上形成第一介电层8；刻蚀所述第一介电层8和层间介质层6，形成第一开口(图中未示出)；形成所述第一开口后，刻蚀所述第一开口侧部部分厚度的所述第一介电层8，形成露出所述第一开口的凹槽(图中未示出)；在所述凹槽和第一开口中形成接触金属材料层7。
如图2所示，采用湿法刻蚀工艺去除所述凹槽10中所述接触金属材料层7，形成源漏接触插塞9和位于所述源漏接触插塞9上的凹槽10。
如图3所示，在所述凹槽10中形成源漏盖帽层11。
如图4所示，形成覆盖所述源漏盖帽层11和第一介电层8的第二介电层12。
如图5所示，刻蚀所述第二介电层12、第一介电层8以及栅极盖帽层4，形成露出所述栅极结构3的第二开口13。
如图6所示，在所述第二开口13中形成栅极插塞14。
如图7所示，刻蚀所述第二介电层12和源漏盖帽层11形成露出所述源漏接触插塞9的第三开口15。
如图8所示，在所述第三开口15中形成源漏互连结构16。
采用湿法刻蚀工艺刻蚀所述接触金属材料层7，形成源漏接触插塞9和凹槽10的过程中，各个区域的刻蚀速率难以保持一致，容易导致所述第一开口中的所述接触金属材料层7也被刻蚀部分厚度，形成孔缺陷(hole defect)(如图2中A所示)，导致部分区域的所述源漏接触插塞9的厚度没有达到预设的厚度，相应的，在半导体结构工作时，所述源漏接触插塞9的导通电阻过大，在极端情况下，甚至去除了所述第一开口中部分区域的所述接触金属材料层7(如图2中B所示)，相应的，在半导体结构工作时，甚至出现断路，导致半导体结构的电学性能不佳，相应也导致半导体结构的电学性能的均一性较差，导致半导体结构的产量损失。
为了解决所述技术问题，所述半导体结构包括：基底；栅极结构，位于所述基底上；源漏掺杂层，位于所述栅极结构两侧的所述基底中；层间介质层，覆盖所述栅极结构的侧壁和源漏掺杂层；第一介电层，位于所述栅极结构和所述层间介质层上；源漏接触插塞，贯穿第一介电层和层间介质层，与所述源漏掺杂层连接；抗刻蚀层，位于所述第一介电层和所述源漏接触插塞上；第二介电层，位于所述抗刻蚀层上，所述第二介电层的被刻蚀难度小于所述抗刻蚀层的被刻蚀难度；源漏盖帽层，贯穿所述第二介电层，与所述抗刻蚀层接触。
本发明实施例提供的半导体结构中，所述源漏盖帽层的形成步骤包括：刻蚀所述第二介电层，形成露出所述抗刻蚀层的凹槽，在所述凹槽中形成源漏盖帽层。因为第二介电层的被刻蚀难度小于所述抗刻蚀层的被刻蚀难度，从而能够以所述抗刻蚀层的顶部为刻蚀停止位置，相应的，所述抗刻蚀层底部的所述源漏接触插塞不易被误刻蚀，所述源漏接触插塞的厚度满足工艺需求，从而在半导体结构工作时，所述源漏接触插塞的导通电阻不易过大，更不易出现断路，有利于提高半导体结构的电学性能和电学性能的均一性，提高符合半导体电学性能的半导体结构的产量。此外，在刻蚀所述第二介电层，形成露出所述抗刻蚀层的凹槽的步骤中，能够以所述抗刻蚀层的顶部为刻蚀停止位置，从而所述凹槽的形貌质量均一性较高，相应的，形成在所述凹槽中的源漏盖帽层的均一性较高，有利于提高半导体结构电学性能的均一性。
图9是本发明半导体结构一实施例的结构示意图。
半导体结构包括：基底100；栅极结构101，位于所述基底100上；源漏掺杂层102，位于所述栅极结构101两侧的所述基底100中；层间介质层105，覆盖所述栅极结构101的侧壁和源漏掺杂层102；第一介电层106，位于所述栅极结构101和所述层间介质层105上；源漏接触插塞107，贯穿所述第一介电层106和层间介质层105，与所述源漏掺杂层102连接；抗刻蚀层110，位于所述第一介电层106和所述源漏接触插塞107上；第二介电层111，位于所述抗刻蚀层110上，所述抗刻蚀层110的被刻蚀难度大于所述第二介电层111的被刻蚀难度；源漏盖帽层117，贯穿所述第二介电层111，与所述抗刻蚀层110接触。
本发明实施例提供的半导体结构中，所述源漏盖帽层117的形成步骤包括：刻蚀所述第二介电层111，形成露出所述抗刻蚀层110的凹槽，在所述凹槽中形成源漏盖帽层117。因为所述抗刻蚀层110的被刻蚀难度大于所述第二介电层111的被刻蚀难度，从而能够以所述抗刻蚀层110的顶部为刻蚀停止位置，相应的，所述抗刻蚀层110底部的所述源漏接触插塞107不易被误刻蚀，所述源漏接触插塞107的厚度满足工艺需求，从而在半导体结构工作时，所述源漏接触插塞107的导通电阻不易过大，更不易出现断路，有利于提高半导体结构的电学性能和电学性能的均一性，提高符合半导体电学性能的半导体结构的产量。此外，在刻蚀所述第二介电层111，形成露出所述抗刻蚀层110的凹槽的步骤中，能够以所述抗刻蚀层110的顶部为刻蚀停止位置，从而所述凹槽的形貌质量均一性较高，相应的，形成在所述凹槽中的源漏盖帽层117的均一性较高，有利于提高半导体结构电学性能的均一性。
本实施例中，半导体结构为鳍式场效应晶体管(FinFET)为例，所述基底100包括：衬底103和位于所述衬底103上的鳍部104。其他实施例中，所述基底还可以为平面衬底，相应的，半导体结构还可以为平面晶体管(MOSFET)，在另一些实施例中，所述基底还包括位于所述鳍部上多个悬空的沟道层，所述沟道层在衬底表面法线方向上间隔设置，相应的，所述半导体结构为全包围栅极晶体管(GAA)。
本实施例中，衬底103为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
本实施例中，所述鳍部104的材料与衬底103的材料相同，相应的所述鳍部104的材料包括硅。
所述基底还包括：隔离层(图中未示出)，位于所述鳍部104侧部的所述衬底103上，且所述隔离层覆盖所述鳍部104的部分侧壁。所述隔离层为浅沟槽隔离结构(shallowtrench isolation，STI)。
所述隔离层用于将衬底103和栅极结构101电隔离。
本实施例中，所述隔离层的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成隔离层的工艺难度和工艺成本；此外，氧化硅的介电常数较小，还有利于提高后隔离层的用于隔离相邻器件的作用。
所述栅极结构101位于所述隔离层上，横跨所述鳍部101且覆盖所述鳍部101的部分顶壁和部分侧壁。
栅极结构101在半导体结构工作时用于开启或关闭沟道。
需要说明的是，以垂直于所述栅极结构101的延伸方向为横向。
所述半导体结构还包括：栅极盖帽层201，位于所述栅极结构101的顶部。
所述栅极盖帽层201用于保护栅极结构101的顶部不易被误刻蚀。
本实施例中，所述栅极盖帽层201的材料包括：氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。本实施例中，所述栅极盖帽层201的材料包括氮化硅。
所述层间介质层105用于电隔离源漏接触插塞107。
本实施例中，所述层间介质层105的材料为绝缘材料。具体的，所述层间介质层105的材料包括氧化硅。
在半导体结构工作时，源漏掺杂层102用于为沟道提供应力，提高沟道中载流子的迁移速率。
所述半导体结构用于形成PMOS时，源漏掺杂层102的材料为掺杂P型离子的锗化硅。具体的，P型离子包括：硼、镓或铟。所述半导体结构用于形成NMOS时，源漏掺杂层102的材料为掺杂N型离子的碳化硅或磷化硅。具体的，N型离子包括：磷、砷或锑。
所述半导体结构还包括：侧墙层202，位于所述栅极结构101的侧壁。所述侧墙层202用于电隔离所述源漏掺杂层102和栅极结构101，也用于降低源漏掺杂层102和栅极结构101之间的寄生电容。
本实施例中，所述侧墙层202为叠层结构。具体的，所述侧墙层202包括第一侧墙2021和相比于所述第一侧墙2021远离所述栅极结构101的第二侧墙2022，所述第一侧墙2021的材料包括氧化硅，第二侧墙2022的材料包括氮化硅。其他实施例中，所述侧墙层还可以为单层结构。
所述第一介电层106为形成源漏接触插塞107做准备。
本实施例中，所述第一介电层106的材料包括氧化硅。
源漏接触插塞107用于将源漏掺杂层102与源漏互连结构122连接。
具体的，所述源漏接触插塞107的材料包括Co、W和Ru中的一种或多种。本实施例中，所述源漏接触插塞107的材料包括Co。Co的电阻率较低，有利于改善后段RC的信号延迟，提高半导体结构的处理速度，同时还有利于降低所述源漏接触插塞107的电阻，相应降低了功耗。
需要说明的是，因为所述抗刻蚀层110能够保护所述源漏接触插塞107不易被误刻蚀，从而所述源漏接触插塞107的均一性较高，相应的在半导体结构工作时，所述源漏接触插塞107中的电阻(Rs)阻值的均一性较高，有利于提高半导体结构电学性能的均一性。
所述半导体结构还包括：金属硅化物层109，位于所述源漏掺杂层102和所述源漏接触插塞107之间，用于降低源漏掺杂层102和源漏接触插塞107之间的接触电阻。
本实施例中，所述金属硅化物层109的材料包括：钴硅化合物、镍硅化合物和钛硅化合物中的一种或多种。
需要说明的是，所述半导体结构还包括：阻挡层204，位于所述源漏接触插塞107和侧墙层202之间，以及源漏掺杂层102和所述源漏接触插塞107之间。阻挡层204用于降低源漏接触插塞107中的离子扩散至源漏掺杂层102以及栅极结构101中的概率。所述阻挡层204的材料包括：TaN。
本实施例中，所述抗刻蚀层110的被刻蚀难度大于所述第二介电层111的被刻蚀难度。
本实施例中，所述抗刻蚀层110的材料包括：氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。本实施例中，所述抗刻蚀层110的材料包括氮化硅。
需要说明的是，所述抗刻蚀层110不宜过厚也不宜过薄。若所述抗刻蚀层110过厚，需要花费过多的工艺时间形成所述抗刻蚀层110，导致抗刻蚀层110的形成效率不高，且还会导致半导体结构整体的厚度过大，相应的与栅极结构101连接的栅极插塞119，以及与源漏接触插塞107连接的源漏互连结构122的厚度过大，所述栅极插塞119和源漏互连结构122中易存在孔洞缺陷(void defect)以及接缝缺陷(seam defect)，导致栅极插塞119和源漏互连结构122的导通电阻较大。若所述抗刻蚀层110过薄，在刻蚀所述第二介电层111，形成露出所述抗刻蚀层110的凹槽的步骤中，所述抗刻蚀层110不能很好的起到刻蚀停止的作用，所述抗刻蚀层110易被刻穿，从而所述抗刻蚀层110下方的所述源漏接触插塞107易被刻蚀部分厚度，在半导体结构工作时，所述源漏接触插塞107的导通电阻过大，在极端情况下，甚至去除了所述源漏接触插塞107的部分区域，相应的，在半导体结构工作时，出现断路，导致半导体结构的电学性能不佳。本实施例中，所述抗刻蚀层110的厚度为50纳米至500纳米。
本实施例中，所述第二介电层111用于电隔离相邻器件。所述第二介电层111的材料为绝缘材料。
具体的，所述第二介电层111的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，具有较高的工艺兼容性，有利于降低形成第二介电层111的工艺难度和工艺成本。
在半导体结构的形成过程中，所述源漏盖帽层117用于保护所述源漏接触插塞107的顶部不易被误刻蚀。
具体的，所述源漏盖帽层117的材料包括：氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。本实施例中，所述源漏盖帽层117的材料包括：氮化硅。
所述半导体结构还包括：第三介电层118，位于所述源漏盖帽层117和所述第二介电层111上。
所述第三介电层118用于电隔离相邻器件。所述第三介电层118的材料为绝缘材料。
具体的，所述第三介电层118的材料包括氧化硅。
栅极插塞119，贯穿所述第三介电层118、第二介电层111、抗刻蚀层110以及第一介电层106，与所述栅极结构101连接。
所述栅极插塞119用于将栅极结构101与后段金属连接。
栅极插塞119用于将栅极结构101与后段的金属连接。所述栅极插塞119位于有源区(Active area，AA)中，相应的，所述栅极插塞119为有源栅极接触孔插塞(Contact OverActive Gate，COAG)，能够提高半导体结构的集成度，优化半导体结构的电学性能。
本实施例中，所述栅极插塞119的材料包括Co、Ru和W中的一种或多种。本实施例中，所述栅极插塞119的材料包括W。W的电阻率较低，有利于改善后段RC的信号延迟，提高半导体结构的处理速度，同时还有利于降低所述栅极插塞119的电阻，相应降低了功耗。
需要说明的是，本实施例中，所述栅极插塞119还贯穿栅极盖帽层201。
需要说明的是，在其他实施例中，所述半导体结构还包括：第一线形氧化层(图中未示出)，位于所述栅极插塞的侧壁。
所述第一线形氧化层用于使栅极插塞与其余膜层电隔离，也使得所述栅极插塞中的金属离子不易扩散，减小对后端电路性能造成的影响。所述第一线形氧化层的材料包括氧化硅。
所述半导体结构还包括：源漏互连结构122，贯穿所述第三介电层118、源漏盖帽层117以及抗刻蚀层110，与所述源漏接触插塞107连接。
所述源漏互连结构122用于将源漏接触插塞107与后段金属连接。
具体的，所述源漏互连结构122的材料包括Cu、Co、W和Ru中的一种或多种。其他实施例中，所述源漏互连结构122的材料包括W。W的电阻率较低，有利于改善后段RC的信号延迟，提高芯片的处理速度，相应降低了功耗。
此外，抗刻蚀层110位于所述源漏接触插塞107的顶部，所述抗刻蚀层110保护所述源漏接触插塞107的顶部不易被误刻蚀，从而所述源漏接触插塞107的均一性较高，相应的所述源漏互连结构122与所述源漏接触插塞107的接触电阻(Rc)的均一性较高，有利于提高半导体结构电学性能的均一性。
其他实施例中，所述半导体结构还包括：第二线形氧化层，位于所述源漏互连结构的侧壁。所述第二线形氧化层用于使源漏互连结构中的金属离子不易扩散，减小对后端电路性能造成的影响。所述第二线形氧化层的材料包括氧化硅。
图10至图21是本发明实施例半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图10，提供基底100，所述基底100上形成有栅极结构101、位于所述栅极结构101两侧所述基底100中的源漏掺杂层102、覆盖所述栅极结构101侧壁和源漏掺杂层102的层间介质层105以及位于所述栅极结构101和所述层间介质层105上的第一介电层106。
所述基底100为后续形成半导体结构提供工艺基础。
本实施例中，后续形成的半导体结构为鳍式场效应晶体管(FinFET)为例，提供基底100的步骤中，所述基底100包括：衬底103和位于所述衬底103上的鳍部104。其他实施例中，所述基底还可以为平面衬底，相应，半导体结构还可以为平面晶体管(MOSFET)，在另一些实施例中，所述基底还包括位于所述鳍部上多个悬空的沟道层，所述沟道层在衬底表面法线方向上间隔设置，相应的，所述半导体结构为全包围栅极晶体管(GAA)。
本实施例中，衬底103为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
本实施例中，所述鳍部104的材料与衬底103的材料相同，相应的所述鳍部104的材料包括硅。
所述基底还包括：隔离层(图中未示出)，位于所述鳍部104侧部的所述衬底103上，且所述隔离层覆盖所述鳍部104的部分侧壁。所述隔离层为浅沟槽隔离结构(shallowtrench isolation，STI)。
所述隔离层用于将衬底103和栅极结构101电隔离。本实施例中，所述隔离层的材料包括氧化硅。
所述栅极结构101位于所述隔离层上，横跨所述鳍部101且覆盖所述鳍部101的部分顶壁和部分侧壁。
栅极结构101在半导体结构工作时用于开启或关闭沟道。
需要说明的是，以垂直于栅极结构101的延伸方向为横向。
提供基底100的步骤中，栅极结构101的顶部还形成有栅极盖帽层201。
在后续半导体结构的形成过程中，所述栅极盖帽层201用于保护栅极结构101的顶部不易被误刻蚀。
本实施例中，所述栅极盖帽层201的材料包括：氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。本实施例中，所述栅极盖帽层201的材料包括氮化硅。
所述层间介质层105用于电隔离后续形成的源漏接触插塞。
本实施例中，所述层间介质层105的材料为绝缘材料。具体的所述层间介质层105的材料包括氧化硅。
在半导体结构工作时，源漏掺杂层102用于为沟道提供应力，提高沟道中载流子的迁移速率。
所述半导体结构用于形成PMOS时，源漏掺杂层102的材料为掺杂P型离子的锗化硅。具体的，P型离子包括：硼、镓或铟。所述半导体结构用于形成NMOS时，源漏掺杂层102的材料为掺杂N型离子的碳化硅或磷化硅。具体的，N型离子包括：磷、砷或锑。
本实施例中，所述栅极结构101的侧壁还形成有侧墙层202。所述侧墙层202用于电隔离所述源漏掺杂层102和栅极结构101，也用于降低源漏掺杂层102和栅极结构101之间的寄生电容。
本实施例中，所述侧墙层202为叠层结构。具体的，所述侧墙层202包括第一侧墙2021和相比于所述第一侧墙2021远离所述栅极结构101的第二侧墙2022，所述第一侧墙2021的材料包括氧化硅，第二侧墙2022的材料包括氮化硅。其他实施例中，所述侧墙层还可以为单层结构。
所述第一介电层106为后续形成源漏接触插塞做准备。本实施例中，所述第一介电层106的材料包括氧化硅。
具体的，第一介电层106形成在所述栅极盖帽层201和层间介质层105上。
需要说明的是，后续形成贯穿第一介电层106和层间介质层105与所述源漏掺杂层102连接的源漏接触插塞，所述第一介电层106和层间介质层105的厚度决定了所述源漏接触插塞的厚度。
与刻蚀所述第一介电层和层间介质层，形成第一开口；刻蚀所述第一开口侧部部分厚度的所述第一介电层，形成露出所述第一开口的凹槽；在所述凹槽和第一开口中形成接触金属材料层；去除位于所述凹槽中的所述金属材料层，剩余的所述金属材料层作为源漏接触插塞的情况相比，本实施例中的所述第一介电层106的厚度较薄，所述第一介电层106的形成效率较高。
参考图11，形成贯穿所述第一介电层106和层间介质层105且与所述源漏掺杂层102连接的源漏接触插塞107。
源漏接触插塞107用于将源漏掺杂层102与后续形成的源漏互连结构连接。此外，所述源漏接触插塞107和第一介电层106为后续形成抗刻蚀层提供工艺平台。
本实施例中，所述源漏接触插塞107的顶面与所述第一介电层106顶面齐平。
具体的，所述源漏接触插塞107的材料包括Co、W和Ru中的一种或多种。本实施例中，所述源漏接触插塞107的材料包括Co。Co的电阻率较低，有利于改善后段RC的信号延迟，提高半导体结构的处理速度，同时还有利于降低所述源漏接触插塞107的电阻，相应降低了功耗。
形成贯穿所述第一介电层106和层间介质层105且与所述源漏掺杂层102连接的源漏接触插塞107的步骤包括：在所述第一介电层106上形成源漏插塞掩膜材料层(图中未示出)，所述源漏插塞掩膜材料层包括有机材料层、位于所述有机材料层上的抗反射涂层以及位于所述抗反射涂层上的第一光刻胶材料层；提供掩膜版(Mask)；采用所述掩膜版对所述第一光刻胶材料层进行曝光处理，形成具有第一光刻胶凹槽的第一光刻胶层；以所述第一介电层106的顶部为刻蚀停止位置，刻蚀所述第一光刻胶凹槽露出的所述抗反射涂层和有机材料层，剩余的所述第一光刻胶层、抗反射涂层以及有机材料层作为源漏插塞掩膜层；以所述源漏插塞掩膜层为掩膜刻蚀所述第一介电层106和层间介质层，形成贯穿所述第一介电层106和层间介质层，且露出所述源漏掺杂层102顶部的源漏开口(图中未示出)；在所述源漏开口中形成源漏接触插塞107。
具体的，在所述源漏开口中形成源漏接触插塞107的步骤包括：在所述源漏开口中以及所述第一介电层106上形成金属材料层(图中未示出)；去除高于所述第一介电层106的所述金属材料层，剩余的位于所述源漏开口中的所述金属材料层，作为源漏接触插塞。
本实施例中，采用化学机械研磨工艺(CMP)去除高于所述第一介电层106的所述金属材料层。
本实施例中，以所述源漏插塞掩膜层为掩膜采用干法刻蚀工艺刻蚀所述第一介电层106和层间介质层105，形成所述源漏开口。干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，有利于使所述源漏开口的形貌满足工艺需求，且采用干法刻蚀工艺形成所述源漏开口的步骤中，能够以所述源漏掺杂层102的顶部为刻蚀停止位置，使得工艺控制性较强。
本实施例中，采用电化学电镀工艺(Electrical Chemical Plating，ECP)形成所述金属材料层，电化学电镀工艺具有操作简单，沉积速度快，价格低廉等优点。
需要说明的是，与刻蚀所述第一介电层和层间介质层，形成第一开口；刻蚀所述第一开口侧部部分厚度的所述第一介电层，形成露出所述第一开口的凹槽；在所述凹槽和第一开口中形成接触金属材料层；去除位于所述凹槽中的所述金属材料层，剩余的所述金属材料层作为源漏接触插塞的情况相比，本实施例中，形成源漏接触插塞107的步骤包括：形成贯穿所述第一介电层106和层间介质层105，且露出所述源漏掺杂层102顶部的源漏开口(图中未示出)；在所述源漏开口中形成源漏接触插塞107，从而所述源漏接触插塞的均一性较高，有利于简化所述源漏接触插塞的形成步骤。
需要说明的是，所述半导体结构的形成方法还包括：在形成所述源漏开口后，在所述源漏开口中形成源漏接触插塞107前，在所述源漏掺杂层102的顶部形成金属硅化物层109。
金属硅化物层109位于所述源漏掺杂层102和所述源漏接触插塞107之间，用于降低源漏掺杂层102和源漏接触插塞107之间的接触电阻。
本实施例中，所述金属硅化物层109的材料包括：钴硅化合物、镍硅化合物和钛硅化合物中的一种或多种。
本实施例中，采用自对准硅化物(salicide)工艺形成所述金属硅化物层109。
所述半导体结构的形成方法还包括：在形成所述金属硅化物层109后，在所述源漏开口的底面和侧壁上形成阻挡层204。阻挡层204用于降低后续形成的源漏接触插塞中的离子扩散至源漏掺杂层102以及栅极结构101中的概率。所述阻挡层204的材料包括TaN。
参考图12，在所述第一介电层106和所述源漏接触插塞107上形成抗刻蚀层110。
本发明实施例，在所述第一介电层106和所述源漏接触插塞107上形成抗刻蚀层110，后续在所述抗刻蚀层110上形成第二介电层，所述第二介电层的被刻蚀难度小于所述抗刻蚀层110的被刻蚀难度，从而后续刻蚀所述第二介电层，形成露出所述抗刻蚀层110的凹槽的步骤中，能够以所述抗刻蚀层110的顶部为刻蚀停止位置，相应的，所述抗刻蚀层110底部的所述源漏接触插塞107不易被误刻蚀，所述源漏接触插塞107的厚度满足工艺需求，从而在半导体结构工作时，所述源漏接触插塞107的导通电阻不易过大，更不易出现断路，有利于提高半导体结构的电学性能和电学性能的均一性，提高符合半导体电学性能的半导体结构的产量。
具体的，所述抗刻蚀层110的材料包括：氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。本实施例中，所述抗刻蚀层110的材料包括氮化硅。
本实施例中，采用原子层沉积(Atomic Layer Deposition，ALD)工艺形成所述抗刻蚀层110。通过原子层沉积工艺，所述抗刻蚀层110以原子层的形式形成于所述第一介电层106和所述源漏接触插塞107的表面，因此有利于提高沉积速率的均匀性、所述抗刻蚀层110的厚度均一性以及所述抗刻蚀层110中的结构均匀性；此外，原子层沉积工艺的工艺温度通常较低，因此还有利于减小了热预算(Thermal Budget)，降低半导体结构电学性能偏移的概率。其他实施例中，还可以采用化学气相沉积工艺形成所述抗刻蚀层。
在所述第一介电层106和所述源漏接触插塞107上形成抗刻蚀层110的步骤中，所述抗刻蚀层110不宜过厚也不宜过薄。若所述抗刻蚀层110过厚，需要花费过多的工艺时间形成所述抗刻蚀层110，导致抗刻蚀层110的形成效率不高，且还会导致半导体结构整体的厚度过大，相应的后续形成与栅极结构101连接的栅极插塞，以及与源漏接触插塞107连接的源漏互连结构的厚度过大，所述栅极插塞和源漏互连结构中易存在孔洞缺陷(voiddefect)以及接缝缺陷(seam defect)，导致栅极插塞和源漏互连结构的导通电阻较大。若所述抗刻蚀层110过薄，后续在所述抗刻蚀层110上形成第二介电层，刻蚀所述第二介电层，形成露出所述抗刻蚀层110的凹槽的步骤中，所述抗刻蚀层110不能很好的起到刻蚀停止的作用，所述抗刻蚀层110易被刻穿，从而所述抗刻蚀层110下方的所述源漏接触插塞107易被刻蚀部分厚度，在半导体结构工作时，所述源漏接触插塞107的导通电阻过大，在极端情况下，甚至去除了所述源漏接触插塞107的部分区域，相应的，在半导体结构工作时，所述源漏接触插塞107出现断路，导致半导体结构的电学性能不佳。本实施例中，所述抗刻蚀层110的厚度为50纳米至500纳米。
继续参考图12，在所述抗刻蚀层110上形成第二介电层111，所述抗刻蚀层110的被刻蚀难度大于所述第二介电层111的被刻蚀难度。
所述第二介电层111为后续形成露出所述抗刻蚀层110的凹槽做准备。所述抗刻蚀层110的被刻蚀难度大于所述第二介电层111的被刻蚀难度，从而后续在形成凹槽的过程中，能够以抗刻蚀层110的顶部为刻蚀停止位置，使得抗刻蚀110底部的所述源漏接触插塞107不易受损伤。
本实施例中，所述第二介电层111的材料为绝缘材料。具体的，所述第二介电层111的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，具有较高的工艺兼容性，有利于降低形成第二介电层111的工艺难度和工艺成本。
本实施例中，采用流动性化学气相沉积(Flowable Chemical Vapor Deposition，FCVD)工艺形成所述第二介电层111。流动性化学气相沉积工艺具有良好的填充能力，有利于降低所述第二介电层111内形成空洞等缺陷的概率，相应有利于提高第二介电层111的成膜质量。
参考图13至图15，刻蚀所述第二介电层111，形成露出所述抗刻蚀层110的凹槽112(如图15所示)。
因为第二介电层111的被刻蚀难度小于所述抗刻蚀层110的被刻蚀难度，从而能够以所述抗刻蚀层110的顶部为刻蚀停止位置，相应的，所述抗刻蚀层110底部的所述源漏接触插塞107不易被误刻蚀，所述源漏接触插塞107的厚度满足工艺需求，从而在半导体结构工作时，所述源漏接触插塞107的导通电阻不易过大，更不易出现断路，有利于提高半导体结构的电学性能和电学性能的均一性，提高符合半导体电学性能的半导体结构的产量。此外，在刻蚀所述第二介电层111，形成露出所述抗刻蚀层110的凹槽112的步骤中，能够以所述抗刻蚀层110的顶部为刻蚀停止位置，从而所述凹槽112的形貌质量均一性较高，相应的，后续形成在所述凹槽112中的源漏盖帽层的均一性较高，有利于提高半导体结构电学性能的均一性。
所述凹槽112为后续形成源漏盖帽层做提供工艺空间。
具体的，刻蚀所述第二介电层111，形成露出所述抗刻蚀层110的凹槽112的步骤包括：
如图13和图14所示，在所述第二介电层111上形成盖帽掩膜层203。
形成所述盖帽掩膜层203的步骤包括：在所述第二介电层111上形成第二掩膜材料层(图中未标示)，所述第二掩膜材料层包括有机材料层115、位于所述有机材料层115上的抗反射涂层114以及位于所述抗反射涂层114上的第二光刻胶材料层(图中未示出)；采用所述掩膜版对所述第二光刻胶材料层进行曝光处理，形成具有第二光刻胶凹槽116的第二光刻胶层113。以所述抗刻蚀层110的顶部为刻蚀停止位置，刻蚀所述第二光刻胶凹槽116露出的所述抗反射涂层114和有机材料层115，剩余的所述第二光刻胶层113、抗反射涂层114以及有机材料层115作为盖帽掩膜层203。
本实施例中，所述有机材料层115的材料包括有机材料，例如：ODL(organicdielectric layer，有机介电层)材料、DUO(Deep UV Light Absorbing Oxide，深紫外光吸收氧化层)材料和APF(Advanced Patterning Film，先进图膜)材料中的一种或多种。
抗反射涂层114的材料包括：DARC(dielectric anti-reflective coating，介电抗反射涂层)材料或BARC(bottom anti-reflective coating，底部抗反射涂层)材料。
本实施例中，采用所述掩膜版对所述第一光刻胶材料层进行曝光，形成所述第一光刻胶层，采用所述掩膜版对所述第二光刻胶材料层进行曝光，形成所述第二光刻胶层113。形成所述源漏接触插塞107的步骤中和形成露出所述抗刻蚀层110的凹槽112的步骤中，采用同一张掩膜版，采用同一个掩膜版，有利于降低形成半导体结构的工艺成本。
需要说明的是，采用所述掩膜版对所述第二光刻胶材料层进行曝光处理的过程中，通过调整曝光参数，使第二光刻胶凹槽116的横向尺寸大于所述第一光刻胶凹槽的横向尺寸。
所述第二光刻胶凹槽116的横向尺寸大于所述第一光刻胶凹槽的横向尺寸，相应的刻蚀所述第二光刻胶凹槽116露出的所述抗反射涂层114和有机材料层115，形成所述盖帽掩膜层203的过程中，所述盖帽掩膜层203露出的所述第二介电层111的横向尺寸大于所述源漏接触插塞107的横向尺寸，从而后续以盖帽掩膜层203为掩膜刻蚀所述第二介电层111的过程中，形成的凹槽112的横向尺寸大于所述源漏接触插塞107的横向尺寸，也就是说，所述凹槽112能够完全露出所述源漏接触插塞107。
本实施例中，以所述第二光刻胶层113为掩膜采用干法刻蚀工艺刻蚀所述抗反射涂层114和有机材料层115，剩余的所述第二光刻胶层113、抗反射涂层114以及有机材料层115作为盖帽掩膜层203(如图14所示)。干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，能够获得相当准确的图形转换，有利于使所述第二光刻胶层113中的第二光刻胶凹槽116能够传递到所述盖帽掩膜层203中，使盖帽掩膜层203的形貌满足工艺需求。且采用干法刻蚀工艺，通过更换刻蚀气体，能够在同一刻蚀设备中刻蚀抗反射涂层114以及有机材料层115，简化了工艺步骤。
需要说明的是，本实施例中，形成所述盖帽掩膜层203的步骤中，所述第二光刻胶层113仍存在部分厚度。其他实施例中，形成所述盖帽掩膜层的步骤中，所述第二光刻胶层也可以被完全去除。
如图15所示，以所述盖帽掩膜层203为掩膜刻蚀所述第二介电层111，形成露出所述抗刻蚀层110的凹槽112。
本实施例中，以所述盖帽掩膜层203为掩膜采用干法刻蚀工艺刻蚀所述第二介电层111，形成露出所述抗刻蚀层110的凹槽112。干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，使凹槽112的形貌满足工艺需求。且采用干法刻蚀工艺刻蚀所述第二介电层111的步骤中，能够以所述抗刻蚀层110的顶部为刻蚀停止位置，降低对所述抗刻蚀层110底部的所述源漏接触插塞107的损伤。
需要说明的是，因为所述抗刻蚀层110能够保护所述源漏接触插塞107不易被误刻蚀，从而所述源漏接触插塞107的均一性较高，相应的在半导体结构工作时，所述源漏接触插塞107中的电阻(Rs)阻值的均一性较高，有利于提高半导体结构电学性能的均一性。
所述半导体结构的形成方法还包括：形成所述凹槽112后，去除所述盖帽掩膜层203。
所述盖帽掩膜层203的材料包括有机材料层，及时去除所述盖帽掩膜层203使得有机材料层不易污染机台。
本实施例中，采用灰化工艺去除所述盖帽掩膜层203。
参考图16，在所述凹槽112中形成源漏盖帽层117。
在半导体结构的形成过程中，所述源漏盖帽层117用于保护所述源漏接触插塞107的顶部不易被误刻蚀。此外，因为所述凹槽112的底部均为抗刻蚀层110，从而所述凹槽112的均一性较高，相应的，形成在所述凹槽112中的所述源漏盖帽层117的均一性较高，有利于提高半导体结构的均一性。
具体的，所述源漏盖帽层117的材料包括：氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。本实施例中，所述源漏盖帽层117的材料包括氮化硅。
在所述凹槽112中形成源漏盖帽层117的步骤包括：在所述凹槽112和第二介电层111上形成源漏盖帽材料层(图中未示出)；去除高于所述第二介电层111的所述源漏盖帽材料层，剩余的位于所述凹槽112中的所述源漏盖帽材料层作为所述源漏盖帽层117。
本实施例中，采用化学气相沉积工艺形成所述源漏盖帽材料层。化学气相沉积工艺具有成本较低、工艺兼容性高等优点。
本实施例中，采用干法刻蚀工艺去除高于所述第二介电层111的所述源漏盖帽材料层，剩余的位于所述凹槽112中的所述源漏盖帽材料层作为所述源漏盖帽层117。采用干法刻蚀工艺去除高于所述第二介电层111的所述源漏盖帽材料层的过程中，以所述第二介电层111的顶部为刻蚀停止位置。其他实施例中，还可以采用化学机械研磨工艺去除高于所述第二介电层的所述源漏盖帽材料层。
所述半导体结构的形成方法还包括：形成所述源漏盖帽层117后，对所述源漏盖帽层117和第二介电层111进行平坦化处理。
对所述源漏盖帽层117和第二介电层111进行平坦化处理，在提高所述源漏盖帽层117和第二介电层111表面平坦度的同时，还能够对所述源漏盖帽层117进行减薄处理，使得所述源漏盖帽层117和抗刻蚀层110的整体厚度不易过高，从而后续形成的与栅极结构101连接的栅极插塞，以及与源漏接触插塞107连接的源漏互连结构的厚度较小，能够降低所述栅极插塞和源漏互连结构中易存在孔洞缺陷(void defect)以及接缝缺陷(seam defect)的概率。
本实施例中，采用化学机械研磨工艺(chemical mechanical planarization，CMP)对所述源漏盖帽层117和第二介电层111进行平坦化处理。
参考图17，所述半导体结构的形成方法还包括：形成所述源漏盖帽层117后，形成覆盖所述源漏盖帽层117和所述第二介电层111的第三介电层118。
所述第三介电层118用于为后续形成连接栅极结构101的栅极插塞做准备。
本实施例中，所述第三介电层118的材料为绝缘材料。具体的，所述第三介电层118的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，具有较高的工艺兼容性，有利于降低形成第三介电层118的工艺难度和工艺成本。
本实施例中，采用流动性化学气相沉积工艺形成所述第三介电层118。
参考图18和图19，形成贯穿所述第三介电层118、第二介电层111、抗刻蚀层110以及第一介电层106，与所述栅极结构101连接的栅极插塞119(如图19所示)。
所述栅极插塞119用于将栅极结构101与后段金属连接。
栅极插塞119用于将栅极结构101与后段的金属连接。所述栅极插塞119位于有源区(Active area，AA)中，相应的，所述栅极插塞119为有源栅极接触孔插塞(Contact OverActive Gate，COAG)，能够提高半导体结构的集成度，优化半导体结构的电学性能。
本实施例中，所述栅极插塞119的材料包括Co、Ru和W中的一种或多种。本实施例中，所述栅极插塞119的材料包括W。W的电阻率较低，有利于改善后段RC的信号延迟，提高半导体结构的处理速度，同时还有利于降低所述栅极插塞119的电阻，相应降低了功耗。
本实施例中，采用自对准工艺形成所述栅极插塞119。
具体的，形成贯穿所述第三介电层118、第二介电层111、抗刻蚀层110以及第一介电层106，与所述栅极结构101连接的栅极插塞119的步骤包括：
如图18所示，刻蚀所述第三介电层118、第二介电层111、抗刻蚀层110以及第一介电层106，形成露出所述栅极结构101顶部的第一开口120。
本实施例中，采用干法刻蚀工艺刻蚀所述第三介电层118、第二介电层111、抗刻蚀层110以及第一介电层106，形成露出所述栅极结构101的第一开口120。干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，有利于使所述第一开口120的形貌满足工艺需求。且采用干法刻蚀工艺，通过更换刻蚀气体，能够在同一刻蚀设备中刻蚀第三介电层118、第二介电层111、抗刻蚀层110以及第一介电层106，简化了工艺步骤。
因为所述氧化硅的被刻蚀难度小于所述氮化硅的被刻蚀难度，从而在形成所述第一开口120的步骤中，所述第二介电层111的被刻蚀难度小于所述源漏盖帽层117的被刻蚀难度，使得形成的第一开口120能够自对准(Self Aligned)的露出所述栅极结构101的顶部。
需要说明的是，采用干法刻蚀工艺形成露出所述栅极结构101的第一开口120的步骤中，所述第一开口120还贯穿所述栅极盖帽层201。
如图19所示，在所述第一开口120中和所述第三介电层118上形成第一金属层(图中未示出)；去除高于所述第三介电层118的所述第一金属层，剩余的位于所述第一开口120中的所述第一金属层作为栅极插塞119。
本实施例中，采用电化学电镀工艺形成所述第一金属层，电化学电镀工艺具有操作简单，沉积速度快，价格低廉等优点。
本实施例中，采用化学机械研磨工艺去除高于所述第三介电层118的所述第一金属层。其他实施例中，还可以以所述第三介电层的顶部为刻蚀停止位置，采用干法刻蚀工艺去除高于所述第三介电层的所述第一金属层。
其他实施例中，所述半导体结构的形成方法还包括：形成所述第一开口后，形成所述第一金属层前，在所述第一开口的侧壁形成第一线形氧化层(liner oxide)。
所述第一线形氧化层用于使栅极插塞与其余膜层电隔离，也使得所述栅极插塞中的金属离子不易扩散，减小对后端电路性能造成的影响。所述第一线形氧化层的材料包括氧化硅。
具体的，所述第一线形氧化层的形成步骤包括：在所述第一开口的底部和侧壁以及所述第三介电层的表面形成第一氧化材料层；去除所述第三介电层顶部以及所述第一开口底部的所述第一氧化材料层，剩余的位于所述第一开口侧壁上的所述第一氧化材料层作为所述第一线形氧化层。
本实施例中，采用化学气相沉积工艺或者原子层沉积工艺形成所述第一氧化材料层。
参考图20和图21，形成贯穿所述第三介电层118、源漏盖帽层117以及抗刻蚀层110，与所述源漏接触插塞107连接的源漏互连结构122(如图20所示)。
所述源漏互连结构122用于将源漏接触插塞107与后段金属连接。此外，形成所述源漏盖帽层117的过程中，所述抗刻蚀层110保护所述源漏接触插塞107不易被误刻蚀，从而所述源漏接触插塞107的均一性较高，相应的所述源漏互连结构122与所述源漏接触插塞107的接触电阻(Rc)的均一性较高，有利于提高半导体结构电学性能的均一性。
具体的，所述源漏互连结构122的材料包括Cu、Co、W和Ru中的一种或多种。其他实施例中，所述源漏互连结构122的材料包括W。W的电阻率较低，有利于改善后段RC的信号延迟，提高芯片的处理速度，相应降低了功耗。
具体的，形成贯穿所述第三介电层118、源漏盖帽层117以及抗刻蚀层110，与所述源漏接触插塞107连接的源漏互连结构122的步骤包括：
如图20所示，刻蚀所述第三介电层118、源漏盖帽层117以及抗刻蚀层110，形成露出所述源漏接触插塞107的第二开口123。
本实施例中，采用干法刻蚀工艺刻蚀所述第三介电层118、源漏盖帽层117以及抗刻蚀层110，形成露出所述源漏接触插塞107的第二开口123。干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，有利于使所述第二开口123的形貌满足工艺需求。且采用干法刻蚀工艺，通过更换刻蚀气体，能够在同一刻蚀设备中刻蚀第三介电层118、源漏盖帽层117以及抗刻蚀层110，简化了工艺步骤。
如图21所示，在所述第二开口123和第三介电层118上形成第二金属层(图中未示出)；去除高于所述第三介电层118的所述第二金属层，剩余的位于所述第二开口123中的所述第二金属层作为源漏互连结构122。
本实施例中，采用电化学电镀工艺形成所述第二金属层，电化学电镀工艺具有操作简单，沉积速度快，价格低廉等优点。
本实施例中，采用化学机械研磨工艺去除高于所述第三介电层118的所述第二金属层。其他实施例中，还可以以所述第三介电层的顶部为刻蚀停止位置，采用干法刻蚀工艺去除高于所述第三介电层的所述第二金属层。
其他实施例中，所述半导体结构的形成方法还包括：形成所述第二开口123后，形成所述第二金属层前，在所述第二开口123的侧壁形成第二线形氧化层。
所述第二线形氧化层用于使源漏互连结构中的金属离子不易扩散，减小对后端电路性能造成的影响。所述第二线形氧化层的材料包括氧化硅。
具体的，所述第二线形氧化层的形成步骤包括：在所述第二开口的底部和侧壁以及所述第三介电层的表面形成第二氧化材料层；去除所述第三介电层顶部以及所述第二开口底部的所述第二氧化材料层，剩余的位于所述第二开口侧壁上的所述第二氧化材料层作为所述第二线形氧化层。
本实施例中，采用化学气相沉积工艺或者原子层沉积工艺形成所述第二氧化材料层。
虽然本发明实施例披露如上，但本发明实施例并非限定于此。任何本领域技术人员，在不脱离本发明实施例的精神和范围内，均可作各种更动与修改，因此本发明实施例的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体结构，其特征在于，包括：
基底；
栅极结构，位于所述基底上；
源漏掺杂层，位于所述栅极结构两侧的所述基底中；
层间介质层，覆盖所述栅极结构的侧壁和源漏掺杂层；
第一介电层，位于所述栅极结构和所述层间介质层上；
源漏接触插塞，贯穿第一介电层和层间介质层，与所述源漏掺杂层连接；
抗刻蚀层，位于所述第一介电层和所述源漏接触插塞上；
第二介电层，位于所述抗刻蚀层上，所述抗刻蚀层的被刻蚀难度大于所述第二介电层的被刻蚀难度；
源漏盖帽层，贯穿所述第二介电层，与所述抗刻蚀层接触。
2.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：
第三介电层，位于所述源漏盖帽层和所述第二介电层上；
栅极插塞，贯穿所述第三介电层、第二介电层、抗刻蚀层以及第一介电层，与所述栅极结构连接；
源漏互连结构，贯穿所述第三介电层、源漏盖帽层以及抗刻蚀层，与所述源漏接触插塞连接。
3.如权利要求1或2所述的半导体结构，其特征在于，所述抗刻蚀层的材料包括：氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。
4.如权利要求1或2所述的半导体结构，其特征在于，所述抗刻蚀层的厚度为50纳米至500纳米。
5.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上形成有栅极结构、位于所述栅极结构两侧所述基底中的源漏掺杂层、覆盖所述栅极结构侧壁和源漏掺杂层的层间介质层以及位于所述栅极结构和所述层间介质层上的第一介电层；
形成贯穿所述第一介电层和层间介质层且与所述源漏掺杂层连接的源漏接触插塞；
在所述第一介电层和所述源漏接触插塞上形成抗刻蚀层；
在所述抗刻蚀层上形成第二介电层，所述抗刻蚀层的被刻蚀难度大于所述第二介电层的被刻蚀难度；
刻蚀所述第二介电层，形成露出所述抗刻蚀层的凹槽；
在所述凹槽中形成源漏盖帽层。
6.如权利要求5所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：形成所述源漏盖帽层后，形成覆盖所述源漏盖帽层和所述第二介电层的第三介电层；
形成贯穿所述第三介电层、第二介电层、抗刻蚀层以及第一介电层，且与所述栅极结构连接的栅极插塞；
形成贯穿所述第三介电层、源漏盖帽层以及抗刻蚀层，且与所述源漏接触插塞连接的源漏互连结构。
7.如权利要求5或6所述的半导体结构的形成方法，其特征在于，所述抗刻蚀层的材料包括：氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。
8.如权利要求5或6所述的半导体结构的形成方法，其特征在于，在所述第一介电层和所述源漏接触插塞上形成抗刻蚀层的步骤中，所述抗刻蚀层的厚度为50纳米至500纳米。
9.如权利要求5或6所述的半导体结构的形成方法，其特征在于，采用化学气相沉积工艺或者原子层沉积工艺形成所述抗刻蚀层。
10.如权利要求5或6所述的半导体结构的形成方法，其特征在于，所述源漏盖帽层的材料包括：氮化硅、氮氧化硅、碳化硅、氮碳化硅、氮化硼、氮化硼硅和氮化硼碳硅中的一种或多种。
11.如权利要求5或6所述的半导体结构的形成方法，其特征在于，在所述凹槽中形成源漏盖帽层的步骤包括：
在所述凹槽和第二介电层上形成源漏盖帽材料层；
去除高于所述第二介电层的所述源漏盖帽材料层，剩余的位于所述凹槽中的所述源漏盖帽材料层作为所述源漏盖帽层。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，采用化学气相沉积工艺形成所述源漏盖帽材料层。
13.如权利要求6所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：形成所述源漏盖帽层后，形成所述第三介电层前，对所述源漏盖帽层和第二介电层进行平坦化处理。
14.如权利要求5或6所述的半导体结构的形成方法，其特征在于，刻蚀所述第二介电层，形成露出所述抗刻蚀层的凹槽的步骤包括：
在所述第二介电层上形成盖帽掩膜层；
以所述盖帽掩膜层为掩膜刻蚀所述第二介电层，形成露出所述抗刻蚀层的凹槽。
15.如权利要求5或6所述的半导体结构的形成方法，其特征在于，形成所述源漏接触插塞的步骤中和形成露出所述抗刻蚀层的凹槽的步骤中，采用同一张掩膜版。
16.如权利要求5或6所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺刻蚀所述第二介电层，形成露出所述抗刻蚀层的凹槽。
17.如权利要求6所述的半导体结构的形成方法，其特征在于，形成贯穿所述第三介电层、第二介电层、抗刻蚀层以及第一介电层，与所述栅极结构连接的栅极插塞的步骤包括：
刻蚀所述第三介电层、第二介电层、抗刻蚀层以及第一介电层，形成露出所述栅极结构顶部的第一开口；
在所述第一开口和所述第三介电层上形成第一金属层；
去除高于所述第三介电层的所述第一金属层，剩余的位于所述第一开口中的所述第一金属层作为栅极插塞。
18.如权利要求6所述的半导体结构的形成方法，其特征在于，形成贯穿所述第三介电层、源漏盖帽层以及抗刻蚀层，与所述源漏接触插塞连接的源漏互连结构的步骤包括：
刻蚀所述第三介电层、源漏盖帽层以及抗刻蚀层，形成露出所述源漏接触插塞的第二开口；
在所述第二开口和第三介电层上形成第二金属层；
去除高于所述第三介电层的所述第二金属层，剩余的位于所述第二开口中的所述第二金属层作为源漏互连结构。
19.如权利要求5所述的半导体结构的形成方法，其特征在于，所述基底包括衬底、位于所述衬底上的鳍部以及覆盖所述鳍部部分侧壁的隔离层；
所述栅极结构形成在所述隔离层上，横跨所述鳍部且覆盖所述鳍部的部分顶壁和部分侧壁。
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