CN114639636A - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN114639636A
CN114639636A CN202011482275.5A CN202011482275A CN114639636A CN 114639636 A CN114639636 A CN 114639636A CN 202011482275 A CN202011482275 A CN 202011482275A CN 114639636 A CN114639636 A CN 114639636A
Authority
CN
China
Prior art keywords
layer
source
forming
drain
opening
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202011482275.5A
Other languages
English (en)
Inventor
郑二虎
张海洋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, Semiconductor Manufacturing International Beijing Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN202011482275.5A priority Critical patent/CN114639636A/zh
Publication of CN114639636A publication Critical patent/CN114639636A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种半导体结构及其形成方法，半导体结构包括：基底；栅极结构，位于所述基底上；源漏结构，位于所述栅极结构两侧的所述基底内；源漏接触层，位于所述栅极结构之间的所述源漏结构上；保护层，位于所述源漏接触层和所述栅极结构之间；栅极盖帽层，位于所述源漏接触层之间的所述栅极结构上。本发明实施例中，保护层，位于所述源漏接触层和所述栅极结构之间，所述源漏接触层，位于所述保护层之间的所述源漏结构上，所述保护层能够很好的将源漏接触层和栅极结构电隔离，使得源漏接触层和栅极结构不易桥接，有利于提高半导体结构的电学性能。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着集成电路制造技术的不断发展，人们对集成电路的集成度和性能的要求变得越来越高。为了提高集成度，降低成本，元器件的关键尺寸不断变小，集成电路内部的电路密度越来越大，这种发展使得晶圆表面无法提供足够的面积来制作所需要的互连线。
为了满足关键尺寸缩小过后的互连线所需，目前不同金属层或者金属层与基底的导通是通过互连结构实现的。互连结构包括互连线和形成于接触开口内的接触孔插塞。接触孔插塞与半导体器件相连接，互连线实现接触孔插塞之间的连接，从而构成电路。
半导体结构包括基底、位于所述基底上的栅极结构和位于栅极结构两侧所述基底内的源漏结构，用于在半导体结构工作提高沟道中载流子的迁移速。在后端中，所述半导体结构还包括位于源漏结构表面的源漏接触层，用于实现源漏结构与外部电路的连接，源漏接触层和栅极结构之间绝缘性能对半导体结构的电学性能有着至关重要的硬性。
此外，为实现进一步提高半导体结构的集成度，引入了有源栅极接触孔插塞(Contact Over Active Gate，COAG)工艺。与传统的栅极接触孔插塞位于隔离区域的栅极结构上方相比，COAG工艺能够把栅极接触孔插塞做到有源区(Active Area，AA)的栅极结构上方，使得半导体结构的集成度较高。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，使得连接源漏结构的源漏接触层不易与栅极结构桥接，优化半导体结构的电学性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有栅极结构，所述栅极结构两侧的所述基底内形成有源漏结构，所述栅极结构露出的所述基底上形成有层间介质层，所述层间介质层覆盖源漏结构和所述栅极结构的侧壁，且所述层间介质层的顶部高于所述栅极结构的顶部，所述层间介质层以及栅极结构围成凹槽；在所述凹槽中形成第一栅极盖帽层，所述第一栅极盖帽层的耐刻蚀度大于所述层间介质层的耐刻蚀度；形成贯穿所述层间介质层且露出所述源漏结构的第一开口；在所述第一开口中形成源漏接触层；形成所述源漏接触层后，去除所述第一栅极盖帽层，在所述栅极结构的顶部形成第二开口；在所述第二开口中形成第二栅极盖帽层。
相应的，本发明实施例还提供一种半导体结构，包括：基底；栅极结构，位于所述基底上；源漏结构，位于所述栅极结构两侧的所述基底内；源漏接触层，位于所述栅极结构之间的所述源漏结构上；保护层，位于所述源漏接触层和所述栅极结构之间；栅极盖帽层，位于所述源漏接触层之间的所述栅极结构上。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例所提供的半导体结构的形成方法中，所述层间介质层以及栅极结构围成凹槽，在所述凹槽中形成第一栅极盖帽层，因为所述第一栅极盖帽层的耐刻蚀度大于所述层间介质层的耐刻蚀度，在半导体结构的集成度越来越高的情况下，形成第一开口的过程中，第一栅极盖帽层的损伤较小，使得第一开口的形成工艺窗口较大，能够获得高密度的第一开口，优化第一开口的形成工艺。且因为形成露出所述源漏结构的第一开口的过程中，所述第一栅极盖帽层的损伤较小，所述第一开口不易露出所述栅极结构，相应的在所述第一开口中形成的源漏接触层不易与栅极结构桥接，实现所述源漏接触层与所述源漏结构的自对准接触，有利于提高半导体结构的形成质量，优化半导体结构的电学性能。此外，因为形成所述第一开口的过程中，所述第一栅极盖帽层的损伤较小，因此所述第一栅极盖帽层占据的空间符合工艺需求，去除所述第一栅极盖帽层，形成第二开口，所述第二开口的形貌符合工艺需求，使得形成在第二开口中的第二栅极盖帽层的形貌满足工艺需求，有利于提高半导体结构的电学性能。
本发明实施例所提供的半导体结构中，保护层，位于所述源漏接触层和所述栅极结构之间；栅极盖帽层，位于所述源漏接触层之间的所述栅极结构上，所述保护层能够很好的将源漏接触层和栅极结构电隔离，使得源漏接触层和栅极结构不易桥接，有利于提高半导体结构的电学性能。
附图说明
图1至图7是一种半导体结构的形成方法中各步骤对应的结构示意图；
图8至图10是又一种半导体结构的形成方法中各步骤对应的结构示意图；
图11是本发明第一实施例半导体结构的结构示意图；
图12是本发明第二实施例半导体结构的结构示意图；
图13至图21是本发明第一实施例半导体结构的形成方法中各步骤对应的结构示意图；
图22至图27是本发明第二实施例半导体结构的形成方法中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，目前所形成的器件仍有性能不佳的问题。现结合一种半导体结构的形成方法分析器件性能不佳的原因。
参考图1至图7，示出了一种半导体结构的形成方法中各步骤对应的结构示意图。
如图1所示，提供基底，所述基底包括衬底(图中未示出)、分立于所述衬底上的鳍部1、横跨所述鳍部1的初始栅极结构2以及位于所述初始栅极结构2两侧所述鳍部1中的源漏结构3、保形覆盖在所述源漏结构3顶部和所述初始栅极结构2侧壁的接触蚀刻停止层5(CESL)以及覆盖所述接触孔刻蚀停止层5的层间介质层4。
如图2所示，回刻蚀部分厚度的所述初始栅极结构2，形成栅极结构6和位于所述层间介质层4侧部的所述第一凹槽7。
如图3所示，在所述第一凹槽7中形成栅极盖帽层8；形成覆盖所述栅极盖帽层8和层间介质层4的介电层9；形成所述介电层9后，在部分所述栅极盖帽层8正上方的介电层9上形成掩膜层10。
如图4所示，以所述掩膜层10为掩膜刻蚀所述介电层9，去除所述源漏结构3上的所述层间介质层4，形成第二凹槽11。形成所述第二凹槽11的过程中，所述掩膜层10被消耗。
如图5所示，去除所述第二凹槽11底部的所述接触孔刻蚀停止层5，形成露出所述源漏结构3的源漏开口13。
如图6所示，在所述源漏开口13中形成导电材料层(图中未示出)，所述导电材料层覆盖所述栅极盖帽层8；对所述导电材料层进行平坦化处理，形成源漏接触层14。
形成源漏开口13的过程中，为了使得源漏开口13露出的所述源漏结构3顶部的面积较大，会进行过量的刻蚀，相应所述栅极结构6上的所述栅极盖帽层8会受到进一步的损伤，且形成源漏开口13的过程中，原先所述掩膜层10(如图3所示)之间的所述栅极盖帽层8的受损程度大于所述原先掩膜层10正下方的所述栅极盖帽层8的受损程度，原先所述掩膜层10(如图3所示)之间的所述栅极盖帽层8的剩余厚度小于所述原先掩膜层10正下方的所述栅极盖帽层8的厚度；在形成所述导电材料层，对所述导电材料层进行平坦化处理后，所述源漏接触层14还形成在部分所述源漏接触层14顶部，源漏接触层14与栅极结构6的顶部易桥接(CT-MG Short)，导致半导体结构的电学性能不佳。
在另一情况下，如图7所示，为了使得源漏接触层14与栅极结构6的顶部不易桥接，相应的，在形成源漏开口13的过程中，不会进行过量的刻蚀，相应的，所述源漏开口13露出的所述源漏结构3顶部的区域面积较小，导致形成源漏接触层14与源漏结构3的接触电阻较大，半导体结构的电学性能不佳。
参考图8至图10，示出了又一种半导体结构的形成方法中各步骤对应的结构示意图。
如图8所示，提供基底，所述基底包括衬底(图中未示出)、分立于所述衬底上的鳍部1a、横跨所述鳍部1a的栅极结构6a以及位于所述栅极结构6a两侧所述鳍部1a中的源漏结构3a、保形覆盖在所述源漏结构3a顶部和所述栅极结构6a侧壁的接触蚀刻停止层5a(CESL)以及覆盖所述接触孔刻蚀停止层5a的层间介质层4a，所述基底还包括形成在所述栅极结构6a顶部的栅极盖帽层8a；形成覆盖所述栅极盖帽层8a和层间介质层4a的介电层9a；在所述介电层9a上形成掩膜层10a，所述掩膜层10a分立的形成在每个所述栅极盖帽层8a正上方的介电层9a上。
如图9所示，以所述掩膜层10a为掩膜刻蚀所述介电层9a，去除所述源漏结构3a上的所述层间介质层4a，形成第二凹槽(图中未示出)，形成所述第二凹槽的过程中，所述掩膜层10a被消耗；去除所述第二凹槽底部的所述接触孔刻蚀停止层5a，形成露出所述源漏结构3a的源漏开口13a。
如图10所示，在所述源漏开口13a中形成导电材料层(图中未示出)，所述导电材料层覆盖所述栅极盖帽层8a；对所述导电材料层进行平坦化处理，形成源漏接触层14a。
形成所述第二凹槽，以及基于第二凹槽形成源漏开口13a的过程中，因为所述掩膜层10a形成在每个所述栅极盖帽层8a正上方的介电层9a上，因此形成源漏开口13a的过程中，所述栅极盖帽层8a的损伤较小，相应的也导致源漏开口13a侧壁与所述衬底表面法线夹角较大，所述源漏开口13a露出的所述源漏结构3a顶部的区域较小，导致形成源漏接触层14a与源漏结构3a的接触电阻较大，半导体结构的电学性能不佳。
为了解决所述技术问题，所述半导体结构的形成方法包括，所述层间介质层以及栅极结构围成凹槽，在所述凹槽中形成第一栅极盖帽层，因为所述第一栅极盖帽层的耐刻蚀度大于所述层间介质层的耐刻蚀度，在半导体结构的集成度越来越高的情况下，形成第一开口的过程中，第一栅极盖帽层的损伤较小，使得第一开口的形成工艺窗口较大，能够获得高密度的第一开口，优化第一开口的形成工艺。且因为形成露出所述源漏结构的第一开口的过程中，所述第一栅极盖帽层的损伤较小，所述第一开口不易露出所述栅极结构，相应的在所述第一开口中形成的源漏接触层不易与栅极结构桥接，实现所述源漏接触层与所述源漏结构的自对准接触，有利于提高半导体结构的形成质量，优化半导体结构的电学性能。此外，因为形成所述第一开口的过程中，所述第一栅极盖帽层的损伤较小，因此所述第一栅极盖帽层占据的空间符合工艺需求，去除所述第一栅极盖帽层，形成第二开口，所述第二开口的形貌符合工艺需求，使得形成在第二开口中的第二栅极盖帽层的形貌满足工艺需求，有利于提高半导体结构的电学性能。
提供的所述半导体结构包括：基底；栅极结构，位于所述基底上；源漏结构，位于所述栅极结构两侧的所述基底内；源漏接触层，位于所述栅极结构之间的所述源漏结构上；保护层，位于所述源漏接触层和所述栅极结构之间；栅极盖帽层，位于所述源漏接触层之间的所述栅极结构上.保护层，位于所述源漏接触层和所述栅极结构之间；栅极盖帽层，位于所述源漏接触层之间的所述栅极结构上，所述保护层能够很好的将源漏接触层和栅极结构电隔离，使得源漏接触层和栅极结构不易桥接，有利于提高半导体结构的电学性能。
本发明实施例提供一种半导体结构。图11示出了本发明半导体结构第一实施例的结构示意图。
半导体结构包括：基底；栅极结构301，位于所述基底上；源漏结构302，位于所述栅极结构301两侧的所述基底内；源漏接触层315，位于所述栅极结构301之间的所述源漏结构302上；保护层310，位于所述源漏接触层315和所述栅极结构301之间；栅极盖帽层316，位于所述源漏接触层315之间的所述栅极结构301上。
本发明实施例提供的半导体结构中，保护层310，位于所述源漏接触层315和所述栅极结构301之间；栅极盖帽层316，位于所述源漏接触层315之间的所述栅极结构301上，所述保护层310能够很好的将源漏接触层315和栅极结构301电隔离，使得源漏接触层315和栅极结构301不易桥接，有利于提高半导体结构的电学性能。
所述基底包括：衬底300和位于所述衬底300上的鳍部304。相应的，所述半导体结构为鳍式场效应晶体管(FinFET)为例。其他实施例中，所述基底还可以为平面衬底，相应地，半导体结构为平面晶体管(MOSFET)，在另一些实施例中，所述基底还包括位于所述鳍部上多个悬空的沟道层，所述沟道层在衬底表面法线方向上间隔设置，相应的，所述半导体结构为全包围栅极晶体管(GAA)。
本实施例中，衬底300为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
本实施例中，所述鳍部304的材料与衬底300的材料相同，包括硅。
所述半导体结构还包括：隔离层(图中未示出)，位于所述鳍部304露出的所述衬底300上，且所述隔离层覆盖所述鳍部304的部分侧壁。
所述隔离层用于将栅极结构301和衬底300相隔离。本实施例中，所述隔离层的材料包括氧化硅。
所述栅极结构301横跨所述鳍部304，且覆盖所述鳍部304的部分顶壁和部分侧壁。本实施例中，以平行于所述衬底300表面，且将垂直于所述栅极结构301的延伸方向为横向。
在半导体结构工作时，栅极结构301用于开启或关闭沟道。
具体的，栅极结构301包括功函数层(图中未示出)和位于功函数层上的金属栅极层(图中未示出)。
所述半导体结构还包括：侧墙层306，位于所述栅极结构301的侧壁上。
所述侧墙层306用于电隔离所述源漏结构302和栅极结构301，使得源漏结构302和栅极结构301不易桥接；此外，所述侧墙层306还用于电隔离源漏接触层315和栅极结构301，使得源漏接触层315不易与栅极结构301桥接，有利于提高半导体结构的电学性能。
所述侧墙层306的材料为低K介质材料，有利于降低栅极结构301与源漏结构302和源漏接触层315之间的电容耦合效应，提高半导体结构的电学性能。
本实施例中，所述侧墙层306的材料包括SiOC。
源漏接触层315用于将源漏结构302与后段互连结构连接。
本实施例中，所述源漏接触层315的材料为导电材料。具体的，所述源漏接触层315的材料包括W、Co和Ru中的一种或多种。本实施例中，所述源漏接触层315的材料为W，W的化学性质稳定，且形成工艺成熟，有利于控制半导体结构的形成质量，提高半导体结构的形成速率。
保护层310，位于所述源漏接触层315和所述栅极结构301之间，具体的所述保护层310位于所述源漏接触层315的侧壁上，占据所述栅极结构301之间的横向空间，使得位于所述保护层310之间的源漏接触层315的横向尺寸较小，有利于提高半导体结构的集成度。所述保护层310还用于与侧墙层306共同作用将栅极结构301与源漏结构302和源漏接触层315电隔离。
具体的，所述保护层310的材料包括氧化硅、氮化硅、碳化硅、碳氧化硅、碳氮化硅和氢氧化硅中的一种或多种。本实施例中，所述保护层310的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成保护层310的工艺难度和工艺成本。
需要说明的是，所述保护层310不宜过厚，也不宜过薄。若所述保护层310过厚，会占据栅极结构301之间过多的横向空间，导致所述保护层310之间的所述源漏接触层315的横向尺寸过小，相应的所述源漏接触层315与源漏结构302的接触面积过小，所述源漏接触层315与源漏结构302的接触电阻过大，导致半导体结构的电流特性不佳。若所述保护层310过薄，所述保护层310不能很好的电隔离栅极结构301和源漏接触层315，所述栅极结构301和源漏接触层315易桥接，导致半导体结构的电学性能不佳。本实施例中，所述保护层310的厚度为1纳米至5纳米。
在半导体结构工作时，源漏结构302用于为沟道提供应力，提高沟道中载流子的迁移速率。
本实施例中，半导体结构用于形成NMOS(Negative channel Metal OxideSemiconductor)，源漏结构302为掺杂有N型离子的碳化硅或磷化硅。本实施例中，N型离子包括：磷、砷或锑。
其他实施例中，半导体结构用于形成PMOS(Positive Channel Metal OxideSemiconductor)。源漏结构为掺杂有P型离子的锗化硅。本实施例中，P型离子包括：硼、镓或铟。
在半导体结构的形成过程中，所述栅极盖帽层316用于保护所述栅极结构301的顶部不易受到损伤，在半导体结构工作时，有利于提高栅极结构301对沟道的控制能力。
本实施例中，栅极盖帽层316的材料为介电材料。具体的，栅极盖帽层316的材料包括氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，栅极盖帽层316的材料包括氮化硅。
需要说明的是，所述栅极盖帽层316不宜过厚也不宜过薄。若栅极盖帽层316过厚，所述源漏接触层315形成在所述第一开口(图中未示出)中，所述第一开口是刻蚀所述层间介质层形成的，若所述栅极盖帽层316过厚，刻蚀层间介质层，形成所述第一开口的过程中，所述第一开口的深宽比较大，产生的反应副产物不易快速排除，对刻蚀过程造成阻碍，导致所述第一开口侧壁的与所述衬底300表面法线的夹角过大，也就是说，所述第一开口的底部横向尺寸小于所述第一开口的顶部的横向尺寸，所述第一开口露出的所述源漏结构302顶部的面积较小，相应的源漏接触层315与源漏结构102的接触面积较小，源漏接触层315与源漏结构102的接触电阻较大；需要说明的是，在极端情况下，形成第一开口的过程中，因为反应副产物不能及时排除，甚至导致第一开口的蚀刻过程停止，形成在第一开口中的源漏接触层315无法与源漏结构302连接，形成断路。若所述栅极盖帽层316过薄，即使所述栅极盖帽层316的耐刻蚀度大于所述层间介质层的耐刻蚀度，在刻蚀所述层间介质层，形成露出所述源漏结构302的第一开口的过程中，所述栅极盖帽层316易被去除，导致所述第一开口易露出所述栅极结构301，后续在所述第一开口中形成的源漏接触层315易与栅极结构301桥接，导致半导体结构的电学性能不佳。本实施例中，所述栅极盖帽层316的厚度为5纳米至30纳米。
需要说明的是，所述半导体结构还包括：接触孔刻蚀停止层308，位于所述保护层310和栅极结构301之间，以及保护层310和所述源漏结构302之间。
具体的，接触孔刻蚀停止层308，位于所述保护层310和栅极结构301之间指代的是，位于所述保护层310和侧墙层306之间。
在半导体结构的形成过中，刻蚀所述层间介质层303形成露出所述源漏结构302的第一开口的过程中，刻蚀所述层间介质层303底部的所述接触孔刻蚀停止层308，所述接触孔刻蚀停止层308的被刻蚀速率小于所述层间介质层303的被刻蚀速率，所述接触孔刻蚀停止层308的顶部起到暂时刻蚀停止的作用，使得各区域不易因刻蚀速率不一致而出现刻蚀过量或不足的问题，有利于提高后续形成的第一开口的均一性，相应的，提高所述源漏接触层315的形貌均一性，提高半导体结构的电学性能。
本实施例中，所述接触孔刻蚀停止层308的材料包括氮化硅。
参考图12，示出了本发明半导体结构第二实施例的结构示意图。
本实施例与第一实施例的相同之处在此不再赘述，与第一实施例的不同之处在于：
所述半导体结构还包括：源漏盖帽层418，位于所述源漏接触层416上。
在形成半导体结构的过程中，所述源漏盖帽层418，用于保护所述源漏接触层416的顶部不易受损，使得源漏接触层416能够更好的将源漏结构402与后段互连结构连接。
具体的，所述源漏盖帽层418的材料包括氮化硅、碳化硅、碳氧化硅、碳氮化硅和氢氧化硅中的一种或多种。本实施例中，所述源漏盖帽层418的材料包括氮化硅。
所述半导体结构还包括：第一接触层422，贯穿所述源漏盖帽层418与所述源漏接触层416接触；第二接触层423，贯穿所述栅极盖帽层420与所述栅极结构401接触。
所述第一接触层422用于将源漏接触层416与后段的互连结构连接。
所述第二接触层423用于将栅极结构401与后段的互连结构连接。所述第二接触层423位于有源区(Active area，AA)中，相应的，所述第二接触层423为有源栅极接触孔插塞(Contact Over Active Gate，COAG)，能够提高半导体结构的集成度，优化半导体结构的电学性能。
本实施例中，所述第一接触层422和第二接触层423的材料相同，为导电材料。具体的，所述导电材料层的材料包括W、Co和Ru中的一种或多种。本实施例中，所述导电材料层的材料为W，W的化学性质稳定，且形成工艺成熟，有利于控制半导体结构的形成质量，提高半导体结构的形成速率。
所述半导体结构还包括：介电层421，位于所述第一接触层422和第二接触层423之间的所述栅极盖帽层420和源漏盖帽层418上。
所述介电层421用于电隔离第一接触层422和第二接触层423。
本实施例中，所述介电层421的材料包括氧化硅。
参考图13至图21，是本发明实施例半导体结构的形成方法第一实施例中各步骤对应的结构示意图。
参考图13，提供基底，所述基底上形成有栅极结构101，所述栅极结构101两侧的所述基底内形成有源漏结构102，所述栅极结构101露出的所述基底上形成有层间介质层103，所述层间介质层103覆盖源漏结构102和所述栅极结构101的侧壁，且所述层间介质层103的顶部高于所述栅极结构101的顶部，所述层间介质层103以及栅极结构101围成凹槽105。
所述基底为后续形成半导体结构提供工艺基础。随着半导体工艺的发展，半导体结构的集成度越来越高，由于光刻工艺的极限，不能曝光出精细且尺寸过小的图形，例如尺寸小于20nm。本实施例中，后续仅在部分所述栅极结构101的正上方形成掩膜层。
本实施例中，提供基底的步骤中，所述基底包括：衬底100和位于所述衬底100上的鳍部104。相应的，后续形成的半导体结构为鳍式场效应晶体管(FinFET)。其他实施例中，所述基底还可以为平面衬底，相应，半导体结构为平面晶体管(MOSFET)，在另一些实施例中，所述基底还包括位于所述鳍部上的沟道叠层，所述沟道叠层包括牺牲层和位于所述牺牲层上的沟道层，相应的，后续半导体结构为全包围栅极晶体管(GAA)。
本实施例中，衬底100为硅衬底。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
本实施例中，所述鳍部104的材料与衬底100的材料相同，包括硅。
所述半导体结构还包括：隔离层(图中未示出)，位于所述鳍部104露出的所述衬底100上，且所述隔离层覆盖所述鳍部104的部分侧壁。
所述隔离层用于将栅极结构101和衬底100相隔离。本实施例中，所述隔离层的材料包括氧化硅。
所述栅极结构101横跨所述鳍部104，且覆盖所述鳍部104的部分顶壁和部分侧壁。本实施例中，以平行于所述衬底100表面，且将垂直于所述栅极结构101的延伸方向为。
在半导体结构工作时，栅极结构101用于开启或关闭沟道。
具体的，栅极结构101包括功函数层(图中未示出)和位于功函数层上的金属栅极层(图中未示出)。
所述侧墙层106用于电隔离所述源漏结构102和栅极结构101，此外，后续刻蚀所述源漏结构102顶部的所述层间介质层103，形成露出所述源漏结构102的第一开口的过程中，所述侧墙层106用于限定第一开口的形成位置，使得后续形成在第一开口的源漏接触层不易与栅极结构101桥接，有利于提高半导体结构的电学性能。此外，后续在所述凹槽105中形成第一栅极盖帽层，形成所述源漏接触层后，去除所述第一栅极盖帽层，在所述栅极结构的顶部形成第二开口，所述侧墙层106用于限定第二开口的形成位置，使得各区域第二开口的形貌均一性较高，有利于提高半导体结构的电学性能。
所述侧墙层106的材料为低K介质材料，有利于降低栅极结构101和源漏接触层103之间的电容耦合效应，提高半导体结构的电学性能。
所述侧墙层106的材料包括SiOC。
在半导体结构工作时，源漏结构102用于为沟道提供应力，提高沟道中载流子的迁移速率。
本实施例中，半导体结构用于形成NMOS(Negative channel Metal OxideSemiconductor)，源漏结构102为掺杂有N型离子的碳化硅或磷化硅。本实施例中，N型离子包括：磷、砷或锑。
其他实施例中，半导体结构用于形成PMOS(Positive Channel Metal OxideSemiconductor)。源漏结构掺杂为有P型离子的锗化硅。本实施例中，P型离子包括：硼、镓或铟。
层间介质层103用于电隔离相邻器件。本实施例中，所述层间介质层103的材料为绝缘材料。具体的所述层间介质层103的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成层间介质层103的工艺难度和工艺成本。
本实施例中，所述凹槽105为后续形成第一栅极盖帽层提供工艺空间。
提供基底的步骤中，所述层间介质层103的底部和侧部形成有接触孔刻蚀停止层108。
在后续刻蚀所述层间介质层103，形成露出所述源漏结构102的第一开口的过程中，所述接触孔刻蚀停止层108的被刻蚀速率小于所述层间介质层103的被刻蚀速率，所述接触孔刻蚀停止层108的顶部起到暂时刻蚀停止的作用，使得各区域不易因刻蚀速率不一致而出现刻蚀过量或不足的问题，有利于提高第一开口的均一性。
本实施例中，所述接触孔刻蚀停止层108的材料包括氮化硅。
需要说明的是，提供基底的步骤中，所述凹槽105不宜过深也不宜过浅。在所述栅极结构101的厚度满足工艺需求的情况下，若所述凹槽105过深，后续形成在凹槽105中的第一栅极盖帽层过厚，相应的，所述层间介质层103过厚，后续去除所述层间介质层103，形成的第一开口的深度过大，相应的第一开口的深宽比过大，在形成第一开口的过程中，反应副产物不易快速排除，对刻蚀过程造成阻碍，导致所述第一开口侧壁的与所述衬底100表面法线的夹角过大，也就是说，所述第一开口的底部横向尺寸小于所述第一开口的顶部的横向尺寸，所述第一开口露出的所述源漏结构102顶部的面积较小，后续形成在所述第一开口中的源漏接触层与源漏结构102的接触面积较小，导致所述源漏接触层和源漏结构102的接触电阻较大。需要说明的是，在极端情况下，形成第一开口的过程中，因为反应副产物不能及时排除，甚至会导致第一开口的蚀刻过程停止，形成在第一开口中的源漏接触层无法与源漏结构102连接，形成断路。若所述凹槽105过浅，后续在所述凹槽105中形成的第一栅极盖帽层的厚度较小，即使所述第一栅极盖帽层的耐刻蚀度大于所述层间介质层的耐刻蚀度，在刻蚀所述层间介质层103，形成露出所述源漏结构102的第一开口的过程中，所述栅极盖帽层易被去除，导致所述第一开口易露出所述栅极结构101，相应的后续在所述第一开口中形成的源漏接触层易与栅极结构101桥接，导致半导体结构的电学性能不佳。本实施例中，提供基底的步骤中，所述凹槽105的深度为5纳米至30纳米。
参考图14，在所述凹槽105中形成第一栅极盖帽层107，所述第一栅极盖帽层107的耐刻蚀度大于所述层间介质层103的耐刻蚀度。
因为所述第一栅极盖帽层107的耐刻蚀度大于所述层间介质层103的耐刻蚀度，在半导体结构的集成度越来越高的情况下，形成第一开口的过程中，第一栅极盖帽层107的损伤较小，使得第一开口的形成工艺窗口较大，能够获得高密度的第一开口，优化第一开口的形成工艺。且因为所述第一栅极盖帽层107的耐刻蚀度大于所述层间介质层103的耐刻蚀度，从而在刻蚀所述层间介质层103，形成露出所述源漏结构102的第一开口的过程中，所述第一栅极盖帽层107的损伤较小，所述第一开口不易露出所述栅极结构101，相应的在所述第一开口中形成的源漏接触层不易与栅极结构101桥接，实现所述源漏接触层与所述源漏结构302的自对准接触，有利于提高半导体结构的形成质量，优化半导体结构的电学性能。此外，所述第一栅极盖帽层107为后续的第二栅极盖帽层占据空间位置，且因为形成所述第一开口的过程中，所述第一栅极盖帽层107的损伤较小，因此所述第一栅极盖帽层107占据的空间符合工艺需求，去除所述第一栅极盖帽层107，形成第二开口，所述第二开口的形貌符合工艺需求，使得形成在第二开口中的第二栅极盖帽层的形貌满足工艺需求，有利于提高半导体结构的电学性能。
本实施例中，所述第一栅极盖帽层107位于所述栅极结构101的顶部，层间介质层103，位于所述第一栅极盖帽层107之间，因为所述第一栅极盖帽层107的耐刻蚀度大于所述层间介质层103的耐刻蚀度，相应的，所述层间介质层103被刻蚀速率较快，在形成贯穿所述层间介质层103的第一开口的过程中，所述第一栅极盖帽层107的损伤较小，相应的所述第一栅极盖帽层107下方的栅极结构101不易受损伤，从所述第一开口能够自对准的露出源漏结构102。
刻蚀所述层间介质层103，形成露出所述源漏结构102的第一开口的过程中，所述第一栅极盖帽层107用于保护所述栅极结构101的顶部不易受到损伤，在半导体结构工作时，有利于提高栅极结构101对沟道的控制能力，优化半导体结构的电学性能。
具体的，所述第一栅极盖帽层107的材料包括：铝、氧化铝、氮化铝、氮化钛、氧化钛和氧化钨中的一种或多种。本实施例中，第一栅极盖帽层107的材料包括氧化铝。
本实施例中，在所述凹槽105中形成第一栅极盖帽层107的步骤包括：在所述凹槽105和层间介质层103上形成第一盖帽材料层(图中未示出)；去除高于所述层间介质层103的所述第一盖帽材料层，剩余的位于所述凹槽105中的所述第一盖帽材料层作为第一栅极盖帽层107。
本实施例中，采用物理气相沉积工艺(Physical Vapor Deposition，PVD)形成所述第一盖帽材料层。物理气相沉积工艺具有沉积温度低(常在550℃以下)、沉积速度快、沉积层的成分和结构可以控制、操作简单、高效率低成本的优点，且物理气相沉积工艺与现有机台和工艺流程的兼容度高。其他实施例中，还可以采用原子层沉积工艺(Atomic LayerDeposition，ALD)和化学气相沉积工艺(Chemical Vapor Deposition，CVD)形成所述第一盖帽材料层。
本实施例中，采用化学机械研磨工艺(chemical mechanical planarization，CMP)去除高于所述层间介质层103的所述第一盖帽材料层，剩余的位于所述凹槽105中的所述第一盖帽材料层作为第一栅极盖帽层107。化学机械研磨工艺是一种全局表面平坦化技术，在去除高于所述层间介质层103的所述第一盖帽材料层的同时，有利于提高层间介质层103的顶面和第一栅极盖帽层107的顶面的平坦度，为后续形成第一开口的刻蚀工艺提供平坦度高的表面，提高第一开口的形成质量。
参考图15至图18，形成贯穿所述层间介质层103且露出所述源漏结构102的第一开口109。
所述第一开口109为后续形成源漏接触层做准备。
具体的，形成贯穿所述层间介质层103且露出所述源漏结构102的第一开口109的步骤包括：
如图15所示，在所述第一栅极盖帽层107和层间介质层103上形成第一介电层111；在部分所述栅极结构101的正上方的所述第一介电层111上形成掩膜层112。
需要说明的是，与在每个所述栅极结构正上方形成掩膜层的情况相比，形成所述掩膜层112的过程中，掩膜层112仅位于部分所述栅极结构101的正上方，提高了掩膜层112的工艺窗口，降低了形成掩膜层112的工艺难度。
具体的，如图15所示，示出了六个栅极结构101，所述掩膜层112露出了两个连续的栅极结构101和位于栅极结构101之间的三个层间介质层103。在此情况下，后续刻蚀所述层间介质层103，形成露出所述源漏结构102的第一开口的过程中，即使部分栅极结构101正上方没有形成掩膜层112，因为所述第一栅极盖帽层107的耐刻蚀度大于所述层间介质层103的耐刻蚀度，仍使得所述第一栅极盖帽层107的损伤较小，所述第一开口仍不易露出所述栅极结构101，相应的在所述第一开口中形成的源漏接触层不易与栅极结构101桥接，实现所述源漏接触层与所述源漏结构302的自对准接触，有利于提高半导体结构的形成质量，优化半导体结构的电学性能。
所述第一介电层111为形成掩膜层112提供平坦的工艺平台，有利于后续依据掩膜层112进行图形传递，形成露出所述源漏结构102的第一开口。
本实施例中，所述第一介电层111的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成第一介电层111的工艺难度和工艺成本。
本实施例中，采用流动性化学气相沉积(Flowable Chemical Vapor Deposition，FCVD)工艺形成所述第一介电层111，有利于使得所述第一介电层111表面的平坦度较高。
如图16至图18所示，以所述掩膜层112为掩膜刻蚀所述第一介电层111和层间介质层103，形成所述第一开口109(如图18所示)。
本实施例中，以所述掩膜层112为掩膜采用干法刻蚀工艺刻蚀所述第一介电层111和层间介质层103，形成所述第一开口109。干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，能够获得相当准确的图形转换，有利于使所述第一开口109的形貌满足工艺需求。
需要说明的是，采用干法刻蚀工艺刻蚀所述第一介电层111和层间介质层103，形成所述第一开口109的过程中，所述掩膜层112会被消耗去除，所述第一介电层111也被消耗去除。
需要说明的是，形成贯穿所述层间介质层103且露出所述源漏结构102的第一开口109的过程中，所述第一栅极盖帽层107侧壁顶部的所述侧墙层106的顶部和接触孔刻蚀停止层108被刻蚀。
本实施例中，形成所述第一开口109的步骤中，所述第一开口109的侧壁上形成有保护层110。
所述第一开口109露出所述源漏结构102，也就是说所述第一开口109位于所述栅极结构101之间，后续在所述第一开口109中形成源漏接触层，因为保护层110位于所述第一开口109的侧壁上，因此所述保护层110能够将源漏接触层和栅极结构101电隔离，使得源漏接触层和栅极结构101不易桥接，有利于提高半导体结构的电学性能。
所述保护层110形成在所述第一保护层109的侧壁上，也就是说所述保护层110形成在相邻所述栅极结构101之间，所述栅极结构101之间的横向空间减小，使得后续形成在第一开口109中的源漏接触层的横向尺寸较小，有利于提高半导体结构的集成度。
具体的，所述保护层110的材料包括氧化硅、氮化硅、碳化硅、碳氧化硅、碳氮化硅和氢氧化硅中的一种或多种。本实施例中，所述保护层110的材料包括氧化硅。氧化硅是工艺常用、成本较低的介电材料，且具有较高的工艺兼容性，有利于降低形成保护层110的工艺难度和工艺成本。
需要说明的是，所述保护层110不宜过厚，也不宜过薄。若所述保护层110过厚，会占据栅极结构301之间过多的横向空间，所述保护层110之间的所述第一开口109的横向尺寸过小，导致后续形成在第一开口109中的源漏接触层的横向尺寸过小，所述源漏接触层与源漏结构102的接触面积过小，所述源漏接触层与源漏结构102的接触电阻过大，导致半导体结构的电流特性能不佳。若所述保护层110过薄，所述保护层110并不能很好的电隔离栅极结构101与后续形成在第一开口109中的源漏接触层，所述栅极结构101和源漏接触层易桥接，导致半导体结构的电学性能不佳；此外，若所述保护层110过薄，第一栅极盖帽层107中的金属离子，易扩散至所述保护层110中背离所述第一栅极盖帽层107的侧壁上，也就是所述第一开口109的侧壁上，后续在所述第一开口109中形成源漏接触层115的过程中，第一开口109侧壁上的金属离子不能为形成源漏接触层提供良好的生长或沉积环境，导致源漏接触层115的形成质量不佳。本实施例中，所述保护层110的厚度为1纳米至5纳米。
具体的，形成所述保护层110的步骤包括：
如图16所示，刻蚀所述层间介质层103，形成贯穿所述层间介质层103的第三开口113。
所述第三开口113为保形覆盖保护材料层提供工艺空间。
本实施例中，采用干法刻蚀工艺刻蚀所述层间介质层103，形成所述第三开口113。其他实施例中，还可以采用干法和湿法相结合的工艺形成所述第三开口。
如图17所示，形成保形覆盖所述第三开口113和第一栅极盖帽层107的保护材料层114。
所述保护材料层114为后续形成保护层做准备。
本实施例中，采用化学气相沉积工艺形成所述保护材料层114。化学气相沉积工艺是利用含有薄膜元素的一种或几种气相化合物或单质进行化学反应生成薄膜的方法，具有良好的台阶覆盖性，且化学气相沉积工艺能够控制保护材料层114的沉积厚度，相应的控制后续形成的保护层的厚度。其他实施例中，还可以采用原子层沉积工艺形成所述保护材料层。
如图18所示，去除所述第一栅极盖帽层107顶部的所述保护材料层114和所述第三开口113底部的所述保护材料层114，剩余的位于所述第三开口113侧壁的所述保护材料层114作为保护层110。
本实施例中，采用无掩膜干法刻蚀工艺去除所述第一栅极盖帽层107顶部的所述保护材料层114和所述第三开口113底部的所述保护材料层114。无掩膜干法刻蚀工艺具有各向异性刻蚀的特性，有利于保证将所述第一栅极盖帽层107顶部和所述第三开口113底部的所述保护材料层114被完全去除的同时，对所述第一开口109侧壁的保护材料层114的损伤较小，使得栅极结构101侧部的保护材料层114的厚度不易减薄，能够使得形成的第一开口109自对准的露出所述源漏结构102，同时所述保护层110的横向尺寸较大，从而所述保护层110能够使得栅极结构101与后续形成的源漏接触层不易桥接。且采用无掩膜刻蚀工艺去除位于第一栅极盖帽层107顶部和所述第三开口113底部的保护材料层114的过程中，不需用到光罩(Mask)，降低了工艺成本。
需要说明的是，形成贯穿所述层间介质层103且露出所述源漏结构102的第一开口109的步骤还包括：刻蚀所述源漏结构102顶部的所述接触孔刻蚀停止层108，露出所述源漏结构102。
相应的，所述第一开口109由源漏结构102、接触孔刻蚀停止层108和保护层110围成。
本实施例中，采用干法刻蚀工艺刻蚀所述源漏结构102顶部的所述接触孔刻蚀停止层108，露出所述源漏结构102。且刻蚀所述源漏结构102顶部的所述接触孔刻蚀停止层108的过程中，以所述源漏结构102的顶部为刻蚀停止位置，有利于降低对其他膜层的损伤。
参考图19，在所述第一开口109中形成源漏接触层115。
所述源漏接触层115用于将源漏结构102与后段互连结构连接。
具体的，所述源漏接触层115的材料包括W、Co和Ru中的一种或多种。本实施例中，所述源漏接触层115的材料为W，W的化学性质稳定，且形成工艺成熟，有利于控制半导体结构的形成质量，提高半导体结构的形成速率。
在所述第一开口109中形成源漏接触层115的步骤包括：在所述第一开口109中和所述第一栅极盖帽层107上形成源漏导电材料层；采用平坦化工艺去除高于所述第一栅极盖帽层107的源漏导电材料层，剩余的位于所述第一开口109中的所述源漏导电材料层，作为源漏接触层115。
本实施例中，采用化学机械研磨工艺(chemical mechanical planarization，CMP)去除高于所述第一栅极盖帽层107的源漏导电材料层。化学机械研磨工艺是一种全局表面平坦化技术，在去除高于所述第一栅极盖帽层107的所述源漏导电材料层的同时，使得所述第一栅极盖帽层107、侧墙层106、接触孔刻蚀停止层108以及保护层110的顶面具有较高的平坦度。
本实施例中，采用电化学电镀工艺(Electroplating，ECP)在所述第一开口109中形成源漏导电材料层，电化学电镀工艺操作简单，沉积速度快，价格低廉等优点。
需要说明的是，采用平坦化工艺去除高于所述第一栅极盖帽层107的源漏导电材料层后，对所述第一栅极盖帽层107、侧墙层106、接触孔刻蚀停止层108以及保护层110的顶部继续进行平坦化处理，为后续半导体工艺提供平整的平台，有利于提高半导体结构的均一性。
参考图20，形成所述源漏接触层115后，去除所述第一栅极盖帽层107，在所述栅极结构101的顶部形成第二开口116。
去除所述第一栅极盖帽层107，形成第二开口116，为后续在所述第二开口116中形成第二栅极盖帽层做准备。
具体的，所述第二开口116由所述侧墙层106和栅极结构101围成。
所述第一栅极盖帽层107的材料包括金属元素Al，去除所述第一栅极盖帽层107，使得所述第一栅极盖帽层107中的金属离子Al不易扩散至底部的栅极结构101以及源漏结构102中，在半导体结构工作时，使得栅极结构101能够更好的控制沟道的开启与断开，使得源漏结构102能够给沟道提供足够的应力，提高沟道中载流子的迁移速率。此外，所述第一栅极盖帽层107包括金属元素Al，从而所述第一栅极盖帽层107的绝缘性能不佳，若所述第一栅极盖帽层107保留，后续形成贯穿所述第一栅极盖帽层107与栅极结构101接触的栅极接触层，所述第一栅极盖帽层107不能很好的电隔离栅极接触层，导致半导体结构的电学性能不佳。
本实施例中，采用湿法刻蚀工艺去除所述第一栅极盖帽层107，在所述栅极结构101的顶部形成第二开口116。其他实施例中，还可以采用湿法和干法相结合的工艺去除所述第一栅极盖帽层。
具体的，所述第一栅极盖帽层107的材料包括氧化铝。相应的湿法刻蚀容液包括：NH4OH和KOH中的一种或两种。
参考图21，在所述第二开口116中形成第二栅极盖帽层117。
在后续半导体工艺的过程中，所述第二栅极盖帽层117，用于保护所述栅极结构101的顶部不易受损，使得栅极结构101能够更好的控制沟道的开启与断开。此外，所述第二栅极盖帽层117相比于第一栅极盖帽层107(如图18所示)的绝缘性能更好，后续形成贯穿所述第二栅极盖帽层117与栅极结构101接触的栅极接触层，所述第二栅极盖帽层117能更好的电隔离栅极接触层，提高半导体结构的电学性能。
本实施例中，所述第二栅极盖帽层117的材料包括：氮化硅、碳化硅、碳氧化硅、碳氮化硅和氢氧化硅中的一种或多种。
本实施例中，在所述第二开口116中形成第二栅极盖帽层117的步骤包括：在所述第二开口116和源漏接触层115上形成第二盖帽材料层；去除高于所述源漏接触层115的所述第二盖帽材料层，剩余位于所述第二开口116中的所述第二盖帽材料层作为第二栅极盖帽层117。
本实施例中，采用化学气相沉积工艺形成所述第二盖帽材料层。其他实施例中，还可以采用原子层沉积工艺形成所述第二盖帽材料层。
本实施例中，采用平坦化工艺去除高于所述源漏接触层115的所述第二盖帽材料层。具体的，所述平坦化工艺包括化学机械研磨工艺。
参考图22至图27，是本发明实施例半导体结构的形成方法第二实施例中各步骤对应的结构示意图。
本实施例与第一实施例的相同之处在此不再赘述，本实施例与第一实施例的不同之处在于：在所述源漏接触层216的顶部形成源漏盖帽层218。
在半导体结构的形成过程中，所述源漏盖帽层218用于保护源漏接触层216的顶部不易受损伤。
具体的，在所述第一开口(图中未示出)中形成源漏接触层216的步骤包括：
如图22所示，在所述第一开口中形成初始源漏接触层215。
如图23所示，刻蚀部分厚度的所述初始源漏接触层215，形成所述源漏接触层216和位于所述源漏接触层216顶部的第四开口217。
本实施例中，采用干法刻蚀工艺刻蚀部分厚度的所述初始源漏接触层215，形成所述源漏接触层216和位于所述源漏接触层216顶部的第四开口217。干法刻蚀工艺具有各向异性刻蚀特性，具有较好的刻蚀剖面控制性，能够获得相当准确的图形转换，有利于使所述第四开口217的形貌满足工艺需求；且干法刻蚀工艺的过程中，所述初始源漏接触层215的去除速率大于所述第一栅极盖帽层207的去除速率，从而所述第一栅极盖帽层207的损伤较小；且采用干法刻蚀工艺，能够精确控制所述初始源漏接触层215的去除厚度，进而使得第四开口217的深度达到预设目标，有利于提高半导体结构的电学性能。
如图24所示，在所述第四开口217中形成源漏盖帽层218。
在后续半导体工艺的过程中，所述源漏盖帽层218，用于保护所述源漏接触层216的顶部不易受损，使得源漏接触层216能够更好的将源漏结构202与后段互连结构连接。
本实施例中，所述源漏盖帽层218的材料包括氮化硅、碳化硅、碳氧化硅、碳氮化硅和氢氧化硅中的一种或多种。
本实施例中，在所述第四开口217中形成源漏盖帽层218的步骤包括：在所述第四开口217和源漏接触层216上形成源漏盖帽材料层；去除高于所述第一栅极盖帽层207的所述源漏盖帽材料层，剩余位于所述第四开口217中的所述源漏盖帽材料层，作为源漏盖帽层218。
本实施例中，采用化学气相沉积工艺形成所述源漏盖帽材料层。其他实施例中，还可以采用原子层沉积工艺形成所述源漏盖帽材料层。
本实施例中，采用平坦化工艺去除高于所述第一栅极盖帽层207的所述源漏盖帽材料层，剩余位于所述第四开口217中的所述源漏盖帽材料层，作为源漏盖帽层218。
具体的，所述平坦化工艺包括化学机械研磨工艺。
如图25所示，所述半导体结构的形成方法还包括：形成所述源漏接触层216后，去除所述第一栅极盖帽层207，在所述栅极结构201的顶部形成第二开口219。
去除所述第一栅极盖帽层207，形成第二开口219，为后续在所述第二开口中形成第二栅极盖帽层的作用在此不赘述。
本实施例中，采用湿法刻蚀工艺去除所述第一栅极盖帽层207，在所述栅极结构201的顶部形成第二开口219。
参考图26，在所述第二开口219中形成第二栅极盖帽层220。
在后续半导体工艺的过程中，所述第二栅极盖帽层220，用于保护所述栅极结构201的顶部不易受损，使得栅极结构201能够更好的控制沟道的开启与断开。
本实施例中，所述第二栅极盖帽层220的材料包括：氮化硅、碳化硅、碳氧化硅、碳氮化硅和氢氧化硅中的一种或多种。
参考图27，所述半导体结构的形成方法还包括：形成所述第二栅极盖帽层220后，在所述第二栅极盖帽层220上和所述源漏接触层216上形成第二介电层221。
所述第二介电层221用于电隔离后续形成的第一接触插塞和第二接触插塞。
所述第二介电层221的材料包括氧化硅。
本实施例中，采用流动性化学气相沉积工艺形成所述第二介电层221，有利于使得所述第二介电层221表面的平坦度较高。
刻蚀所述第二介电层221和源漏盖帽层218，形成露出所述源漏接触层216的第一接触孔(图中未示出)；刻蚀所述第二介电层221和第二栅极盖帽层220，形成露出所述栅极结构201的第二接触孔(图中未示出)；在所述第一接触孔和第二接触孔中形成后段导电材料层(图中未示出)，位于所述第一接触孔中的所述后段导电材料层作为第一接触层222，位于所述第二接触孔中的所述后段导电材料层作为第二接触层223。
所述第一接触层222用于将源漏接触层216与后段的互连结构连接。
所述第二接触层223用于将栅极结构201与后段的互连结构连接。所述第二接触层223位于有源区(Active area，AA)中，相应的，所述第二接触层223为有源栅极接触孔插塞(Contact Over Active Gate，COAG)，能够提高半导体结构的集成度，优化半导体结构的电学性能。
具体的，所述后段导电材料层的材料包括W、Co和Ru中的一种或多种。本实施例中，所述后段导电材料层的材料为W，W的化学性质稳定，且形成工艺成熟，有利于控制半导体结构的形成质量，提高半导体结构的形成速率。
本实施例中，所述采用电化学电镀工艺在所述第一接触孔和第二接触孔中形成后段导电材料层，电化学电镀工艺操作简单，沉积速度快，价格低廉等优点。
虽然本发明实施例披露如上，但本发明实施例并非限定于此。任何本领域技术人员，在不脱离本发明实施例的精神和范围内，均可作各种更动与修改，因此本发明实施例的保护范围应当以权利要求所限定的范围为准。

Claims (21)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上形成有栅极结构，所述栅极结构两侧的所述基底内形成有源漏结构，所述栅极结构露出的所述基底上形成有层间介质层，所述层间介质层覆盖源漏结构和所述栅极结构的侧壁，且所述层间介质层的顶部高于所述栅极结构的顶部，所述层间介质层以及栅极结构围成凹槽；
在所述凹槽中形成第一栅极盖帽层，所述第一栅极盖帽层的耐刻蚀度大于所述层间介质层的耐刻蚀度；
形成贯穿所述层间介质层且露出所述源漏结构的第一开口；
在所述第一开口中形成源漏接触层；
形成所述源漏接触层后，去除所述第一栅极盖帽层，在所述栅极结构的顶部形成第二开口；
在所述第二开口中形成第二栅极盖帽层。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一开口的步骤中，所述第一开口的侧壁上形成有保护层。
3.如权利要求1或2所述的半导体结构的形成方法，其特征在于，所述第一栅极盖帽层的材料包括：铝、氧化铝、氮化铝、氮化钛、氧化钛和氧化钨中的一种或多种。
4.如权利要求1或2所述的半导体结构的形成方法，其特征在于，在所述凹槽中形成第一栅极盖帽层的步骤包括：
在所述凹槽和层间介质层上形成第一盖帽材料层；
去除高于所述层间介质层的所述第一盖帽材料层，剩余的位于所述凹槽中的所述第一盖帽材料层作为第一栅极盖帽层。
5.如权利要求4所述的半导体结构的形成方法，其特征在于，采用原子层沉积工艺、物理气相沉积工艺或者化学气相沉积工艺形成所述第一盖帽材料层。
6.如权利要求4所述的半导体结构的形成方法，其特征在于，采用化学机械研磨工艺去除高于所述层间介质层的所述第一盖帽材料层。
7.如权利要求1或2所述的半导体结构的形成方法，其特征在于，形成贯穿所述层间介质层且露出所述源漏结构的第一开口的步骤包括：
在所述第一栅极盖帽层和层间介质层上形成第一介电层；
在部分所述栅极结构的正上方的所述第一介电层上形成掩膜层；
以所述掩膜层为掩膜刻蚀所述第一介电层和层间介质层，形成所述第一开口。
8.如权利要求1或2所述的半导体结构的形成方法，其特征在于，提供基底的步骤中，所述凹槽的深度为5纳米至30纳米。
9.如权利要求2所述的半导体结构的形成方法，其特征在于，所述保护层的材料包括氧化硅、氮化硅、碳化硅、碳氧化硅、碳氮化硅和氢氧化硅中的一种或多种。
10.如权利要求2所述的半导体结构的形成方法，其特征在于，所述保护层的厚度为1纳米至5纳米。
11.如权利要求2所述的半导体结构的形成方法，其特征在于，形成所述保护层的步骤包括：
刻蚀所述层间介质层，形成贯穿所述层间介质层的第三开口；
形成保形覆盖所述第三开口和第一栅极盖帽层的保护材料层；
去除所述第一栅极盖帽层顶部的所述保护材料层和所述第三开口底部的所述保护材料层，剩余的位于所述第三开口侧壁的所述保护材料层作为保护层。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，采用原子层沉积工艺或者化学气相沉积工艺形成所述保护材料层。
13.如权利要求1或2所述的半导体结构的形成方法，其特征在于，在所述第一开口中形成源漏接触层的步骤包括：
在所述第一开口中和所述第一栅极盖帽层上形成源漏导电材料层；
去除高于所述第一栅极盖帽层的所述源漏导电材料层，剩余的位于所述第一开口中的所述源漏导电材料层作为源漏接触层。
14.如权利要求1或2所述的半导体结构的形成方法，其特征在于，采用湿法刻蚀工艺或者湿法和干法相结合的刻蚀工艺，去除所述第一栅极盖帽层，在所述栅极结构的顶部形成第二开口。
15.如权利要求1或2所述的半导体结构的形成方法，其特征在于，在所述第二开口中形成第二栅极盖帽层的步骤包括：
在所述第二开口和源漏接触层上形成第二盖帽材料层；
去除高于所述源漏接触层的所述第二栅极材料层，剩余位于所述第二开口中的所述第二盖帽材料层作为所述第二栅极盖帽层。
16.如权利要求1或2所述的半导体结构的形成方法，其特征在于，在所述第一开口中形成源漏接触层的步骤包括：
在所述第一开口中形成初始源漏接触层；
刻蚀部分厚度的所述初始源漏接触层，形成所述源漏接触层和位于所述源漏接触层顶部的第四开口；
在所述第四开口中形成源漏盖帽层。
17.如权利要求16所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：
形成所述第二栅极盖帽层后，在所述第二栅极盖帽层上和所述源漏盖帽层上形成第二介电层；
刻蚀所述第二介电层和源漏盖帽层，形成露出所述源漏接触层的第一接触孔；
刻蚀所述第二介电层和第二栅极盖帽层，形成露出所述栅极结构的第二接触孔；
在所述第一接触孔中形成第一接触层；
在所述第二接触孔中形成第二接触层。
18.一种半导体结构，其特征在于，包括：
基底；
栅极结构，位于所述基底上；
源漏结构，位于所述栅极结构两侧的所述基底内；
源漏接触层，位于所述栅极结构之间的所述源漏结构上；
保护层，位于所述源漏接触层和所述栅极结构之间；
栅极盖帽层，位于所述源漏接触层之间的所述栅极结构上。
19.如权利要求18所述的半导体结构，其特征在于，所述保护层的材料包括：氧化硅、氮化硅、碳化硅、碳氧化硅、碳氮化硅和氢氧化硅中的一种或多种。
20.如权利要求18所述的半导体结构，其特征在于，所述保护层的厚度为1纳米至5纳米。
21.如权利要求18所述的半导体结构，其特征在于，所述半导体结构还包括：源漏盖帽层，位于所述源漏接触层上；
所述半导体结构还包括：第一接触层，贯穿所述源漏盖帽层与所述源漏接触层接触；第二接触层，贯穿所述栅极盖帽层与所述栅极结构接触。
CN202011482275.5A 2020-12-15 2020-12-15 半导体结构及其形成方法 Pending CN114639636A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011482275.5A CN114639636A (zh) 2020-12-15 2020-12-15 半导体结构及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011482275.5A CN114639636A (zh) 2020-12-15 2020-12-15 半导体结构及其形成方法

Publications (1)

Publication Number Publication Date
CN114639636A true CN114639636A (zh) 2022-06-17

Family

ID=81945081

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011482275.5A Pending CN114639636A (zh) 2020-12-15 2020-12-15 半导体结构及其形成方法

Country Status (1)

Country Link
CN (1) CN114639636A (zh)

Similar Documents

Publication Publication Date Title
CN109427775B (zh) 集成电路及其形成方法
US11355603B2 (en) Methods and structures of novel contact feature
CN111863711B (zh) 半导体结构及其形成方法
CN111952369A (zh) 半导体装置的形成方法
CN114864496A (zh) 半导体装置的形成方法
KR102591632B1 (ko) 반도체 소자의 제조 방법
CN114141702A (zh) 半导体结构及其形成方法
CN111200017B (zh) 半导体结构及其形成方法
US9954067B2 (en) Semiconductor device and manufacturing method thereof
CN111863723B (zh) 半导体结构及其形成方法
CN114695547A (zh) 半导体结构及其形成方法
CN114639636A (zh) 半导体结构及其形成方法
CN115997275A (zh) 半导体结构及其形成方法
CN112750824A (zh) 半导体装置
CN114068481A (zh) 半导体结构及其形成方法
CN114068394B (zh) 半导体结构的形成方法
CN114068395B (zh) 半导体结构及其形成方法
CN114078760B (zh) 半导体结构的及其形成方法
CN114512479A (zh) 半导体结构及其形成方法
US20240021708A1 (en) Structure and formation method of semiconductor device with power rail
US20230163194A1 (en) Dummy Hybrid Film for Self-Alignment Contact Formation
CN114156228A (zh) 半导体结构及其形成方法
CN114613740A (zh) 半导体结构及其形成方法
CN115621249A (zh) 半导体结构及其形成方法
CN115863261A (zh) 半导体结构及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination