CN116190314B - 一种半导体结构及其制备方法 - Google Patents

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Abstract

本发明提供一种半导体结构及其制备方法，制备方法包括：提供一衬底；在衬底表面上形成栅极结构和侧墙结构，侧墙结构位于栅极结构两侧；在衬底、侧墙结构以及栅极结构的表面上形成接触孔刻蚀停止层或者第一层间介质层；刻蚀栅极结构一侧的部分第一层间介质层，或者刻蚀栅极结构一侧的部分接触孔刻蚀停止层，以形成第一接触孔，第一接触孔的边缘与侧墙结构上的接触孔刻蚀停止层紧邻设置，或者第一接触孔的边缘与侧墙结构上的第一层间介质层紧邻设置；刻蚀栅极结构顶部的部分第一层间介质层，或者刻蚀栅极结构顶部的部分接触孔刻蚀停止层，以形成第二接触孔，第二接触孔和第一接触孔在远离衬底的顶部一侧连通。本发明可提高半导体结构的产品性能。

Description

一种半导体结构及其制备方法
技术领域
本发明涉及半导体技术领域，特别是涉及一种半导体结构及其制备方法。
背景技术
在微电子技术领域，SRAM（Static Random Access Memory，静态随机存储器）的集成度较低。SRAM与相同容量的DRAM（Dynamic Random Access Memory，动态随机存储器）相比，需要很大的体积，因此SRAM的一个重要指标就是其面积。为了节约面积，现有SRAM制备工艺都采用了SCT（Share contact，共享接触孔）这一技术，通过缩短连线以达到节约面积的目的。
现有技术中共享接触孔的底部位置处，刻蚀停止层的材质与半导体结构中的侧墙结构的材质相同。则在去除刻蚀停止层时，会不可避免地刻蚀到侧墙结构，暴露出衬底中的阱区。容易导致后续形成的金属插塞直接与衬底中的阱区相接，造成严重的漏电流问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体结构及其制备方法，用于解决现有技术中共享接触孔具有漏电流的问题。
为实现上述目的及其他相关目的，本发明提供一种半导体结构的制备方法，包括：
提供一衬底；
在所述衬底表面上形成栅极结构和侧墙结构，所述侧墙结构位于所述栅极结构两侧；
在所述衬底、所述侧墙结构以及所述栅极结构的表面上形成接触孔刻蚀停止层或者第一层间介质层；
刻蚀所述栅极结构一侧的部分所述第一层间介质层，或者刻蚀所述栅极结构一侧的部分所述接触孔刻蚀停止层，以形成第一接触孔，其中，所述第一接触孔的边缘与所述侧墙结构上的所述接触孔刻蚀停止层紧邻设置，或者所述第一接触孔的边缘与所述侧墙结构上的第一层间介质层紧邻设置；
刻蚀所述栅极结构顶部的部分所述第一层间介质层，或者刻蚀所述栅极结构顶部的部分所述接触孔刻蚀停止层，以形成第二接触孔，其中，所述第二接触孔和所述第一接触孔在远离所述衬底的顶部一侧连通；
其中，对于所述第一接触孔和所述第二接触孔的顶部连通部，其宽度小于显影曝光宽度，使得显影后有光阻留下以阻挡后续刻蚀，以隔离所述第一接触孔和所述第二接触孔的底部。
在本发明的一个实施例中，所述在所述衬底、所述侧墙结构以及所述栅极结构的表面上形成接触孔刻蚀停止层的步骤之后，包括：
在所述接触孔刻蚀停止层上形成顶部层间介质层；
刻蚀部分所述顶部层间介质层和部分所述接触孔刻蚀停止层，以形成所述第一接触孔和所述第二接触孔。
在本发明的一个实施例中，所述在所述接触孔刻蚀停止层上形成顶部层间介质层的步骤之后，包括：
在所述顶部层间介质层上形成研磨层，所述研磨层上形成第一预留孔和第二预留孔；
沿着所述第一预留孔和所述第二预留孔的方向，刻蚀部分所述顶部层间介质层和部分所述接触孔刻蚀停止层，以形成所述第一接触孔和所述第二接触孔。
在本发明的一个实施例中，所述沿着所述第一预留孔和所述第二预留孔的方向，刻蚀部分所述顶部层间介质层和部分所述接触孔刻蚀停止层，以形成所述第一接触孔和所述第二接触孔的步骤，包括：
沿所述第一预留孔和所述第二预留孔的方向，刻蚀部分所述顶部层间介质层，以使得所述第一预留孔和所述第二预留孔之间保留部分所述顶部层间介质层；
沿所述第一预留孔和所述第二预留孔的方向，刻蚀部分所述接触孔刻蚀停止层，以使得所述侧墙结构顶部的所述接触孔刻蚀停止层得以保留，并形成所述第一接触孔和所述第二接触孔。
在本发明的一个实施例中，所述研磨层包括：
无定形碳层，形成于所述层间介质层表面；
介质抗反射层，形成于所述无定形碳层表面；
底部抗反射层，形成于所述介质抗反射层表面；以及
光刻胶层，形成于所述底部抗反射层表面；其中，所述第一预留孔和所述第二预留孔形成于所述光刻胶层上。
本发明还提出一种半导体结构，包括：
衬底；
栅极结构，设置在所述衬底的表面上；
侧墙结构，设置在所述栅极结构的两侧；
接触孔刻蚀停止层或者第一层间介质层，设置在所述衬底、所述侧墙结构以及所述栅极结构的表面上；
第一接触孔，设置在所述栅极结构一侧的所述衬底上，所述第一接触孔的边缘与所述侧墙结构上的所述接触孔刻蚀停止层或者第一层间介质层紧邻设置；以及
第二接触孔，设置在所述栅极结构上，所述第二接触孔和所述第一接触孔在远离所述衬底的顶部一侧连通；
其中，对于所述第一接触孔和所述第二接触孔的顶部连通部，其宽度小于显影曝光宽度，使得显影后有光阻留下以阻挡后续刻蚀，以隔离所述第一接触孔和所述第二接触孔的底部。
在本发明的一个实施例中，当所述接触孔刻蚀停止层设置在所述衬底、所述侧墙结构以及所述栅极结构的表面上，所述半导体结构还包括：
顶部层间介质层，形成于所述接触孔刻蚀停止层的表面上。
在本发明的一个实施例中，当所述第一层间介质层设置在所述衬底、所述侧墙结构以及所述栅极结构的表面上，所述半导体结构还包括：
接触孔刻蚀停止层，形成于所述第一层间介质层的表面上；
第二层间介质层，形成于所述接触孔刻蚀停止层的表面上。
在本发明的一个实施例中，所述第一接触孔宽度为L1，所述第二接触孔宽度为L2，所述第一接触孔和所述第二接触孔之间位置处的宽度为L3，满足：L1＞L3，L2＞L3；
L3宽度小于显影曝光宽度，使得显影后有光阻留下以阻挡后续刻蚀，以隔离所述第一接触孔和所述第二接触孔的底部。
在本发明的一个实施例中，所述第一接触孔的顶部直径大于所述第一接触孔的底部直径，所述第二接触孔的顶部直径大于所述第二接触孔的底部直径。
如上所述，本发明的一种半导体结构及其制备方法，具有以下有益效果：可解决静态随机存储器中共享接触孔存在的漏电问题，可提高半导体结构的产品性能及产品良率。
附图说明
图1显示为现有技术中随机静态存储器单元版图示意图。
图2显示为形成共享接触孔时图1中A-A的剖面示意图。
图3显示为本发明中随机静态存储器单元版图示意图。
图4显示为本发明中半导体结构刻蚀前图3中B-B的截面示意图。
图5显示为本发明中半导体结构刻蚀后图3中B-B的截面示意图。
图6显示为本发明一实施例中衬底和栅极结构的结构示意图。
图7显示为本发明一实施例中接触孔刻蚀停止层和顶部层间介质层的结构示意图。
图8显示为本发明一实施例中研磨到顶部层间介质层时的结构示意图。
图9显示为本发明一实施例中再覆盖顶部层间介质层的结构示意图。
图10显示为本发明一实施例中无定形碳层和介质抗反射层的结构示意图。
图11显示为本发明一实施例中底部抗反射层和光刻胶层的结构示意图。
图12显示为本发明一实施例中刻蚀到介质抗反射层时的结构示意图。
图13显示为本发明一实施例中刻蚀到顶部层间介质层时的结构示意图。
图14显示为本发明一实施例中刻蚀到接触孔刻蚀停止层时的结构示意图。
图15显示为本发明一实施例中刻蚀到衬底和栅极结构时的结构示意图。
图16显示为本发明一实施例中对刻蚀到衬底和栅极结构时进行清洗后的结构示意图。
图17显示为本发明一实施例中金属插塞插入形成于共享接触孔中的结构示意图。
图18显示为本发明又一实施例中衬底和栅极结构的结构示意图。
图19显示为本发明又一实施例中第一层间介质层、接触孔刻蚀停止层和第二层间介质层的结构示意图。
图20显示为本发明又一实施例中研磨到层间介质层时的结构示意图。
图21显示为本发明又一实施例中再覆盖层间介质层的结构示意图。
图22显示为本发明又一实施例中无定形碳层和介质抗反射层的结构示意图。
图23显示为本发明又一实施例中底部抗反射层和光刻胶层的结构示意图。
图24显示为本发明又一实施例中刻蚀到介质抗反射层时的结构示意图。
图25显示为本发明又一实施例中刻蚀到第二层间介质层时的结构示意图。
图26显示为本发明又一实施例中刻蚀到接触孔刻蚀停止层时的结构示意图。
图27显示为本发明又一实施例中刻蚀到第一层间介质层时的结构示意图。
图28显示为本发明又一实施例中刻蚀到衬底和栅极结构时的结构示意图。
图29显示为本发明又一实施例中对刻蚀到衬底和栅极结构时进行清洗后的结构示意图。
图30显示为本发明又一实施例中金属插塞插入形成于共享接触孔中的结构示意图。
元件标号说明
100、衬底；101、浅沟道隔离区；102、阱区；103、栅极结构；104、侧墙结构；105、接触孔刻蚀停止层；106、顶部层间介质层；1061、第一层间介质层；1062、第二层间介质层；107、无定形碳层；108、介质抗反射层；109、底部抗反射层；110、光刻胶层；111、共享接触孔；1111、第一预留孔；1112、第二预留孔；112、金属插塞。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其它优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。还应当理解，本发明实施例中使用的术语是为了描述特定的具体实施方案，而不是为了限制本发明的保护范围。下列实施例中未注明具体条件的试验方法，通常按照常规条件，或者按照各制造商所建议的条件。
请参阅图1至图30。须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容所能涵盖的范围内。同时，本说明书中所引用的如“上”、“下”、“左”、“右”、“中间”及“一”等的用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。
请参阅图3所示，本发明提供一种半导体结构及其制备方法，可应用于SoC（Systemon Chip，系统级芯片）领域，例如可应用于静态随机存储器（SRAM，Static Random AccessMemory）的共享接触孔（SCT，Share contact）的形成方法中。在本发明的半导体结构刻蚀完成之后，共享接触孔之下的侧墙结构仍然保留，共享接触孔不会直接与衬底中的阱区接触，从而减小了静态随机存储器的漏电问题。本发明可在CMOS（Complementary Metal OxideSemiconductor，互补金属氧化物半导体）工艺的进步下，减小漏电流功耗占静态随机存储器总功耗的比重。下面通过具体的实施例进行详细的描述。
请参阅图4至17所示，具体为本发明一个实施例提供的半导体结构的制备方法。其中，图4至图17为图3所示的随机静态存储器中B-B位置处的剖视图。其中，图4显示为本实施例中半导体结构刻蚀前图3中B-B的截面示意图，图5显示为本实施例中半导体结构刻蚀后图3中B-B的截面示意图。请参阅图6所示，提供一衬底100和栅极结构103，栅极结构103可为多晶硅（Poly）栅极，栅极结构103淀积在衬底100上。其中，衬底100为后续工艺提供操作平台，其可以是用以承载半导体集成电路组成元件的底材，可以是裸片，也可以是经过外延生成工艺处理后的晶圆，还可以是已形成有结构的电路层。例如，衬底100包括绝缘体上硅（silicon on insulator，SOI）基底、体硅（bulk silicon）基底、锗基底、锗硅基底、磷化铟（InP）基底、砷化镓（GaAs）基底或者绝缘体上锗基底等。
请参阅图6所示，可采用离子注入工艺，在衬底100中可形成浅沟道隔离区（Shallow Trench Isolation，STI）101和阱区102。其中，浅沟道隔离区101可应用定义出有源区，以用于进行电隔离。本实施例中的衬底100可应用于NMOS管（Negative Metal OxideSemiconductor，N型金属氧化物半导体）或者PMOS管（positive channel Metal OxideSemiconductor，P型金属氧化物半导体）中。当衬底100应用于NMOS管时，则阱区102中掺杂有P型离子。当衬底100应用于PMOS管时，则阱区102中掺杂有N型离子。其中，阱区102可沿衬底100的表面向下延伸一设定厚度。对于在衬底100上形成栅极结构103的工艺，可先在衬底100表面形成栅极结构材料层，经过对栅极结构材料层进行刻蚀处理，以在部分浅沟道隔离区101上形成栅极结构103。
请参阅图6所示，对于在栅极结构103的两侧可形成的侧墙结构104，可先在衬底100表面形成栅极结构材料层，然后在栅极结构材料层表面形成阱区层。先对栅极结构材料层表面的阱区层进行刻蚀，以形成阱区102，然后对栅极结构材料层进行刻蚀，以形成栅极结构103。可在栅极结构103上阱区102的两侧和栅极结构103的两侧形成侧墙结构层，对侧墙结构层进行刻蚀以形成侧墙结构104。
请参阅图7所示，在衬底100和栅极结构103制备完成后，在衬底100和栅极结构103上可形成接触孔刻蚀停止层105（CESL，Contact Etch Stop Layer）。例如，接触孔刻蚀停止层105可沿衬底100上阱区102、侧墙结构104、栅极结构103上阱区102和浅沟道隔离区101的表面轮廓生长而成。在接触孔刻蚀停止层105均匀生长的情况下，在设定时间后形成的接触孔刻蚀停止层105，具有与衬底100上阱区102、侧墙结构104、栅极结构103上阱区102和浅沟道隔离区101的表面轮廓等比例扩大的相同的表面轮廓。在接触孔刻蚀停止层105制备完成后，在接触孔刻蚀停止层105上可形成顶部层间介质层106，在顶部层间介质层106均匀生长的情况下，在设定时间后形成的顶部层间介质层106，具有与接触孔刻蚀停止层105的表面轮廓等比例扩大的相同的表面轮廓。
请参阅图8所示，在顶部层间介质层106制备完成之后，对顶部层间介质层106进行研磨处理。因顶部层间介质层106的表面高低起伏，不易形成刻蚀研磨层，故需要对顶部层间介质层106进行研磨处理。研磨顶部层间介质层106，以使得顶部层间介质层106表面平坦。
请参阅图9所示，在顶部层间介质层106经过研磨处理之后，对接触孔刻蚀停止层105表面进行再覆盖顶部层间介质层106处理。在对顶部层间介质层106进行研磨处理之后为了使得顶部层间介质层106的厚度满足工艺需求，可在接触孔刻蚀停止层105表面进行再覆盖顶部层间介质层106处理。
请参阅图10和图11所示，在对接触孔刻蚀停止层105表面进行再覆盖顶部层间介质层106处理之后，可在顶部层间介质层106表面形成图案化的研磨层，图案化的研磨层用于定义共享接触孔111的位置。图案化的研磨层包括无定形碳层（a-C，amorphous Carbon）107、介质抗反射层（DARC，Dielectric Anti Reflective Coating）108、底部抗反射层（BARC，Bottom Anti Reflective Coating）109和光刻胶层（PR，Photoresist）110。可在顶部层间介质层106的表面依次形成无定形碳层107、介质抗反射层108、底部抗反射层109。在底部抗反射层109和光刻胶层110，光刻胶层110通过光刻工艺形成图案化。例如，光刻胶层110中可设置有第一预留孔1111和第二预留孔1112，以使得沿着第一预留孔1111和第二预留孔1112可分别刻蚀出SCT1和SCT2，SCT1和SCT2可形成共享接触孔111。第一预留孔1111的顶部直径大于第一预留孔1111的底部直径，第二预留孔1112的顶部直径大于第二预留孔1112的底部直径。由于形成第一预留孔1111和第二预留孔1112，使得光刻胶层110的中间位置的高度低于光刻胶层110周边位置的高度。
请参照图12所示，在光刻胶层110制备完成之后，可对光刻胶层110进行刻蚀处理，对光刻胶层110可在第一预留孔1111和第二预留孔1112的周边位置进行刻蚀。在对光刻胶层110刻蚀完成之后，光刻胶层110中间位置处的高度明显低于光刻胶层110周边位置处的高度。在对光刻胶层110刻蚀完成之后，可进一步的对底部抗反射层109进行刻蚀处理。对底部抗反射层109的刻蚀处理可沿着第一预留孔1111和第二预留孔1112的方向进行刻蚀，直至刻蚀至介质抗反射层108的表面。第一预留孔1111和第二预留孔1112之间位置处，包括光刻胶层110和底部抗反射层109。
请参阅图13所示，在对底部抗反射层109刻蚀处理完成之后，可对介质抗反射层108进行刻蚀处理。对介质抗反射层108的刻蚀处理可沿着第一预留孔1111和第二预留孔1112的方向进行刻蚀。在对介质抗反射层108刻蚀完成之后，可进一步的对无定形碳层107进行刻蚀处理。对无定形碳层107的刻蚀处理可沿着第一预留孔1111和第二预留孔1112的方向进行刻蚀，直至刻蚀至顶部层间介质层106的表面。在对无定形碳层107的刻蚀处理完成之后，首先，可去除光刻胶层110、底部抗反射层109，然后，可去除第一预留孔1111和第二预留孔1112之间位置处的介质抗反射层108。第一预留孔1111和第二预留孔1112之间位置处，包括无定形碳层107。
请参阅图14所示，在去除第一预留孔1111和第二预留孔1112之间位置处的介质抗反射层108之后，可对顶部层间介质层106进行刻蚀处理，对顶部层间介质层106的刻蚀处理可沿着第一预留孔1111和第二预留孔1112的方向进行刻蚀，直至刻蚀至接触孔刻蚀停止层105表面。由于第一预留孔1111和第二预留孔1112之间位置处，包括无定形碳层107。第一预留孔1111和第二预留孔1112之间位置处的无定形碳层107对底部的顶部层间介质层106起到保护的作用，即第一预留孔1111和第二预留孔1112之间位置处的无定形碳层107避免了底部顶部层间介质层106被刻蚀处理。在对顶部层间介质层106刻蚀处理完成之后，可对第一预留孔1111和第二预留孔1112之间位置处的无定形碳层107进行去除处理。第一预留孔1111和第二预留孔1112之间位置处，包括顶部层间介质层106。
请参阅图15所示，在对第一预留孔1111和第二预留孔1112之间位置处的无定形碳层107进行去除处理完成之后，可对接触孔刻蚀停止层105进行刻蚀处理。对接触孔刻蚀停止层105的刻蚀处理可沿着第一预留孔1111和第二预留孔1112的方向进行刻蚀，直至刻蚀至衬底100上阱区102的表面和栅极结构103上阱区102的表面。第一预留孔1111和第二预留孔1112之间位置处的顶部层间介质层106对底部的接触孔刻蚀停止层105起到保护的作用，即第一预留孔1111和第二预留孔1112之间位置处的顶部层间介质层106避免了底部接触孔刻蚀停止层105被刻蚀处理。由于上下两层薄膜（film）的材料不同，上层薄膜对下层薄膜具有选择比，即在对上层薄膜进行刻蚀时，不会对下层薄膜进行刻蚀，会停留在下层薄膜的表面。因此，第一预留孔1111和第二预留孔1112之间位置处的顶部层间介质层106和接触孔刻蚀停止层105对底部的侧墙结构104起到保护作用。可确保侧墙结构104不会收到任何损耗，即彻底的解决了静态随机存储器中共享接触孔111存在的漏电风险和问题。在对接触孔刻蚀停止层105进行刻蚀处理完成之后，可将无定形碳层107进行去除处理。
请参阅图16所示，在对无定形碳层107进行去除处理完成之后，第一预留孔1111的延伸凹部和第二预留孔1112的延伸凹部可形成共享接触孔111，可对共享接触孔111进行清洗处理。共享接触孔111可呈哑铃形状，即第一预留孔1111形成第一接触孔，第二预留孔1112形成第二接触孔，第一接触孔和第二接触孔连通形成共享接触孔111。将第一接触孔的宽度设定为L1，将第二接触孔的宽度设定为L2，将第一接触孔和第二接触孔之间连通部的宽度设定为L3，满足L1＞L3，L2＞L3。L3宽度小到无法正常显影曝光，仅能够显影调一部分，以使得显影后有光阻留下。第一接触孔和第二接触孔之间连通部经过显影后留下的光阻，足够阻挡后续刻蚀，以在第一接触孔和第二接触孔的底部之间形成隔离，即利用显影的缺陷达到隔离第一接触孔和第二接触孔底部的目的。例如，可对共享接触孔111的底部执行至少两次湿法清洗，至少一次湿法清洗采用DHF（Dilute HydroFluoric acid，稀氢氟酸）溶液清洗，且最后一次湿法清洗采用液氨浸泡处理。
请参阅图17所示，在对共享接触孔111进行清洗处理完成之后，可在共享接触孔111中形成金属插塞112，金属插塞112可为金属钨（W）。
请参阅图18至30所示，具体为本发明又一个实施例提供的半导体结构的制备方法。其中，图18至图30为图3所示的随机静态存储器中B-B位置处的剖视图。请参阅图18所示，提供一衬底100和栅极结构103，栅极结构103可为多晶硅（Poly）栅极，栅极结构103淀积在衬底100上。可采用离子注入工艺，在衬底100中可形成浅沟道隔离区101和阱区102。其中，浅沟道隔离区101可应用定义出有源区，以用于进行电隔离。其中，阱区102可沿衬底100的表面向下延伸一设定厚度。对于在衬底100上形成栅极结构103的工艺，可先在衬底100表面形成栅极结构材料层，经过对栅极结构材料层进行刻蚀处理，以在部分浅沟道隔离区101上形成栅极结构103。
请参阅图18所示，对于在栅极结构103的两侧可形成侧墙结构104的工艺，可先在衬底100表面形成栅极结构材料层，然后在栅极结构材料层表面形成阱区层。先对栅极结构材料层表面的阱区层进行刻蚀，以形成阱区102，然后对栅极结构材料层进行刻蚀，以形成栅极结构103。可在栅极结构103上阱区102的两侧和栅极结构103的两侧形成侧墙结构层，对侧墙结构层进行刻蚀以形成侧墙结构104。
请参阅图19所示，在衬底100和栅极结构103制备完成后，在衬底100和栅极结构103上可形成第一层间介质层1061。例如，第一层间介质层1061可沿衬底100上阱区102、侧墙结构104、栅极结构103上阱区102和浅沟道隔离区101的表面轮廓生长而成。在第一层间介质层1061均匀生长的情况下，在设定时间后形成的第一层间介质层1061，具有与衬底100上阱区102、侧墙结构104、栅极结构103上阱区102和浅沟道隔离区101的表面轮廓等比例扩大的相同的表面轮廓。在第一层间介质层1061制备完成之后，可在第一层间介质层1061上形成接触孔刻蚀停止层105。在接触孔刻蚀停止层105制备完成后，在接触孔刻蚀停止层105上可形成第二层间介质层1062，在接触孔刻蚀停止层105、第二层间介质层1062均匀生长的情况下，在设定时间后形成的接触孔刻蚀停止层105、第二层间介质层1062，具有与第二层间介质层1062的表面轮廓等比例扩大的相同的表面轮廓。
请参阅图20所示，在第二层间介质层1062制备完成之后，对第二层间介质层1062进行研磨处理。因第二层间介质层1062的表面高低起伏，不易形成刻蚀研磨层，故需要对第二层间介质层1062进行研磨处理。研磨第二层间介质层1062，以使得第二层间介质层1062表面平坦。
请参阅图21所示，在第二层间介质层1062经过研磨处理之后，对接触孔刻蚀停止层105表面进行再覆盖第二层间介质层1062处理。在对第二层间介质层1062进行研磨处理之后为了使得第二层间介质层1062的厚度满足工艺需求，可在接触孔刻蚀停止层105表面进行再覆盖第二层间介质层1062处理。
请参阅图22和图23所示，在对接触孔刻蚀停止层105表面进行再覆盖第二层间介质层1062处理之后，可在第二层间介质层1062的表面形成图案化的研磨层，图案化的研磨层用于定义共享接触孔111的位置。图案化的研磨层包括无定形碳层107、介质抗反射层108、底部抗反射层109和光刻胶层110。可在第二层间介质层1062的表面依次形成无定形碳层107、介质抗反射层108、底部抗反射层109和光刻胶层110，光刻胶层110通过光刻工艺形成图案化。例如，光刻胶层110中可设置有第一预留孔1111和第二预留孔1112，以使得沿着第一预留孔1111和第二预留孔1112可分别刻蚀出SCT1和SCT2，SCT1和SCT2可形成共享接触孔111。第一预留孔1111的顶部直径大于第一预留孔1111的底部直径，第二预留孔1112的顶部直径大于第二预留孔1112的底部直径。由于形成第一预留孔1111和第二预留孔1112，使得光刻胶层110的中间位置的高度低于光刻胶层110周边位置的高度。
请参照图24所示，在光刻胶层110制备完成之后，可对光刻胶层110进行刻蚀处理，对光刻胶层110可在第一预留孔1111和第二预留孔1112的周边位置进行刻蚀。在对光刻胶层110刻蚀完成之后，光刻胶层110中间位置处的高度明显低于光刻胶层110周边位置处的高度。在对光刻胶层110刻蚀完成之后，可进一步的对底部抗反射层109进行刻蚀处理。对底部抗反射层109的刻蚀处理可沿着第一预留孔1111和第二预留孔1112的方向进行刻蚀，直至刻蚀至介质抗反射层108的表面。第一预留孔1111和第二预留孔1112之间位置处，包括光刻胶层110和底部抗反射层109。
请参阅图25所示，在对底部抗反射层109刻蚀处理完成之后，可对介质抗反射层108进行刻蚀处理。对介质抗反射层108的刻蚀处理可沿着第一预留孔1111和第二预留孔1112的方向进行刻蚀。在对介质抗反射层108刻蚀完成之后，可进一步的对无定形碳层107进行刻蚀处理。对无定形碳层107的刻蚀处理可沿着第一预留孔1111和第二预留孔1112的方向进行刻蚀，直至刻蚀至顶部层间介质层106的表面。在对无定形碳层107的刻蚀处理完成之后，首先，可去除光刻胶层110、底部抗反射层109，然后，可去除第一预留孔1111和第二预留孔1112之间位置处的介质抗反射层108。第一预留孔1111和第二预留孔1112之间位置处，包括无定形碳层107。
请参阅图26所示，在去除第一预留孔1111和第二预留孔1112之间位置处的介质抗反射层108之后，可对第二层间介质层1062进行刻蚀处理，对第二层间介质层1062的刻蚀处理可沿着第一预留孔1111和第二预留孔1112的方向进行刻蚀，直至刻蚀至接触孔刻蚀停止层105表面。由于第一预留孔1111和第二预留孔1112之间位置处，包括无定形碳层107。第一预留孔1111和第二预留孔1112之间位置处的无定形碳层107对底部的第二层间介质层1062起到保护的作用，即第一预留孔1111和第二预留孔1112之间位置处的无定形碳层107避免了底部第二层间介质层1062被刻蚀处理。在对第二层间介质层1062刻蚀处理完成之后，可对第一预留孔1111和第二预留孔1112之间位置处的无定形碳层107进行去除处理。第一预留孔1111和第二预留孔1112之间位置处，包括第二层间介质层1062。
请参阅图27所示，在对第一预留孔1111和第二预留孔1112之间位置处的无定形碳层107进行去除处理完成之后，可对接触孔刻蚀停止层105进行过刻蚀处理。对接触孔刻蚀停止层105的过刻蚀处理可沿着第一预留孔1111和第二预留孔1112的方向进行刻蚀，直至刻蚀至第一层间介质层1061上。第一预留孔1111和第二预留孔1112之间位置处的第二层间介质层1062对底部的接触孔刻蚀停止层105起到保护的作用，即第一预留孔1111和第二预留孔1112之间位置处的第二层间介质层1062避免了底部接触孔刻蚀停止层105被刻蚀处理。在对接触孔刻蚀停止层105刻蚀处理完成之后，可对第一预留孔1111和第二预留孔1112之间位置处的第二层间介质层1062进行去除处理。第一预留孔1111和第二预留孔1112之间位置处，包括接触孔刻蚀停止层105。
请参阅图28所示，在对第一预留孔1111和第二预留孔1112之间位置处的第二层间介质层1062进行去除处理完成之后，可对第一层间介质层1061进行过刻蚀处理。对第一层间介质层1061的过刻蚀处理可沿着第一预留孔1111和第二预留孔1112的方向进行刻蚀，直至刻蚀至衬底100的阱区102上和栅极结构103的阱区102上。第一预留孔1111和第二预留孔1112之间位置处的接触孔刻蚀停止层105对底部的第一层间介质层1061起到保护的作用，即第一预留孔1111和第二预留孔1112之间位置处的接触孔刻蚀停止层105避免了底部第一层间介质层1061被刻蚀处理。第一预留孔1111和第二预留孔1112之间位置处的第一层间介质层1061和接触孔刻蚀停止层105对底部的侧墙结构104起到保护作用。可确保侧墙结构104不会收到任何损耗，即彻底的解决了静态随机存储器中共享接触孔111存在的漏电风险和问题。在对接触孔刻蚀停止层105进行刻蚀处理完成之后，可将无定形碳层107进行去除处理。
请参阅图29所示，在对无定形碳层107进行去除处理完成之后，第一预留孔1111的延伸凹部和第二预留孔1112的延伸凹部可形成共享接触孔111，可对共享接触孔111进行清洗处理。共享接触孔111可呈哑铃形状，即第一预留孔1111形成第一接触孔，第二预留孔1112形成第二接触孔，第一接触孔和第二接触孔连通形成共享接触孔111。将第一接触孔的宽度设定为L1，将第二接触孔的宽度设定为L2，将第一接触孔和第二接触孔之间连通部的宽度设定为L3，满足L1＞L3，L2＞L3。L3宽度小到无法正常显影曝光，仅能够显影调一部分，以使得显影后有光阻留下。第一接触孔和第二接触孔之间连通部经过显影后留下的光阻，足够阻挡后续刻蚀，以在第一接触孔和第二接触孔的底部之间形成隔离，即利用显影的缺陷达到隔离第一接触孔和第二接触孔底部的目的。例如，可对共享接触孔111的底部执行至少两次湿法清洗，至少一次湿法清洗采用DHF（Dilute HydroFluoric acid，稀氢氟酸）溶液清洗，且最后一次湿法清洗采用液氨浸泡处理。
请参阅图30所示，在对共享接触孔111进行清洗处理完成之后，可在共享接触孔111中形成金属插塞112，金属插塞112可为金属钨（W）。
综上所述，本发明提出一种半导体结构及其制备方法，可解决静态随机存储器中共享接触孔存在的漏电问题，可提高半导体结构的产品性能及产品良率。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种半导体结构的制备方法，其特征在于，包括：
提供一衬底；
在所述衬底表面上形成栅极结构和侧墙结构，所述侧墙结构位于所述栅极结构两侧；
在所述衬底、所述侧墙结构以及所述栅极结构的表面上形成接触孔刻蚀停止层或者第一层间介质层；
刻蚀所述栅极结构一侧的部分所述第一层间介质层，或者刻蚀所述栅极结构一侧的部分所述接触孔刻蚀停止层，以形成第一接触孔，其中，所述第一接触孔的边缘与所述侧墙结构上的所述接触孔刻蚀停止层紧邻设置，或者所述第一接触孔的边缘与所述侧墙结构上的第一层间介质层紧邻设置；
刻蚀所述栅极结构顶部的部分所述第一层间介质层，或者刻蚀所述栅极结构顶部的部分所述接触孔刻蚀停止层，以形成第二接触孔，其中，所述第二接触孔和所述第一接触孔在远离所述衬底的顶部一侧连通；
其中，位于所述第一接触孔和所述第二接触孔中间位置处顶部的顶部连通部，所述顶部连通部的宽度小于显影曝光宽度，使得显影后有光阻留下以阻挡后续刻蚀，以隔离所述第一接触孔和所述第二接触孔的底部，并使得所述第一接触孔和所述第二接触孔直接与所述顶部连通部连通形成共享接触孔，所述共享接触孔呈哑铃形状。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述在所述衬底、所述侧墙结构以及所述栅极结构的表面上形成接触孔刻蚀停止层的步骤之后，包括：
在所述接触孔刻蚀停止层上形成顶部层间介质层；
刻蚀部分所述顶部层间介质层和部分所述接触孔刻蚀停止层，以形成所述第一接触孔和所述第二接触孔。
3.根据权利要求2所述的半导体结构的制备方法，其特征在于，所述在所述接触孔刻蚀停止层上形成顶部层间介质层的步骤之后，包括：
在所述顶部层间介质层上形成研磨层，所述研磨层上形成第一预留孔和第二预留孔；
沿着所述第一预留孔和所述第二预留孔的方向，刻蚀部分所述顶部层间介质层和部分所述接触孔刻蚀停止层，以形成所述第一接触孔和所述第二接触孔。
4.根据权利要求3所述的半导体结构的制备方法，其特征在于，所述沿着所述第一预留孔和所述第二预留孔的方向，刻蚀部分所述顶部层间介质层和部分所述接触孔刻蚀停止层，以形成所述第一接触孔和所述第二接触孔的步骤，包括：
沿所述第一预留孔和所述第二预留孔的方向，刻蚀部分所述顶部层间介质层，以使得所述第一预留孔和所述第二预留孔之间保留部分所述顶部层间介质层；
沿所述第一预留孔和所述第二预留孔的方向，刻蚀部分所述接触孔刻蚀停止层，以使得所述侧墙结构顶部的所述接触孔刻蚀停止层得以保留，并形成所述第一接触孔和所述第二接触孔。
5.根据权利要求3所述的半导体结构的制备方法，其特征在于，所述研磨层包括：
无定形碳层，形成于所述层间介质层表面；
介质抗反射层，形成于所述无定形碳层表面；
底部抗反射层，形成于所述介质抗反射层表面；以及
光刻胶层，形成于所述底部抗反射层表面；其中，所述第一预留孔和所述第二预留孔形成于所述光刻胶层上。
6.一种半导体结构，应用如权利要求1至权利要求5任一所述的半导体结构的制备方法，其特征在于，包括：
衬底；
栅极结构，设置在所述衬底的表面上；
侧墙结构，设置在所述栅极结构的两侧；
接触孔刻蚀停止层或者第一层间介质层，设置在所述衬底、所述侧墙结构以及所述栅极结构的表面上；
第一接触孔，设置在所述栅极结构一侧的所述衬底上，所述第一接触孔的边缘与所述侧墙结构上的所述接触孔刻蚀停止层或者第一层间介质层紧邻设置；以及
第二接触孔，设置在所述栅极结构上，所述第二接触孔和所述第一接触孔在远离所述衬底的顶部一侧连通；
其中，位于所述第一接触孔和所述第二接触孔中间位置处顶部的顶部连通部，所述顶部连通部的宽度小于显影曝光宽度，使得显影后有光阻留下以阻挡后续刻蚀，以隔离所述第一接触孔和所述第二接触孔的底部，并使得所述第一接触孔和所述第二接触孔直接与所述顶部连通部连通形成共享接触孔，所述共享接触孔呈哑铃形状。
7.根据权利要求6所述的半导体结构，其特征在于，当所述接触孔刻蚀停止层设置在所述衬底、所述侧墙结构以及所述栅极结构的表面上，所述半导体结构还包括：
顶部层间介质层，形成于所述接触孔刻蚀停止层的表面上。
8.根据权利要求6所述的半导体结构，其特征在于，当所述第一层间介质层设置在所述衬底、所述侧墙结构以及所述栅极结构的表面上，所述半导体结构还包括：
接触孔刻蚀停止层，形成于所述第一层间介质层的表面上；
第二层间介质层，形成于所述接触孔刻蚀停止层的表面上。
9.根据权利要求6所述的半导体结构，其特征在于，所述第一接触孔宽度为L1，所述第二接触孔宽度为L2，所述第一接触孔和所述第二接触孔之间位置处的宽度为L3，满足：L1＞L3，L2＞L3；L3宽度小于显影曝光宽度，使得显影后有光阻留下以阻挡后续刻蚀，以隔离所述第一接触孔和所述第二接触孔的底部。
10.根据权利要求6所述的半导体结构，其特征在于，所述第一接触孔的顶部直径大于所述第一接触孔的底部直径，所述第二接触孔的顶部直径大于所述第二接触孔的底部直径。
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Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5952156A (en) * 1997-07-11 1999-09-14 Vanguard International Semiconductor Corporation Enhanced reflectivity coating (ERC) for narrow aperture width contact and interconnection lithography
CN108321083A (zh) * 2017-01-18 2018-07-24 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN110634801A (zh) * 2019-10-18 2019-12-31 中国科学院微电子研究所 一种接触孔制备方法
CN114141702A (zh) * 2020-09-04 2022-03-04 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
WO2022061737A1 (zh) * 2020-09-25 2022-03-31 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN114758986A (zh) * 2022-06-14 2022-07-15 晶芯成(北京)科技有限公司 半导体器件的制备方法
CN114783947A (zh) * 2022-06-20 2022-07-22 晶芯成(北京)科技有限公司 半导体器件及其制备方法
CN115148666A (zh) * 2022-09-02 2022-10-04 合肥晶合集成电路股份有限公司 半导体器件的制备方法
CN115394844A (zh) * 2022-10-26 2022-11-25 合肥晶合集成电路股份有限公司 半导体器件及其制备方法
CN115513122A (zh) * 2022-10-25 2022-12-23 杭州富芯半导体有限公司 半导体结构的制备方法及半导体结构
WO2023035628A1 (zh) * 2021-09-09 2023-03-16 无锡华润上华科技有限公司 浮置接触孔的形成方法及半导体器件

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100414220B1 (ko) * 2001-06-22 2004-01-07 삼성전자주식회사 공유 콘택을 가지는 반도체 장치 및 그 제조 방법

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5952156A (en) * 1997-07-11 1999-09-14 Vanguard International Semiconductor Corporation Enhanced reflectivity coating (ERC) for narrow aperture width contact and interconnection lithography
CN108321083A (zh) * 2017-01-18 2018-07-24 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN110634801A (zh) * 2019-10-18 2019-12-31 中国科学院微电子研究所 一种接触孔制备方法
CN114141702A (zh) * 2020-09-04 2022-03-04 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
WO2022061737A1 (zh) * 2020-09-25 2022-03-31 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
WO2023035628A1 (zh) * 2021-09-09 2023-03-16 无锡华润上华科技有限公司 浮置接触孔的形成方法及半导体器件
CN114758986A (zh) * 2022-06-14 2022-07-15 晶芯成(北京)科技有限公司 半导体器件的制备方法
CN114783947A (zh) * 2022-06-20 2022-07-22 晶芯成(北京)科技有限公司 半导体器件及其制备方法
CN115148666A (zh) * 2022-09-02 2022-10-04 合肥晶合集成电路股份有限公司 半导体器件的制备方法
CN115513122A (zh) * 2022-10-25 2022-12-23 杭州富芯半导体有限公司 半导体结构的制备方法及半导体结构
CN115394844A (zh) * 2022-10-26 2022-11-25 合肥晶合集成电路股份有限公司 半导体器件及其制备方法

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