CN112447602A - 半导体结构及其形成方法 - Google Patents

Abstract

一种半导体结构及其形成方法，所述半导体结构的形成方法包括：提供衬底；在所述衬底上形成介电层；刻蚀所述介电层和所述衬底，形成间隔排列的连接通孔，填充所述连接通孔形成位线结构；在所述位线结构上形成第一牺牲层；图案化所述位线结构和所述第一牺牲层，形成第一半导体结构；对所述第一半导体结构进行表面钝化处理，在所述第一半导体结构表面形成钝化层；沉积覆盖所述第一半导体结构的隔离层；刻蚀处理，暴露出所述第一牺牲层的顶部；去除所述第一牺牲层，形成位于所述位线结构上的空隙；填充所述空隙。上述方法能够提高形成的半导体结构的性能。

Description

半导体结构及其形成方法

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体结构及其形成方法。

背景技术

存储器的发展追求高速度，高集成密度，低功耗等。随着半导体器件结构 尺寸的微缩，尤其是在关键尺寸小于20nm的DRAM制造过程中，对导线之 间的绝缘材质有了更高的要求，如更宽的带宽以保证绝缘性能良好，更低的介 电常数以确保寄生电容小，耦合效应小，各种各样的低k介电材质广泛被应用 于半导体制造的中。其中氮化硅-空气层-氮化硅的空气层结构是最优的低K介 电材质结构之一，由于中间有空气层可以确保其绝缘性能良好，同时空气层具 有最低的介电常数，因此，可以满足半导体日益严苛的低k需求。

随着半导体关键尺寸在不断的缩小，器件结构的集成度随之越来越高，现 有技术中，通常使用SADP(自对准双重图形化)技术来降低位线的关键尺寸。 但是由于位线尺寸降低，会导致图形深宽比提高，在刻蚀形成位线的过程中， 容易发生位线掩膜层变形或倒塌的问题，使得掩膜层图形出现异常，因此很难 再直接通过刻蚀方式进一步继续微缩位线的关键尺寸。

如何进一步缩小位线的关键尺寸，是目前亟待解决的问题。

发明内容

本发明所要解决的技术问题是，提供一种半导体结构及其形成方法，提高 半导体结构的性能。

为了解决上述问题，本发明提供了一种半导体结构的形成方法，包括：提 供衬底；在所述衬底上形成介电层；刻蚀所述介电层和所述衬底，形成间隔排 列的连接通孔，填充所述连接通孔形成位线结构；在所述位线结构上形成第一 牺牲层；图案化所述位线结构和所述第一牺牲层，形成第一半导体结构；对所 述第一半导体结构进行表面钝化处理，在所述第一半导体结构表面形成钝化 层；沉积覆盖所述第一半导体结构的隔离层；刻蚀处理，暴露出所述第一牺牲 层的顶部；去除所述第一牺牲层，形成位于所述位线结构上的空隙；填充所述 空隙；其中，所述位线结构与所述第一牺牲层具有相同或不同的钝化速率。

可选的，所述位线结构包括位线接触，所述位线接触与所述第一牺牲层具 有相同的钝化速率。

可选的，所述位线结构还包括位于所述位线接触顶部的金属导电层，所述 金属导电层与所述位线接触具有不同的钝化速率。

可选的，所述金属导电层包括第一金属导电层和第二金属导电层，所述第 一金属导电层与所述第二金属导电层具有不同的钝化速率。

可选的，所述钝化层为氧化层或氮化层。

可选的，对所述第一半导体结构进行钝化处理之前，还包括：对所述第一 半导体结构进行蚀刻处理，通过控制蚀刻选择比对所述第一金属导电层进行横 向刻蚀。

可选的，对所述半导体结构进行蚀刻处理，还包括：对所述介电层进行横 向刻蚀。

可选的，所述第一金属导电层的横向刻蚀宽度、所述介电层的横向刻蚀宽 度以及所述钝化层厚度相同。

可选的，还包括：填充所述空隙后，暴露出所述钝化层的顶部；去除所述 钝化层，形成气隙。

可选的，还包括，在形成所述隔离层之前，去除所述钝化层，接着在所述 第一半导体结构表面沉积第二牺牲层，然后再沉积所述隔离层，所述第二牺牲 层与所述隔离层材质不同。

可选的，还包括：填充所述空隙后，暴露出所述第二牺牲层的顶部；去除 所述第二牺牲层，形成气隙。

为解决上述问题，本发明的技术方案还提供一种半导体结构，包括：衬底；

间隔排布于所述衬底上的连接通孔；位线结构，所述位线结构位于所述连 接通孔内，且所述位线结构与所述连接通孔部分连接；钝化层，位于所述位线 结构表面；隔离层，位于所述钝化层表面。

可选的，所述钝化层还形成在所述连接通孔侧壁上，且所述连接通孔侧壁 上的所述钝化层与所述位线结构表面的所述钝化层之间填充有所述隔离层。

可选的，还包括位于所述位线结构顶部的隔离介质层，所述钝化层覆盖所 述隔离介质层表面。

为解决上述问题，本发明的技术方案还提供一种半导体结构，包括：衬底； 间隔排布于所述衬底上的连接通孔，所述连接通孔侧壁表面上具有钝化层；

位线结构，所述位线结构位于所述连接通孔内，且所述位线结构与所述连 接通孔部分连接；隔离层，覆盖所述衬底、所述位线结构以及所述连接通孔； 气隙，位于所述位线结构和所述隔离层之间。

本发明的半导体结构的形成方法，对位线结构及第一牺牲层表面进行钝化 处理形成钝化层后，再将钝化层去除，可以缩小位线结构及第一牺牲层的关键 尺寸。

进一步，在去除钝化层后形成第二牺牲层、形成覆盖所述第二牺牲层的隔 离层、或者直接形成覆盖钝化层的隔离层；后续去除所述第二牺牲层或钝化层， 形成气隙，从而可以减少所述半导体结构的位线结构之间的寄生电容。

附图说明

图1至图12为本发明一具体实施方式的半导体结构的形成过程的结构示 意图。

具体实施方式

下面结合附图对本发明提供的半导体结构及其形成方法的具体实施方式 做详细说明。

请参考图1至图12为本发明一具体实施方式的半导体结构的形成过程的 结构示意图。

请参考图1，提供衬底100，在所述衬底100内形成介电层112，刻蚀所述 介电层112和所述衬底100，形成间隔排列的若干连接通孔，填充所述连接通 孔，形成位线接触层111；形成覆盖所述介电层112表面的金属导电层、第一 牺牲材料层115以及位于所述第一牺牲材料层115表面的位线掩膜结构120； 所述金属导电层包括第二金属导电层113和第一金属导电层114。

所述半导体衬底100可以包括但不限于单晶硅衬底、多晶硅衬底、氮化镓 衬底或蓝宝石衬底，另外，所述半导体衬底100为单晶衬底或多晶衬底时，还 可以是本征硅衬底或者是轻微掺杂的硅衬底，进一步，可以为N型多晶硅衬底 或P型多晶硅衬底。

所述衬底100内还形成有隔离结构(未示出)，在所述衬底100内隔离出 若干有源区。所述隔离结构可以通过在所述衬底内形成沟槽后，再在所述沟槽 内填充隔离材料层而形成。所述隔离结构的材料可以包括氮化硅或氧化硅等。 所述隔离结构可以在所述衬底隔离出的若干个呈阵列分布或其他分布类型的 有源区。

所述衬底100的有源区内可以形成有MOS晶体管(图中未示出)，所述 MOS晶体管包括栅极，以及位于所述栅极两侧的源极和漏极。所述衬底100 内还可以形成有平行排布的字线，与所述MOS晶体管的栅极连接。所述字线 的延伸方向可以与所述有源区相交。

所述位线接触层111部分埋入所述衬底100的有源区内，与所述有源区内 的MOS管的源极或漏极接触。所述衬底100内的各个有源区内分别形成有所 述位线接触层111。所述位线接触层111的材料包括但不限于多晶硅等导电材 料。该具体实施方式中，所述位线接触层111的材料为掺杂多晶硅。

所述介电层112覆盖所述衬底100，且表面与所述位线接触层111的顶部 齐平。所述介电层112的材料包括但不限于氮化硅或氧化硅等绝缘介质材料。

所述金属导电层覆盖所述介电层112以及所述位线接触层111。所述金属 层包括第一金属导电层114和第二金属导电层113。所述第二金属导电层113 的材料包括但不限于TiN或WN，所述第一金属导电层114的材料包括但不限 于W。所述第一金属导电层114与所述第二金属导电层113采用不同的材料。 在其他具体实施方式中，所述金属导电层也可以仅包括单层金属层。

该具体实施方式中，所述第一牺牲材料层115的材料与所述位线接触层 111的材料相同，包括但不限于多晶硅等导电材料。该具体实施方式中，所述 第一牺牲材料层115的材料可以为掺杂多晶硅。

在其他具体实施方式中，也可以不形成所述金属导电层，直接在所述位线 接触层111和介电层112表面形成所述第一牺牲材料层115。

所述位线掩膜结构120包括第一掩膜层121、第二掩膜层122、刻蚀停止 层123以及图形层124。所述第一掩膜层121的材料包括但不限于氧化硅或氮 化硅，所述第二掩膜层122的材料为硬掩膜材料，可以为碳；所述刻蚀停止层 123的材料包括但不限于氮化硅或氮氧化硅；所述图形层124包括若干位线结 构图形，具体材料可以包括但不限于氧化硅或多晶硅。

请参考图2a，以所述位线掩膜结构120为掩膜，依次刻蚀所述第一牺牲材 料层115、第一金属导电层114、第二金属导电层113、介电层112以及位线接 触层111，在衬底100上形成若干间隔排列的第一半导体结构200，所述第一 半导体体结构200包括位线结构110，以及位于所述位线结构110顶部的第一 牺牲层1151。所述位线结构110包括位线接触1111、位于所述位线接触1111 上的金属导电层。所述金属导电层包括：第二金属导电层1131和第一金属导 电层1141，相邻的位线接触1111之间还具有图形化的介电层1121。

在一个具体实施方式中，所述位线结构110可以仅包括所述位线接触1111， 所述所述第一牺牲层1151可以与所述位线接触1111采用相同的材料。或者， 在另一具体实施方式中，所述位线结构110还包括金属导电层，所述金属导电 层可以选择与所述第一牺牲层1151相同的材料。该具体实施方式中，所述金 属导电层包括第一金属导电层1141和第二金属导电层1131，所述金属层包括 第一金属导电层1141和第二金属导电层1131。所述第二金属导电层1131的材 料包括但不限于TiN或WN，所述第一金属导电层1141的材料包括但不限于 W。

由于衬底100内的有源区通常呈一定角度交错排列，使得同一剖面处的不 同列的位线结构200的剖面结构由差异，请参考图2b；图2a为沿图2b中割线 AA’的剖面示意图，图2a中的部分位线结构200底部仅能示出位于相邻位线 接触部1111之间的介电层1121。所述位线接触1111侧壁与所述衬底100之间 具有间隙

请参考图3，对所述介电层1121和所述第二金属导电层1131进行横向刻 蚀。

该具体实施方式中，所述介电层1121的材料为氮化硅、所述第二金属导 电层1131的材料为TiN，该具体实施方式中，可以先通过横向刻蚀工艺使得 所述介电层1121和所述第二金属导电层1131的宽度降低。具体的，所述横向 刻蚀工艺可以通过控制刻蚀选择比实现，例如采用湿法刻蚀工艺，例如采用热 磷酸溶液对所述介电层1121进行横向刻蚀，利用硫酸和双氧水的混合溶液对 所述第二金属导电层1131进行横向刻蚀。刻蚀后的介电层1121a和第二金属 导电层1131a的宽度与后续待形成的第二半导体结构的宽度一致。

请参考图4，对所述第一半导体结构200表面进行钝化处理，形成至少覆 盖所述第一半导体结构200部分侧壁的钝化层400。

应当注意的是，本发明实施例中所指的钝化处理是指结构本身与反应性介 质作用，生成附在结构表面上的钝化膜。例如氧化处理、氮化处理或者其他反 应性处理。以下以通过钝化处理形成氧化层为例进行说明，在其他具体时候方 式中，也可以通过钝化处理形成氮化层。

在一个具体实施例中，采用热氧化工艺进行所述钝化处理，具体包括：对 所述第一牺牲层1151、所述第一金属导电层1141以及所述位线接触1111进行 热氧化，使得表面部分厚度的材料层被氧化消耗形成氧化层。表面被氧化后的 第一牺牲层1151a、所述第一金属导电层1141a以及位线接触1111a的宽度缩 小。该具体实施方式中，所述第一牺牲层1151a的材料为多晶硅，所述第一牺 牲层1151a表面的氧化层401为氧化硅；所述第一金属导电层1141a的材料为 W，所述氧化层402的材料为氧化钨；所述位线接触1111a的材料为多晶硅， 所述氧化层403的材料为氧化硅。所述衬底100表面也形成有氧化层404，所 述氧化层404的材料为氧化硅。

由于该具体实施方式中，在同一氧化条件下，所述第一牺牲层1151和所 述位线接触1111具有相同的氧化速率，因此所述氧化层403和所述氧化层401 具有相同的厚度。可以进一步通过调整氧化处理的温度和时间，使得所述第一 金属导电层1141的氧化速率与所述第一牺牲层1151、位线接触1111的氧化速 率接近或相同，使得所述氧化层401、氧化层402、氧化层403的厚度基本相 同，从而使得氧化后的所述第一牺牲层1151a、第一金属导电层1141a与位线 接触1111a的宽度基本相同。并且，各氧化层的厚度与所述第二金属导电层1131a和所述介电层1121a被横向刻蚀的宽度相同，使得所述第一牺牲层1151a、 第一金属导电层1141a、第二金属导电层1131a、位线接触1111a以及介电层 1121a的宽度基本或完全相同。

在其他具体实施方式中可以通过多次的热氧化、清洗工艺实现位线接触 1111、第一金属导电层1141以及第一牺牲层1151表面的氧化层厚度的控制。

在其他具体实施方式中，第一金属导电层1141、第一牺牲层1151、位线 接触1111的氧化程度并不需要一样的，因为还可以在刻蚀第二金属导电层1131 和介电层1121时通过选择比控制获得想要的厚度。

在其他具体实施方式中，所述第二金属导电层1131a和所述介电层1121a 的材料也可以采用易于被热氧化的材料，可以省略图3步骤，直接采用氧化处 理，将整个第一半导体结构200的各材料层表面均进行氧化，形成厚度基本均 匀的氧化层。

在其他具体实施方式中，也可以直接省略图3步骤，由于第二金属导电层 1131和所述介电层1121的材料不易被氧化，因而无法在侧壁形成氧化层，使 得后续形成的第二半导体结构中第二金属导电层1131和所述介电层1121的宽 度大于其他材料层的宽度。

请参考图5，去除所述氧化层，使得所述第一位线结构200的尺寸缩小， 形成第二半导体结构500。

采用湿法刻蚀工艺刻蚀去除所述氧化层401～404，形成所述的第二半导体 结构500，所述第二半导体结构500包括位线结构110a以及位于所述位线结构 110a顶部的第一牺牲层1151a；所述位线结构110a包括第一金属导电层1141a、 第二金属导电层1131a、位线接触1111a以及介电层1121a。

在本发明的具体实施方式中，通过上述方法可以缩小最终形成的位线结构 的关键尺寸，在通过刻蚀形成第一位线结构200的过程中，可以适当增加位线 刻蚀的窗口，避免因为关键尺寸过小导致图形刻蚀异常的问题。

请参考图6，形成至少覆盖所述第二半导体结构500侧壁的第二牺牲层 600。

所述第二牺牲层600的材料包括但不限于氧化硅、氮化硅、氮氧化硅等。 可以采用化学气相沉积工艺、原子层沉积工艺形成所述第二牺牲层600。该具 体实施方式中，采用原子层沉积工艺形成所述第二牺牲层600，以便准确控制 所述第二牺牲层600的厚度。所述第二牺牲层600的厚度决定了最终形成的气 隙的宽度。

所述第二牺牲层600覆盖整个第二半导体结构500的顶部及侧壁，还覆盖 所述衬底100的表面。

在另一具体实施方式中，还可以省略图5及图6所示的步骤，直接将所述 图4步骤中，形成的氧化层401～氧化层404作为第二牺牲层，所述第二牺牲 层至少覆盖所述的第二半导体结构500的部分侧壁。

请参考图7，形成覆盖所述第二半导体结构500及所述第二牺牲层600的 隔离层700。

在形成所述隔离层700之前，还包括通过各向异性刻蚀工艺去除覆盖所述 第二半导体结构500顶部以及所述衬底100水平表面上的部分第二牺牲层600， 以暴露出所述第一牺牲层1151a的顶部表面。

所述隔离层700覆盖所述第二半导体结构500，且还填充所述的第二半导 体结构500底部的位线接触部1111a侧壁与所述衬底100之间的间隙。所述隔 离层700的材料包括但不限于氮化硅、氮氧化硅、氧化硅等，可以选择介电常 数较高的材料作为所述隔离层700的材料，以提高所述第二半导体结构500与 外部导体之间的隔离性能。所述隔离层700选择与所述第二牺牲层600分别采 用不同的材料，并在去除所述第二牺牲层600时，对所述第二牺牲层600有较 高的选择比。

可以通过原子层沉积工艺形成所述隔离层700，以便于控制所述隔离层700 的厚度。在其他具体实施方式中，也可以采用其他工艺，例如物理气相沉积工 艺、化学气相沉积工艺、等离子体增强化气相沉积工艺等形成所述隔离层700。

请参考图8，在所述隔离层700表面形成填充层800，填充所述第二半导 体结构500之间的间隔。

所述填充层800的材料可以包括氧化硅、氮化硅及氮氧化硅等在内的任何 合适的绝缘材料。所述填充层800填充满相邻的位线结构110之间的间隙，且 覆盖所述位线结构110。可以通过旋涂工艺形成所述填充层800，所述填充层 800的材料可以包括但不限于SOD或SOC。

请参考图9，以所述第一牺牲层1151a为停止层，对所述填充层700进行 平坦化处理，暴露出所述第一牺牲层1151a的顶部。

所述平坦化处理可以为干法刻蚀工艺或者化学机械抛光工艺，通过对所述 填充层700平坦化直至所述第一牺牲层1151a的顶部，暴露出所述第一牺牲层 1151a、第二牺牲层600、隔离层700。

请参考图10a，去除所述第一牺牲层1151a(请参考图10)，形成位于所述 第二牺牲层700、位线结构110a上的空隙；在所述空隙内填充隔离介质层1010。

可以通过湿法刻蚀工艺，选择性的去除所述第一牺牲层1151a，并沉积工 艺在开口内填充隔离介质层1010。所述第一牺牲层1151a的材料包括但不限于 氮化硅、氮氧化硅或氧化硅层等。并且，通过干法回刻蚀或化学机械抛光的方 法，对所述隔离介质层1010进行平坦化，暴露出所述第二牺牲层600、隔离层 700以及填充层800。

请参考图10b，在另一具体实施方式中，也可以保留所述氧化层401、氧 化层402和氧化层404，以各氧化层作为第二牺牲层；所述隔离层700覆盖各 氧化层及所述第二金属导电层1131a。

请参考图11，去除所述第二牺牲层600，形成位于所述第二半导体结构500 与所述隔离层700之间的气隙1101。

可以采用湿法刻蚀工艺，沿暴露的所述第二牺牲层600顶部，对所述第二 牺牲层600进行刻蚀，直至所述衬底100表面，形成位于所述第二半导体结构 500与所述隔离层700之间的气隙1101。该具体实施方式中，所述第二牺牲层 600的材料与所述填充层800的材料相同，在去除所述第二牺牲层600的同时， 将所述填充层800也一并去除。在其他具体实施方式中，所述第二牺牲层600 的材料与所述填充层800分别选择不同的材料，仅去除所述第二牺牲层600而 保留所述填充层800。

该具体实施方式中，所述第二牺牲层600覆盖所述第二半导体结构500的 整个侧壁，因此，所述气隙1101位于所述第二半导体结构500的整个侧壁与 所述隔离层700之间。

在其他具体实施方式中，所述气隙1101也可能仅位于所述隔离介质层 1010与隔离层700之间；或者所述气隙1101位于所述隔离介质层1010、第一 金属导电层1141a与所述隔离层700之间。

请参考图12，封闭所述气隙1101。

通过膜层沉积的方式封闭所述气隙1101顶部的开口，具体的，在所述填 充层表面沉积膜层1202，由于所述气隙1101的尺寸很小，所述膜层1202的材 料还未填充进所述气隙1101内，就会将所述气隙1101顶部开口封闭，从而形 成密闭的气隙1101。

所述膜层1202可以采用填孔能力较差的材料，例如氮化硅。在其他具体 实施方式中，也可以采用其他绝缘介质材料。所述膜层1202还覆盖所述隔离 层700(图中未示出)。

上述具体实施方式的半导体结构的形成方法，对初始形成的第一半导体结 构表面进行氧化形成钝化层后，再将钝化层去除，可以缩小位线结构的关键尺 寸(宽度)。并且，通过去除第二牺牲层，形成气隙隔离的结构，从而明显减 少位线结构之间的寄生电容。

本发明的具体实施方式还提供一种半导体结构。

请参考图10b，为本发明一具体实施方式的半导体结构的结构示意图。

所述半导体结构包括：衬底100；间隔排布于所述衬底上的连接通孔；位 线结构110a，所述位线结构110a位于所述连接通孔内，且所述位线结构110a 与所述连接通孔部分连接；钝化层，位于所述位线结构110a表面。

所述位线结构110a包括：包括第一金属导电层1141a、第二金属导电层 1131a、位线接触1111a以及介电层1121a。所述位线结构110a顶部还形成有 隔离介质层1010。该具体实施方式中，所述钝化层为热氧化层，具体包括位于 所述隔离介质层1010侧壁的氧化层401、位于所述第一金属导电层1141a侧壁 的氧化层402、位于所述第二金属导电层1131a侧壁的氧化层403以及位于所 述位线接触1111a侧壁的氧化层404。还包括隔离层700，位于所述氧化层表 面。

所述氧化层404还形成在所述连接通孔侧壁上，且所述连接通孔侧壁上的 所述氧化层404与所述位线结构110a表面的所述氧化层403之间填充有所述 隔离层700。

相邻位线结构110a以及隔离介质层1010之间填充有填充层800。

通过对位线结构进行热氧化，形成所述钝化层，可以缩小所述位线结构的 线宽。在其他具体实施方式中，所述钝化层还可以为氮化层等通过其他反应性 处理形成的膜层。

请参考图12，为本发明一具体实施方式的半导体结构的结构示意图。

所述半导体结构包括：衬底100，所述衬底100上形成有若干间隔排布的 连接通孔；位线结构110a，位于所述连接通孔内，且所述位线结构110a与所 述连接通孔部分连接；所述位线结构110a包括位线接触1111a、位于所述位线 接触部1111a上的金属导电层以及位于所述金属导电层顶部的隔离介质层 1010。所述金属导电层包括第二金属导电层1131a及位于所述第二金属导电层 1131a表面的第一金属导电层1141a。

所述半导体衬底100可以包括但不限于单晶硅衬底、多晶硅衬底、氮化镓 衬底或蓝宝石衬底，另外，所述半导体衬底100为单晶衬底或多晶衬底时，还 可以是本征硅衬底或者是轻微掺杂的硅衬底，进一步，可以为N型多晶硅衬底 或P型多晶硅衬底。

所述衬底100内还形成有隔离结构(未示出)，在所述衬底100内隔离出 若干有源区。所述隔离结构可以通过在所述衬底内形成沟槽后，再在所述沟槽 内填充隔离材料层而形成。所述隔离结构的材料可以包括氮化硅或氧化硅等。 所述隔离结构可以在所述衬底隔离出的若干个呈阵列分布或其他分布类型的 有源区。

所述衬底100的有源区内可以形成有MOS晶体管(图中未示出)，所述 MOS晶体管包括栅极，以及位于所述栅极两侧的源极和漏极。所述衬底100 内还可以形成有平行排布的字线，与所述MOS晶体管的栅极连接。所述字线 的延伸方向可以与所述有源区相交。

所述位线结构的位线接触1111a部分位于所述衬底100内，与所述有源区 内的MOS管的源极或漏极接触。所述衬底100内的各个有源区内分别形成有 所述位线接触1111a。所述位线接触1111a的材料包括但不限于多晶硅等导电 材料。所述位线结构还包括位于衬底100表面相邻位线接触1111a之间的介电 层1121a，所述介电层1121a的材料包括但不限于氮化硅或氧化硅等绝缘介质 材料。

所述第二金属导电层1131a的材料包括但不限于TiN或WN，所述第一金 属导电层1141a的材料包括但不限于W。

所述隔离介质层1010的材料包括但不限于氮化硅、氮氧化硅或氧化硅层 等。

所述半导体结构还包括覆盖所述衬底100以及所述位线结构110a的隔离 结构，所述隔离结构与所述位线结构110a、隔离介质层1010之间形成有气隙 1101。在一个具体实施方式中，所述气隙1101至少位于所述隔离介质层1010 与所述隔离结构之间。在另一具体实施方式中，所述气隙1101位于所述位线 结构的整个侧壁与所述隔离结构之间。

该具体实施方式中，所述隔离结构包括与所述位线结构侧壁相对的隔离层 700以及封闭所述气隙顶部开口的膜层1202。所述隔离层700和所述膜层1202 的材料包括但不限于氮化硅、氮氧化硅、氧化硅等，可以选择介电常数较高的 材料作为所述隔离层700和膜层1202的材料，以提高所述位线结构与外部导 体之间的隔离性能。

所述位线接触1111a与所述衬底100之间具有间隙，所述间隙内填充有所 述隔离层700。该具体实施方式中，所述连接通孔侧壁上还形成有钝化层1201， 且所述连接通孔侧壁上的所述钝化层1201与所述位线结构之间填充有所述隔 离层700。所述钝化层1201可以为氧化层或氮化层等通过反应性处理形成的膜 层。

上述半导体结构的位线结构侧壁处形成有气隙1101能够降低位线结构的 寄生电容。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通 技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些 改进和润饰也应视为本发明的保护范围。

Claims (16)

1.一种半导体结构的形成方法，其特征在于，包括：

提供衬底；

在所述衬底上形成介电层；

刻蚀所述介电层和所述衬底，形成间隔排列的连接通孔，填充所述连接通孔形成位线结构；

在所述位线结构上形成第一牺牲层；

图案化所述位线结构和所述第一牺牲层；

对所述位线结构和所述第一牺牲层进行表面钝化处理，在所述位线结构和所述第一牺牲层表面形成钝化层；

沉积覆盖所述位线结构和所述第一牺牲层的隔离层；

刻蚀处理，暴露出所述第一牺牲层的顶部；

去除所述第一牺牲层，形成位于所述位线结构上的空隙；

填充所述空隙。

2.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述位线结构与所述第一牺牲层具有相同或不同的钝化速率。

3.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述位线结构包括位线接触，所述位线接触与所述第一牺牲层具有相同的钝化速率。

4.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述位线结构还包括位于所述位线接触顶部的金属导电层，所述金属导电层与所述位线接触具有不同的钝化速率。

5.根据权利要求4所述的半导体结构的形成方法，其特征在于，所述金属导电层包括第一金属导电层和第二金属导电层，所述第一金属导电层与所述第二金属导电层具有不同的钝化速率。

6.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述钝化层为氧化层或氮化层。

7.根据权利要求5所述的半导体结构的形成方法，其特征在于，对所述第一半导体结构进行钝化处理之前，还包括：对所述第一半导体结构进行蚀刻处理，通过控制蚀刻选择比对所述第一金属导电层进行横向刻蚀。

8.根据权利要求7所述的半导体结构的形成方法，其特征在于，对所述半导体结构进行蚀刻处理，还包括：对所述介电层进行横向刻蚀。

9.根据权利要求8所述的半导体结构的形成方法，其特征在于，所述第一金属导电层的横向刻蚀宽度、所述介电层的横向刻蚀宽度以及所述钝化层厚度相同。

10.根据权利要求1所述的半导体结构的形成方法，其特征在于，还包括：填充所述空隙后，暴露出所述钝化层的顶部；去除所述钝化层，形成气隙。

11.根据权利要求1所述的半导体结构的形成方法，其特征在于，还包括，在形成所述隔离层之前，去除所述钝化层，接着在所述第一半导体结构表面沉积第二牺牲层，然后再沉积所述隔离层，所述第二牺牲层与所述隔离层材质不同。

12.根据权利要求11所述的半导体结构的形成方法，其特征在于，还包括：填充所述空隙后，暴露出所述第二牺牲层的顶部；去除所述第二牺牲层，形成气隙。

13.一种半导体结构，其特征在于，包括：

衬底；

间隔排布于所述衬底上的连接通孔；

位线结构，所述位线结构位于所述连接通孔内，且所述位线结构与所述连接通孔部分连接；

钝化层，位于所述位线结构表面；

隔离层，位于所述钝化层表面。

14.根据权利要求13所述的半导体结构，其特征在于，所述钝化层还形成在所述连接通孔侧壁上，且所述连接通孔侧壁上的所述钝化层与所述位线结构表面的所述钝化层之间填充有所述隔离层。

15.根据权利要求13所述的半导体结构，其特征在于，还包括位于所述位线结构顶部的隔离介质层，所述钝化层覆盖所述隔离介质层表面。

16.一种半导体结构，其特征在于，包括：

衬底；

间隔排布于所述衬底上的连接通孔，所述连接通孔侧壁表面上具有钝化层；

位线结构，所述位线结构位于所述连接通孔内，且所述位线结构与所述连接通孔部分连接；

隔离层，覆盖所述衬底、所述位线结构以及所述连接通孔；

气隙，位于所述位线结构和所述隔离层之间。

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