WO2023010618A1 - 半导体结构的制备方法、半导体结构以及半导体存储器 - Google Patents

半导体结构的制备方法、半导体结构以及半导体存储器 Download PDF

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WO2023010618A1
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substrate
word line
trench
depth
isolation structure
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English (en)
French (fr)
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梅晓波
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长鑫存储技术有限公司
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Definitions

  • Embodiments of the present application relate to but are not limited to a method for fabricating a semiconductor structure, a semiconductor structure, and a semiconductor memory.
  • DRAM Dynamic Random Access Memory
  • DRAM dynamic random access memory
  • shallow trench isolation Shallow Trench Isolation, STI
  • STI shallow Trench Isolation
  • an embodiment of the present application provides a method for preparing a semiconductor structure, the method comprising:
  • the word line structure is partially formed in the isolation structure, and the second depth is less than the first depth
  • a first insulating layer covering the word line structure and the first trench is formed on the substrate to form an air gap structure in the isolation structure.
  • an embodiment of the present application provides a semiconductor structure, the semiconductor structure comprising:
  • a word line structure formed in the substrate and having a second depth, the word line structure is partially formed in the isolation structure, and the second depth is smaller than the first depth;
  • a first insulating layer is formed on the substrate and covers the word line structure and the first trench to form an air gap structure in the isolation structure.
  • an embodiment of the present application provides a semiconductor memory, which includes the semiconductor structure as described in the second aspect.
  • FIG. 1 is a schematic cross-sectional view of a traditional semiconductor structure provided in an embodiment of the present application
  • FIG. 2 is a schematic flow diagram of a method for preparing a semiconductor structure provided in an embodiment of the present application
  • FIG. 3a is a schematic cross-sectional view of a substrate with an isolation structure provided in an embodiment of the present application
  • FIG. 3b is a schematic top view of a substrate with an isolation structure provided in an embodiment of the present application.
  • Fig. 3c is a schematic cross-sectional view of an isolation structure provided by an embodiment of the present application.
  • FIG. 4a is a schematic cross-sectional view of a structure obtained after word line trenches are formed in a substrate according to an embodiment of the present application;
  • FIG. 4b is a schematic top view of a structure obtained after word line trenches are formed in a substrate according to an embodiment of the present application;
  • FIG. 5 is a schematic cross-sectional view of a structure obtained after forming a word line structure in a substrate provided by an embodiment of the present application;
  • FIG. 6 is a schematic cross-sectional view of a structure obtained after forming a word line top trench in the word line structure provided by an embodiment of the present application;
  • FIG. 7 is a schematic cross-sectional view of a structure obtained after forming a protective layer above a substrate provided by an embodiment of the present application;
  • FIG. 8 is a schematic cross-sectional view of a structure obtained after forming a first trench with a third depth provided by an embodiment of the present application;
  • FIG. 9 is a schematic cross-sectional view of a structure obtained after forming a first groove with a fourth depth provided by an embodiment of the present application.
  • FIG. 10 is a schematic cross-sectional view of a structure obtained after forming a second insulating layer provided in an embodiment of the present application.
  • Figure 11 is a schematic cross-sectional view of a structure obtained after removing the protective layer provided by the embodiment of the present application.
  • FIG. 12 is a schematic cross-sectional view of a semiconductor structure provided by an embodiment of the present application.
  • FIG. 13 is a cross-sectional schematic diagram of a semiconductor structure with and without an air gap structure provided by an embodiment of the present application.
  • FIG. 14 is a schematic diagram of the composition and structure of a semiconductor memory provided by an embodiment of the present application.
  • first ⁇ second ⁇ third involved in the embodiment of this application is only to distinguish similar objects, and does not represent a specific ordering of objects. Understandably, “first ⁇ second ⁇ third” Where permitted, the specific order or sequencing may be interchanged such that the embodiments of the application described herein can be practiced in sequences other than those illustrated or described herein.
  • the conventional semiconductor structure may include a substrate, an isolation structure and a word line structure.
  • the isolation structure may be a shallow trench isolation structure.
  • Moore's Law exists in the field of semiconductors, and its core content is that the number of transistors that can be accommodated on an integrated circuit will double approximately every 18 months. With the development of Moore's law, the feature size of semiconductors is continuously reduced. However, as the feature size of semiconductors is continuously reduced, the capacitive coupling effect between word lines becomes more and more obvious.
  • an embodiment of the present application provides a method for fabricating a semiconductor structure.
  • the basic idea of the method is: providing a substrate; forming an isolation structure with a first depth in the substrate; forming an isolation structure with a second depth in the substrate.
  • the word line structure, the word line structure is partially formed in the isolation structure, and the second depth is smaller than the first depth; the isolation structure is etched along the direction perpendicular to the substrate, and the first isolation structure with a third depth is formed in the isolation structure.
  • FIG. 2 shows a schematic flowchart of a method for manufacturing a semiconductor structure provided in an embodiment of the present application.
  • the method may include:
  • the substrate may include a doped or non-doped single crystal silicon substrate, a polycrystalline silicon substrate, and the like.
  • a doped or non-doped single crystal silicon substrate for example, an N-type polysilicon substrate or a P-type polysilicon substrate.
  • a polysilicon substrate is taken as an example for illustration, but no specific limitation is made.
  • FIG. 3a shows a schematic cross-sectional view of a substrate with an isolation structure provided in the embodiment of the present application
  • FIG. 3b shows a schematic cross-sectional view of a substrate with an isolation structure provided in the embodiment of the present application.
  • a substrate 10 is provided, and the substrate 10 is etched to form a trench, and filling is deposited in the trench to form an isolation structure 11.
  • the material for depositing and filling may include insulating material silicon nitride and the like.
  • the isolation structure 11 has a first depth H1 and a plurality of active regions can be defined in the substrate 10 by the isolation structure 11 .
  • FIG. 3c shows a schematic cross-sectional view of an isolation structure provided by an embodiment of the present application.
  • the cross-section of the isolation structure 11 may include an upper part and a lower part. And the upper part is square, and the lower part is inverted trapezoidal.
  • the white square frame depicts the square outline of the upper section of the isolation structure 11
  • the black trapezoidal box outlines the inverted trapezoidal outline of the lower section of the isolation structure 11 .
  • the isolation structure 11 can also be in other forms known to those skilled in the art.
  • the cross-sectional shape of the isolation structure 11 can also be "the upper part is U-shaped, and the lower part is V-shaped", or the cross-sectional shape of the isolation structure 11 can also be It may be "U-shaped or V-shaped as a whole", or the cross-sectional shape of the isolation structure 11 may be "inverted trapezoid or square as a whole", etc., which are not specifically limited in this embodiment of the present application.
  • the word line structure when the word line structure is formed in the substrate, the word line structure will also be partially formed in the isolation structure. Wherein, the word line structure has a second depth, and the second depth is smaller than the first depth.
  • the word line structure is a buried word line (Buried Word line, BW) structure.
  • the forming the word line structure with the second depth in the substrate may include:
  • the wordline metal is filled in the wordline trenches.
  • FIG. 4a shows a schematic cross-sectional view of a structure obtained after forming word line trenches in the substrate according to an embodiment of the present application
  • Fig. 4b shows a schematic cross-sectional view of a structure obtained in an embodiment of the present application
  • a schematic top view of a structure obtained after word line trenches are formed in a substrate is provided; wherein, FIG. 4a is a schematic cross-sectional view along the AA' direction in FIG. 4b.
  • a word line trench having a second depth H2 is formed in the substrate 10 , and part of the word line trench is formed in the isolation structure 11 .
  • word line trenches may be formed by etching the substrate 10 and the isolation structure 11 . Since the word line structure is formed in the word line trench, the depth of the word line trench is also the second depth H2, and the second depth H2 is smaller than the first depth H1 of the isolation structure 11 .
  • forming a word line trench having a second depth in the substrate may include:
  • the substrate is etched using the mask layer as a mask to form a word line trench with a second depth.
  • the following methods can be used specifically: firstly, a mask layer and a patterned photoresist layer are sequentially formed on the substrate 10, and then the pattern of the photoresist layer is transferred by an etching process. to the mask layer.
  • the mask layer can be a single layer or a multi-layer mask layer.
  • the mask layer can include one or more of a silicon dioxide layer, a polysilicon layer, and a carbon layer.
  • the mask layer can also include an anti- A laminate composed of one or more of the reflective layer and the silicon oxynitride layer.
  • the substrate 10 is etched to form several word line grooves by using the mask layer as a mask.
  • the etching gas may include chlorine gas, hydrogen bromide and difluoromethane etc.
  • Periodic radio frequency output can also be used to improve the time difference between ions and neutral particles staying on the substrate 10 and improve the uniformity of the word line trench depth.
  • the word line trench is formed in the substrate 10 and partly formed in the isolation structure 11 at the same time.
  • FIG. 5 shows a schematic cross-sectional view of a structure obtained after the word line structure is formed in the substrate according to an embodiment of the present application.
  • a gate dielectric layer 12 , an adhesive layer 13 and a word line metal 14 are sequentially formed in the word line trench to obtain a word line structure.
  • the gate dielectric layer 12 is a high dielectric (High-K) material such as silicon dioxide, and the material of the gate dielectric layer 12 can also be a Silicon oxide, silicon nitride, etc., can be formed by atomic layer deposition (Atomic Layer Deposition, ALD), chemical vapor deposition (Chemical Vapor Deposition), or rapid thermal oxidation (Rapid Thermal Oxidation, RTO).
  • ALD atomic layer deposition
  • chemical Vapor Deposition chemical vapor deposition
  • RTO Rapid Thermal Oxidation
  • an adhesion layer 13 can also be formed on the surface of the gate dielectric layer 12.
  • the material of the adhesion layer 13 can include titanium nitride, and the adhesion layer 13 can improve the word line metal 14 and gate formed subsequently. Adhesion between dielectric layers 12.
  • the word line metal 14 is filled in the word line trenches, and the material of the word line metal 14 may include tungsten or the like. In some embodiments, the adhesion layer 13 may not be formed, and the word line metal 14 is directly filled in the word line trenches after the gate dielectric layer 12 is formed.
  • the word line structure is formed in the word line trench, and includes three parts: the gate dielectric layer 12, the adhesion layer 13 and the word line metal 14; or, the word line structure may only include The gate dielectric layer 12 and the word line metal 14 are two parts.
  • the word line structure including the gate dielectric layer 12 , the adhesion layer 13 and the word line metal 14 is mainly used as an example.
  • the method may further include:
  • Etching the adhesion layer and the word line metal so that the upper surface of the etched adhesion layer and the word line metal is lower than the upper surface of the substrate, forming a groove at the top of the word line.
  • FIG. 6 shows a schematic cross-sectional view of a structure obtained after forming a word line top trench in the word line structure provided by an embodiment of the present application.
  • the adhesion layer 13 and the word line metal 14 are etched to form an opening above the word line structure, so that the upper surfaces of the etched adhesion layer 13 and the word line metal 14 are lower than the substrate.
  • the upper surface of the bottom 10; the opening is the word line top groove, the lower surface of the word line top groove is the surface where the etched adhesion layer 13 and word line metal 14 are located, and the upper surface and the upper surface of the substrate 10 for the same plane.
  • the isolation structure may be etched along a direction perpendicular to the substrate, so as to form a first trench with a third depth in the isolation structure.
  • the method may further include: A protective layer is formed above the substrate to protect the substrate when the isolation structure is etched.
  • a protection layer may also be formed on the substrate to protect the substrate when the isolation structure is etched.
  • FIG. 7 it shows a schematic cross-sectional view of a structure obtained after forming a protective layer on a substrate according to an embodiment of the present application.
  • a protective layer 15 is formed on the substrate 10 , the process of forming the protective layer 15 may include in-situ growth, etc., and the material of the protective layer 15 may include silicon dioxide.
  • the function of the protection layer 15 is to protect the substrate 10 during subsequent etching of the isolation structure 11 and prevent the substrate 10 from being etched.
  • FIG. 8 it shows a schematic cross-sectional view of a structure obtained after forming a first trench having a third depth according to an embodiment of the present application.
  • a trench which may include:
  • the isolation structure is etched along a direction perpendicular to the substrate to form a first trench with a third depth.
  • the isolation structure 11 can be etched based on the etching selectivity ratio between different materials, along the direction perpendicular to the substrate 10 shown in FIG. The direction of removing the isolation structure 11 in the vertical direction.
  • the material of the gate dielectric layer 12 can include silicon dioxide
  • the material of the isolation structure 11 can include silicon nitride
  • silicon nitride in the vertical direction can be removed based on the etching selectivity ratio between silicon dioxide and silicon nitride, Thus, the first groove is obtained.
  • the section of the isolation structure 11 includes an upper part and a lower part, the upper part is square, and the lower part is an inverted trapezoid. Based on the isolation structure 11 with such structural features, the method may also include:
  • the substrate Based on the first trench with the third depth, continue to etch the substrate along a direction perpendicular to the substrate to form a first trench with a fourth depth; and the fourth depth is greater than the first depth.
  • FIG. 9 it shows a schematic cross-sectional view of a structure obtained after forming a first groove having a fourth depth according to an embodiment of the present application.
  • the first trench not only includes the part formed by etching the isolation structure 11, but also includes continuing to etch the substrate downward. 10 formed parts. That is to say, in this case, the first trench can be divided into a first part and a second part; wherein, the first part is obtained by etching the isolation structure 11 along a direction perpendicular to the substrate 10, and the second part is obtained by etching the isolation structure 11 along a direction perpendicular to the substrate 10. The part is obtained by continuing to etch the substrate 10 along a direction perpendicular to the substrate 10 based on the first part, and the two parts together form the first trench in this case.
  • an anisotropic etching method can be used, so that the etching direction is downward, and the substrate 10 under the first part is mainly etched, reducing the impact on the substrate 10. Damage to the side of the substrate 10.
  • a first insulating layer covering the word line structure and the first trench is formed on the substrate, thereby closing the first trench to form an air gap (Air Gap) structure .
  • the method may further include: forming a first insulation layer on the surface of the substrate exposed by the first trench. Two insulating layers.
  • the first trench is formed between the substrate 10 and the isolation structure 11 , and part of the substrate 10 is exposed by the first trench.
  • a second insulating layer 16 is also formed on the part of the surface of the substrate 10 exposed by the first trench. Referring to FIG. 10 , it shows a schematic cross-sectional view of a structure obtained after forming a second insulating layer according to an embodiment of the present application.
  • forming the second insulating layer on the surface of the substrate exposed by the first trench may include: forming the second insulating layer on the surface of the substrate exposed by the first trench Oxidation treatment is performed to form a second insulating layer.
  • the second insulating layer 16 can be formed by directly oxidizing the exposed part of the substrate 10 .
  • the substrate 10 may be oxidized by means of in-situ steam generation (In-Situ Steam Generation) to form the second insulating layer 16 .
  • the method may further include: removing the protective layer.
  • FIG. 11 shows a schematic cross-sectional view of a structure obtained by removing the protective layer according to an embodiment of the present application.
  • forming the first insulating layer covering the word line structure and the first trench on the substrate may include:
  • FIG. 12 it shows a schematic cross-sectional view of a semiconductor structure provided by an embodiment of the present application.
  • a fast sealing method may be adopted in this step, so that the deposition material only enters a less deep position above the first trench.
  • an air gap structure 18 is formed, which can effectively increase the insulation of the semiconductor structure, and the insulation is further enhanced due to the existence of the second insulating layer 16 .
  • the method for preparing a semiconductor structure relates to semiconductor storage technology, in particular to the structure and process of a memory component device, which uses transistors to control digital signal storage and is applied to dynamic random access memory.
  • the process flow of the method is briefly described as follows: First, a word line trench with a buried word line structure is formed in a substrate with STI, and silicon dioxide (gate dielectric layer), titanium nitride (TiN) are sequentially formed in the word line trench.
  • FIG. 13 it shows a schematic cross-sectional comparison of a semiconductor structure with an air gap structure and without an air gap structure provided by an embodiment of the present application, wherein (a) in FIG. 13 is a semiconductor structure without an air gap structure A schematic diagram of a semiconductor structure, (b) in FIG. 13 is a schematic diagram of a semiconductor structure with an air gap structure.
  • This embodiment provides a method for preparing a semiconductor structure, by providing a substrate; forming an isolation structure with a first depth in the substrate; forming a word line structure with a second depth in the substrate, and the word line structure is partially formed In the isolation structure, and the second depth is smaller than the first depth; the isolation structure is etched along a direction perpendicular to the substrate, and a first trench with a third depth is formed in the isolation structure; and a covering word is formed on the substrate
  • the line structure and the first insulating layer of the first trench form an air gap structure in the isolation structure. In this way, by forming an air gap structure in the isolation structure, the insulation is increased, thereby not only reducing the capacitive coupling effect, but also reducing the influence of tip leakage.
  • FIG. 12 shows a schematic cross-sectional view of a semiconductor structure provided by an embodiment of the present application.
  • the semiconductor structure may include:
  • the isolation structure 11 is formed in the substrate 10 and has a first depth
  • a word line structure formed in the substrate 10 and having a second depth, the word line structure is partly formed in the isolation structure 11, and the second depth is smaller than the first depth;
  • the first insulating layer 17 is formed on the substrate 10 and covers the word line structure and the first trench to form an air gap structure 18 in the isolation structure 11 .
  • the cross section of the isolation structure 11 may include an upper part and a lower part; wherein, the upper part is square, and the lower part is an inverted trapezoid.
  • the first trench is formed in the isolation structure 11 and the substrate 10 along a direction perpendicular to the substrate 10 and has a fourth depth; wherein the fourth depth is greater than the first depth.
  • the semiconductor structure may also include:
  • the second insulating layer 16 is formed on the surface of the substrate 10 exposed by the first trench.
  • the word line structure may include:
  • a word line trench formed in the substrate 10 and having a second depth, and part of the word line trench is formed in the isolation structure 11;
  • the gate dielectric layer 12 is formed on the sidewall and bottom of the word line trench
  • the word line metal 14 is filled in the word line trench.
  • the upper surfaces of the adhesion layer 13 and the word line metal 14 are lower than the upper surface of the substrate 10 .
  • the word line structure is a buried word line structure.
  • An embodiment of the present application provides a semiconductor structure, which includes: a substrate; an isolation structure formed in the substrate and having a first depth; a word line structure formed in the substrate and having a second depth, the word line The structural part is formed in the isolation structure, and the second depth is smaller than the first depth; the first trench is formed in the isolation structure along a direction perpendicular to the substrate and has a third depth; the first insulating layer is formed on the substrate And cover the word line structure and the first trench to form an air gap structure in the isolation structure.
  • the insulation is increased, thereby not only reducing the capacitive coupling effect, but also reducing the influence of tip leakage; in addition, due to the substrate surface in the air gap structure A second insulating layer is also formed to further increase the insulating properties.
  • FIG. 14 shows a schematic structural diagram of a semiconductor memory provided by the embodiment of the present application.
  • the semiconductor memory 20 may include any of the foregoing embodiments The semiconductor structure described.
  • the semiconductor memory 20 may be a dynamic random access memory (DRAM).
  • DRAM dynamic random access memory
  • the semiconductor structure can reduce the capacitive coupling effect and reduce the influence of tip leakage when the feature size of the semiconductor is reduced, thereby improving the performance of the semiconductor memory. storage capacity.
  • the isolation structure by providing a substrate; forming an isolation structure with a first depth in the substrate; forming a word line structure with a second depth in the substrate, the word line structure is partially formed in the isolation structure, and the second The second depth is less than the first depth; the isolation structure is etched along a direction perpendicular to the substrate, and a first trench with a third depth is formed in the isolation structure; a covering word line structure and the first trench are formed on the substrate The first insulating layer to form an air gap structure in the isolation structure.
  • the insulation of the semiconductor structure is effectively increased, thereby not only reducing the capacitive coupling effect between word lines, but also reducing the impact caused by tip leakage.

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Abstract

本申请实施例公开了一种半导体结构的制备方法、半导体结构以及半导体存储器，该半导体结构的制备方法包括：提供衬底；在衬底中形成具有第一深度的隔离结构；在衬底中形成具有第二深度的字线结构，字线结构部分形成在隔离结构中，且第二深度小于第一深度；沿垂直于衬底的方向对隔离结构进行刻蚀，在隔离结构中形成具有第三深度的第一沟槽；在衬底上形成覆盖字线结构和第一沟槽的第一绝缘层，以在隔离结构中形成气隙结构。

Description

半导体结构的制备方法、半导体结构以及半导体存储器
相关申请的交叉引用
本申请要求在2021年08月02日提交中国专利局、申请号为202110880780.3、申请名称为“半导体结构的制备方法、半导体结构以及半导体存储器”的中国专利申请的优先权，其全部内容通过引用结合在本申请中。
技术领域
本申请实施例涉及但不限于一种半导体结构的制备方法、半导体结构以及半导体存储器。
背景技术
在形成动态随机存取存储器(Dynamic Random Access Memory，DRAM)等半导体器件时，需要保证半导体器件内部元件之间的电气隔离。其中，浅沟槽隔离(Shallow Trench Isolation，STI)是一种常用的电气隔离技术，尤其适用于超大规模集成器件，STI结构有利于实现更高水平的电路集成。然而，随着半导体的特征尺寸不断向更小的方向演进，字线(Word Line)与字线之间的电容耦合效应日益明显。
发明内容
第一方面，本申请实施例提供了一种半导体结构的制备方法，该方法包括：
提供衬底；在所述衬底中形成具有第一深度的隔离结构；
在所述衬底中形成具有第二深度的字线结构，所述字线结构部分形成在所述隔离结构中，且所述第二深度小于所述第一深度；
沿垂直于所述衬底的方向对所述隔离结构进行刻蚀，在所述隔离结构中形成具有第三深度的第一沟槽；
在所述衬底上形成覆盖所述字线结构和所述第一沟槽的第一绝缘层，以在 所述隔离结构中形成气隙结构。
第二方面，本申请实施例提供了一种半导体结构，该半导体结构包括：
衬底；
隔离结构，形成于所述衬底中且具有第一深度；
字线结构，形成于所述衬底中且具有第二深度，所述字线结构部分形成于所述隔离结构中，且所述第二深度小于所述第一深度；
第一沟槽，沿垂直于所述衬底的方向形成于所述隔离结构中且具有第三深度；
第一绝缘层，形成于所述衬底上且覆盖所述字线结构和所述第一沟槽，以在所述隔离结构中形成气隙结构。
第三方面，本申请实施例提供了一种半导体存储器，该半导体存储器包括如第二方面所述的半导体结构。
附图说明
图1为本申请实施例提供的一种传统半导体结构的截面示意图；
图2为本申请实施例提供的一种半导体结构的制备方法的流程示意图；
图3a为本申请实施例提供的一种具有隔离结构的衬底的截面示意图；
图3b为本申请实施例提供的一种具有隔离结构的衬底的俯视示意图；
图3c为本申请实施例提供的一种隔离结构的截面示意图；
图4a为本申请实施例提供的一种在衬底中形成字线沟槽后所得结构的截面示意图；
图4b为本申请实施例提供的一种在衬底中形成字线沟槽后所得结构的俯视示意图；
图5为本申请实施例提供的一种在衬底中形成字线结构后所得结构的截面示意图；
图6为本申请实施例提供的一种在字线结构中形成字线顶部沟槽后所得结构的截面示意图；
图7本申请实施例提供的一种在衬底上方形成保护层后所得结构的截面示意图；
图8为本申请实施例提供的一种形成具有第三深度的第一沟槽后所得结构的截面示意图；
图9为本申请实施例提供的一种形成具有第四深度的第一沟槽后所得结构的截面示意图；
图10本申请实施例提供的一种形成第二绝缘层后所得结构的截面示意图；
图11本申请实施例提供的一种去除保护层后所得结构的截面示意图；
图12为本申请实施例提供的一种半导体结构的截面示意图；
图13为本申请实施例提供的一种具有气隙结构和不具有气隙结构的半导体结构的截面对比示意图；
图14为本申请实施例提供的一种半导体存储器的组成结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅用于解释相关申请，而非对该申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关申请相关的部分。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本申请实施例的目的，不是旨在限制本申请。
在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。
需要指出，本申请实施例所涉及的术语“第一\第二\第三”仅仅是区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二\第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本申请实施例能够 以除了在这里图示或描述的以外的顺序实施。
参见图1，其示出了本申请实施例提供的一种传统半导体结构的截面示意图。如图1所示，该传统半导体结构可以包括衬底、隔离结构和字线结构。其中，隔离结构可以为浅沟槽隔离结构。在半导体领域存在摩尔定律，其核心内容为：集成电路上可以容纳的晶体管数目在大约每经过18个月便会增加一倍。随着摩尔定律的发展，半导体的特征尺寸不断缩小，然而随着半导体特征尺寸的不断缩小，字线与字线之间的电容耦合效应日益明显。
基于此，本申请实施例提供了一种半导体结构的制备方法，该方法的基本思想是：提供衬底；在衬底中形成具有第一深度的隔离结构；在衬底中形成具有第二深度的字线结构，字线结构部分形成在隔离结构中，且第二深度小于第一深度；沿垂直于衬底的方向对隔离结构进行刻蚀，在隔离结构中形成具有第三深度的第一沟槽；在衬底上形成覆盖字线结构和第一沟槽的第一绝缘层，以在隔离结构中形成气隙结构。这样，通过在隔离结构中形成气隙结构，有效增加了半导体结构的绝缘性，从而不仅减小了字线与字线之间的电容耦合效应，还减小了尖端漏电造成的影响。
下面将结合附图对本申请各实施例进行详细说明。
本申请的一实施例中，参见图2，其示出了本申请实施例提供的一种半导体结构的制备方法的流程示意图。如图2所示，该方法可以包括：
S101、提供衬底；在衬底中形成具有第一深度的隔离结构。
其中，衬底可以包括掺杂或者非掺杂的单晶硅衬底、多晶硅衬底等。例如，N型多晶硅衬底或P型多晶硅衬底。在本申请实施例中，以多晶硅衬底为例进行阐述，但是不作具体限定。
在本申请实施例中，参见3a和图3b，图3a示出了本申请实施例提供的一种具有隔离结构的衬底的截面示意图，图3b示出了本申请实施例提供的一种具有隔离结构的衬底的俯视示意图；其中，图3a为在图3b中的AA’方向的截面示意图。
其中，如图3a所示，提供衬底10，并对衬底10进行刻蚀形成沟槽，在沟 槽内沉积填充形成隔离结构11，沉积填充的材料可以包括绝缘材料氮化硅等。隔离结构11具有第一深度H1，通过隔离结构11可以在衬底10中界定出多个有源区。
还需要说明的是，如图3c所示，其示出了本申请实施例提供的一种隔离结构的截面示意图，在本申请的一个实施例中，隔离结构11的截面可以包括上部和下部，且上部呈方形，下部呈倒梯形，以具有此种结构特征的隔离结构11为例对本申请实施例的具体实现进行阐述。如图3c所示，白色方型框描绘了隔离结构11的截面上部的方形轮廓，黑色梯形框描绘了隔离结构11的截面下部的倒梯形轮廓。可以理解，隔离结构11也可以为其它本领域技术人员所知晓的形态，例如，隔离结构11的截面形状还可以为“上部呈U形，下部呈V形”，或者隔离结构11的截面形状还可以为“整体形态为U形或V形”，或者隔离结构11的截面形状也可以为“整体形态为倒梯形或方形”等等，本申请实施例对此不作具体限定。
S102、在衬底中形成具有第二深度的字线结构，字线结构部分形成在隔离结构中，且第二深度小于第一深度。
需要说明的是，在衬底中形成字线结构时，字线结构还会部分形成在隔离结构中。其中，字线结构具有第二深度，且第二深度小于第一深度。
还需要说明的是，在本申请实施例中，所述字线结构为埋入式字线(Buried Word line，BW)结构。
在一些实施例中，对于S102来说，所述在衬底中形成具有第二深度的字线结构，可以包括：
在衬底中形成具有第二深度的字线沟槽，且字线沟槽部分形成在隔离结构中；
在字线沟槽的侧壁和底部形成栅介质层；
在栅介质层的表面形成粘附层；
填充字线金属于字线沟槽中。
需要说明的是，参见图4a和图4b，图4a示出了本申请实施例提供的一种 在衬底中形成字线沟槽后所得结构的截面示意图，图4b示出了本申请实施例提供的一种在衬底中形成字线沟槽后所得结构的俯视示意图；其中，图4a为在图4b中的AA’方向的截面示意图。
如图4a所示，在衬底10中形成具有第二深度H2的字线沟槽，且字线沟槽部分形成在隔离结构11中。
具体地，可以通过对衬底10和隔离结构11进行刻蚀形成若干个字线沟槽。由于字线结构形成在字线沟槽内，所以字线沟槽的深度也为第二深度H2，并且第二深度H2小于隔离结构11的第一深度H1。
进一步地，在一些实施例中，所述在衬底中形成具有第二深度的字线沟槽，可以包括：
在衬底上依次形成掩膜层以及图案化的光阻层；
将光阻层的图案转移至掩膜层；
以掩膜层为掩膜刻蚀衬底，形成具有第二深度的字线沟槽。
需要说的是，在形成字线沟槽时，具体可以通过以下方式：首先在衬底10上依次形成掩膜层和图案化的光阻层，然后通过刻蚀工艺将光阻层的图案转移到掩膜层。掩膜层可以为单层或者多层掩膜层，例如，掩膜层可以包括二氧化硅层、多晶硅层及碳层中的一种或多种组成叠层，掩膜层还可以再包括抗反射层以及氮氧化硅层中的一种或多种组成的叠层。
将光阻层的图案转移到掩膜层之后，藉由掩膜层作为掩膜对衬底10进行刻蚀形成若干个字线沟槽，刻蚀气体可以包括氯气、溴化氢及二氟甲烷等，还可以通过周期性的射频输出改善离子与中性粒子停留于衬底10上的时间差异，提高字线沟槽深度的均匀性。
根据图4a和图4b可以看出，字线沟槽形成于衬底10中，同时还部分形成于隔离结构11中。
在形成字线沟槽之后，参见图5，其示出了本申请实施例提供的一种在衬底中形成字线结构后所得结构的截面示意图。如图5所示，依次在字线沟槽内形成栅介质层12、粘附层13和字线金属14，从而得到字线结构。
具体来说，首先在字线沟槽的侧壁和底部形成栅介质层12，栅介质层12为高介电(High-K)材料如二氧化硅，栅介质层12的材料还可以为一氧化硅、氮化硅等，可以通过原子层沉积(Atomic Layer Deposition，ALD)、化学气相沉积(Chemical Vapor Deposition)或快速热氧化(Rapid Thermal Oxidation，RTO)等方式形成。
在形成栅介质层12之后，还可以在栅介质层12的表面形成粘附层13，粘附层13的材料可以包括氮化钛，粘附层13可以提高后续形成的字线金属14和栅介质层12之间的粘附力。
在形成粘附层13之后，填充字线金属14于字线沟槽中，字线金属14的材料可以包括钨等。在某些实施例中，也可以不形成粘附层13，在形成栅介质层12之后，直接填充字线金属14于字线沟槽中。
也就是说，在本申请实施例中，字线结构形成于字线沟槽中，且包括栅介质层12、粘附层13和字线金属14三部分；或者，字线结构也可以只包括栅介质层12和字线金属14两部分，在本申请实施例中，主要以包括栅介质层12、粘附层13和字线金属14三部分的字线结构为例。
进一步地，在形成字线结构之后，在一些实施例中，该方法还可以包括：
对粘附层以及字线金属进行刻蚀，以使得刻蚀后的粘附层和字线金属的上表面低于衬底的上表面，形成字线顶部沟槽。
需要说明的是，参见图6，其示出了本申请实施例提供的一种在字线结构中形成字线顶部沟槽后所得结构的截面示意图。如图6所示，对粘附层13和字线金属14进行刻蚀，以在字线结构的上方形成开口，使得刻蚀后的粘附层13和字线金属14的上表面低于衬底10的上表面；该开口即字线顶部沟槽，字线顶部沟槽的下表面为刻蚀后的粘附层13和字线金属14所在的表面，上表面与衬底10的上表面为同一平面。
S103、沿垂直于衬底的方向对隔离结构进行刻蚀，在隔离结构中形成具有第三深度的第一沟槽。
需要说明的是，在形成字线结构之后，就可以沿垂直于衬底的方向对隔离 结构进行刻蚀，从而在隔离结构中形成具有第三深度的第一沟槽。
对于步骤S103，在一些实施例中，在所述沿垂直于衬底的方向对隔离结构进行刻蚀，在隔离结构中形成具有第三深度的第一沟槽之前，该方法还可以包括：在衬底上方形成保护层，以实现在对隔离结构进行刻蚀时保护衬底。
需要说明的是，在对隔离结构进行刻蚀之前，在本申请的一个实施例中，还可以在衬底上方形成保护层，以在刻蚀隔离结构时保护衬底。参见图7，其示出了本申请实施例提供的一种在衬底上方形成保护层后所得结构的截面示意图。如图7所示，在衬底10上方形成保护层15，形成保护层15的工艺可以包括原位生长等，保护层15的材料可以包括二氧化硅。保护层15的作用在于后续刻蚀隔离结构11时保护衬底10，避免衬底10被刻蚀。
在形成保护层15之后，沿垂直于衬底10的方向对隔离结构11进行刻蚀，在隔离结构11中形成具有第三深度H3的第一沟槽。参见图8，其示出了本申请实施例提供的一种形成具有第三深度的第一沟槽后所得结构的截面示意图。
在刻蚀隔离结构形成具有第三深度的第一沟槽时，在一些实施例中，所述沿垂直于衬底的方向对隔离结构进行刻蚀，在隔离结构中形成具有第三深度的第一沟槽，可以包括：
基于不同材料之间的刻蚀选择比，沿垂直于衬底的方向对隔离结构进行刻蚀，形成具有第三深度的第一沟槽。
需要说明的是，由于字线结构部分形成于隔离结构11中，即字线结构的部分栅介质层12与隔离结构11是紧贴的，为了避免在对隔离结构11进行刻蚀时，造成对栅介质层12的破坏，同时还为了避免对衬底10的破坏，可以基于不同材料之间的刻蚀选择比，对隔离结构11进行刻蚀，沿图8中所示的垂直于衬底10的方向去除竖直方向的隔离结构11。由于栅介质层12的材料可以包括二氧化硅，隔离结构11的材料可以包括氮化硅，因此可以基于二氧化硅和氮化硅的刻蚀选择比，去除竖直方向上的氮化硅，从而得到第一沟槽。
另外，在本申请实施例中，隔离结构11的截面包括上部和下部，上部呈方形，下部呈倒梯形，基于具有此种结构特征的隔离结构11，该方法还可以包括：
基于第三深度的第一沟槽，继续沿垂直于衬底的方向对衬底进行刻蚀，形成具有第四深度的第一沟槽；且第四深度大于第一深度。
需要说明的是，基于隔离结构11的截面的“上方形下倒梯形”形态，继续沿垂直于衬底10的方向对衬底10进行刻蚀，使得第一沟槽的深度进一步加深为第四深度H4，且第四深度大于隔离结构11的第一深度。参见图9，其示出了本申请实施例提供的一种形成具有第四深度的第一沟槽后所得结构的截面示意图。
如图9所示，在隔离结构11的截面具有“上方形下倒梯形”形态的情况下，第一沟槽不仅包括刻蚀隔离结构11所形成的部分，还包括继续向下刻蚀衬底10所形成的部分。也就是说，在这种情况下，可以将第一沟槽分为第一部分和第二部分；其中，第一部分是沿垂直于衬底10的方向对隔离结构11进行刻蚀得到的，第二部分是基于第一部分继续沿垂直于衬底10的方向对衬底10进行刻蚀得到的，两部分共同组成这种情况下的第一沟槽。
还需要说明的是，在基于第一部分继续向下刻蚀衬底10时，可以采用各向异性刻蚀的方式，使得刻蚀方向向下，主要刻蚀第一部分下方的衬底10，减少对衬底10侧面的损伤。
S104、在衬底上形成覆盖字线结构和第一沟槽的第一绝缘层，以在隔离结构中形成气隙结构。
需要说明的是，在形成第一沟槽之后，在衬底上形成覆盖字线结构和第一沟槽的第一绝缘层，从而将第一沟槽封闭起来，形成气隙(Air Gap)结构。
对于步骤S104，在一些实施例中，在衬底上形成覆盖字线结构和第一沟槽的第一绝缘层之前，该方法还可以包括：在被第一沟槽暴露的衬底表面形成第二绝缘层。
需要说明的是，在本申请实施例中，在形成第一沟槽之后，第一沟槽形成在衬底10和隔离结构11之间，第一沟槽暴露部分衬底10。为了进一步增加绝缘性，还在被第一沟槽暴露的部分衬底10的表面形成第二绝缘层16。参见图10，其示出了本申请实施例提供的一种形成第二绝缘层后所得结构的截面示意 图。
进一步地，在一些实施例中，对于第二绝缘层来说，所述在被第一沟槽暴露的衬底表面形成第二绝缘层，可以包括：对被第一沟槽暴露的衬底表面进行氧化处理，形成第二绝缘层。
需要说明的是，第二绝缘层16可以通过直接将暴露的部分衬底10进行氧化的方式形成。具体地，可以通过原位水汽生成(In-Situ Steam Generation)的方式对衬底10进行氧化处理，形成第二绝缘层16。
在形成第二绝缘层16进一步增加绝缘性之后，就可以覆盖字线结构和第一沟槽形成第一绝缘层，在此之前，还需要将保护层15进行去除。因此，在一些实施例中，在被第一沟槽暴露的衬底表面形成第二绝缘层之后，该方法还可以包括：去除保护层。
需要说明的是，在形成第二绝缘层16之后，将保护层15去除，参见图11，其示出了本申请实施例提供的一种去除保护层后所得结构的截面示意图。
对于形成第一绝缘层，在一些实施例中，所述在衬底上形成覆盖字线结构和第一沟槽的第一绝缘层，可以包括：
在字线顶部沟槽、衬底以及第一沟槽上方沉积氮化硅，形成第一绝缘层。
需要说明的是，在字线顶部沟槽、衬底10和第一沟槽上方沉积绝缘材料如氮化硅，形成第一绝缘层17，从而得到半导体结构。参见图12，其示出了本申请实施例提供的一种半导体结构的截面示意图。
另外，为了避免在沉积过程中，沉积材料进入第一沟槽内部将第一沟槽填充，本步骤可以采用快速封口的方式，使得沉积材料仅进入第一沟槽上方较少深度的位置。这样，将第一沟槽的顶部覆盖之后，就形成了气隙结构18，气隙结构18可以有效增加半导体结构的绝缘性，并且由于第二绝缘层16的存在，绝缘性得以进一步增强。
简言之，本申请实施例提供的一种半导体结构的制备方法涉及半导体储存器技术，特别涉及内存组件装置构造及流程，利用晶体管控制数位信号储存，应用于动态随机存取内存。该方法流程简述如下：首先，在具有STI的衬底中 形成埋入式字线结构的字线沟槽，并在字线沟槽中依次形成二氧化硅(栅介质层)、氮化钛(粘附层)和钨(字线金属)；然后，刻蚀去除多余的氮化钛和钨，形成字线顶部沟槽；然后，通过原位生长的方式在衬底表面形成一层二氧化硅(保护层)；然后，通过二氧化硅和氮化硅的刻蚀选择比，去除竖直方向上的氮化硅(STI)；然后，继续向下刻蚀去除多晶硅(衬底)，形成第一沟槽，并且第一沟槽的高度大于STI的高度；然后，通过ISSG方式将第一沟槽中的多晶硅进行氧化，形成第二绝缘层，进一步增加绝缘性；最后，将顶端的二氧化硅去除，并在顶端覆盖氮化硅(第一绝缘层)。
参见图13，其示出了本申请实施例提供的一种具有气隙结构和不具有气隙结构的半导体结构的截面对比示意图，其中，图13中的(a)为不具有气隙结构的半导体结构的示意图，图13中的(b)为具有气隙结构的半导体结构的示意图。通过在STI中形成气隙结构，可以显著增加绝缘性，减小字线与字线之间的电容耦合效应，并减小尖端漏电造成的影响。
本实施例提供了一种半导体结构的制备方法，通过提供衬底；在衬底中形成具有第一深度的隔离结构；在衬底中形成具有第二深度的字线结构，字线结构部分形成在隔离结构中，且第二深度小于第一深度；沿垂直于衬底的方向对隔离结构进行刻蚀，在隔离结构中形成具有第三深度的第一沟槽；在衬底上形成覆盖字线结构和第一沟槽的第一绝缘层，以在隔离结构中形成气隙结构。这样，通过在隔离结构中形成气隙结构，增加了绝缘性，从而不仅减小了电容耦合效应，还减小了尖端漏电的影响。
本申请的另一实施例中，参见前述的图12，其示出了本申请实施例提供的一种半导体结构的截面示意图。如图12所示，该半导体结构可以包括：
衬底10；
隔离结构11，形成于衬底10中且具有第一深度；
字线结构，形成于衬底10中且具有第二深度，字线结构部分形成于隔离结构11中，且第二深度小于第一深度；
第一沟槽，沿垂直于衬底10的方向形成于隔离结构11中且具有第三深度；
第一绝缘层17，形成于衬底10上且覆盖字线结构和第一沟槽，以在隔离结构11中形成气隙结构18。
在一些实施例中，隔离结构11的截面可以包括上部和下部；其中，上部呈方形，下部呈倒梯形。
在一些实施例中，第一沟槽沿垂直于衬底10的方向形成于隔离结构11和衬底10中且具有第四深度；其中，第四深度大于第一深度。
在一些实施例中，该半导体结构还可以包括：
第二绝缘层16，形成于被第一沟槽暴露的衬底10表面。
在一些实施例中，字线结构可以包括：
字线沟槽，形成于衬底10中且具有第二深度，且字线沟槽部分形成在隔离结构11中；
栅介质层12，形成于字线沟槽的侧壁和底部；
粘附层13，形成于栅介质层12的表面；
字线金属14，填充于字线沟槽中。
在一些实施例中，粘附层13和字线金属14的上表面低于衬底10的上表面。
在一些实施例中，字线结构为埋入式字线结构。
本申请实施例提供了一种半导体结构，该半导体结构包括：衬底；隔离结构，形成于衬底中且具有第一深度；字线结构，形成于衬底中且具有第二深度，字线结构部分形成于隔离结构中，且第二深度小于第一深度；第一沟槽，沿垂直于衬底的方向形成于隔离结构中且具有第三深度；第一绝缘层，形成于衬底上且覆盖字线结构和第一沟槽，以在隔离结构中形成气隙结构。这样，通过在半导体结构的隔离结构中形成气隙结构，增加了绝缘性，从而不仅减小了电容耦合效应，还减小了尖端漏电的影响；另外，由于在气隙结构中的衬底表面还形成有第二绝缘层，进一步增加了绝缘性。
本申请的又一实施例中，参见图14，其示出了本申请实施例提供的一种半 导体存储器的组成结构示意图，如图14所示，该半导体存储器20可以包括前述任一项实施例所述的半导体结构。
在一些实施例中，半导体存储器20可以为动态随机存取存储器DRAM。
对于半导体存储器20，由于其包括前述实施例中的半导体结构，该半导体结构可以在半导体的特征尺寸缩小的情况下，减小电容耦合效应，并减小尖端漏电的影响，从而能够提升半导体存储器的存储容量。
以上所述，仅为本申请的较佳实施例而已，并非用于限定本申请的保护范围。
需要说明的是，在本申请中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
上述本申请实施例序号仅仅为了描述，不代表实施例的优劣。
本申请所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。
本申请所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。
本申请所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。
工业实用性
本申请实施例中，通过提供衬底；在衬底中形成具有第一深度的隔离结构；在衬底中形成具有第二深度的字线结构，字线结构部分形成在隔离结构中，且第二深度小于第一深度；沿垂直于衬底的方向对隔离结构进行刻蚀，在隔离结构中形成具有第三深度的第一沟槽；在衬底上形成覆盖字线结构和第一沟槽的第一绝缘层，以在隔离结构中形成气隙结构。这样，通过在隔离结构中形成气隙结构，有效增加了半导体结构的绝缘性，从而不仅减小了字线与字线之间的电容耦合效应，还减小了尖端漏电造成的影响。

Claims (20)

  1. 一种半导体结构的制备方法，包括：
    提供衬底；在所述衬底中形成具有第一深度的隔离结构；
    在所述衬底中形成具有第二深度的字线结构，所述字线结构部分形成在所述隔离结构中，且所述第二深度小于所述第一深度；
    沿垂直于所述衬底的方向对所述隔离结构进行刻蚀，在所述隔离结构中形成具有第三深度的第一沟槽；
    在所述衬底上形成覆盖所述字线结构和所述第一沟槽的第一绝缘层，以在所述隔离结构中形成气隙结构。
  2. 根据权利要求1所述的方法，其中，所述隔离结构的截面包括上部和下部，所述上部呈方形，所述下部呈倒梯形；所述方法还包括：
    基于所述具有第三深度的第一沟槽，继续沿垂直于所述衬底的方向对所述衬底进行刻蚀，形成具有第四深度的第一沟槽；且所述第四深度大于所述第一深度。
  3. 根据权利要求1或2所述的方法，其中，在所述衬底上形成覆盖所述字线结构和所述第一沟槽的第一绝缘层之前，所述方法还包括：
    在被所述第一沟槽暴露的衬底表面形成第二绝缘层。
  4. 根据权利要求3所述的方法，其中，所述在被所述第一沟槽暴露的衬底表面形成第二绝缘层，包括：
    对所述被所述第一沟槽暴露的衬底表面进行氧化处理，形成所述第二绝缘层。
  5. 根据权利要求1所述的方法，其中，所述在所述衬底中形成具有第二深度的字线结构，包括：
    在所述衬底中形成具有第二深度的字线沟槽，且所述字线沟槽部分形成在所述隔离结构中；
    在所述字线沟槽的侧壁和底部形成栅介质层；
    在所述栅介质层的表面形成粘附层；
    填充字线金属于所述字线沟槽中。
  6. 根据权利要求5所述的方法，其中，所述在所述衬底中形成具有第二深度的字线沟槽，包括：
    在所述衬底上依次形成掩膜层以及图案化的光阻层；
    将所述光阻层的图案转移至所述掩膜层；
    以所述掩膜层为掩膜刻蚀所述衬底，形成所述具有第二深度的字线沟槽。
  7. 根据权利要求5所述的方法，所述方法还包括：
    对所述粘附层以及所述字线金属进行刻蚀，以使得刻蚀后的所述粘附层和所述字线金属的上表面低于所述衬底的上表面，形成字线顶部沟槽。
  8. 根据权利要求7所述的方法，其中，所述在所述衬底上形成覆盖所述字线结构和所述第一沟槽的第一绝缘层，包括：
    在所述字线顶部沟槽、所述衬底以及所述第一沟槽上方沉积氮化硅，形成所述第一绝缘层。
  9. 根据权利要求3所述的方法，其中，在所述沿垂直于所述衬底的方向对所述隔离结构进行刻蚀，在所述隔离结构中形成具有第三深度的第一沟槽之前，所述方法还包括：
    在所述衬底上方形成保护层，以实现在对所述隔离结构进行刻蚀时保护所述衬底。
  10. 根据权利要求9所述的方法，其中，所述沿垂直于所述衬底的方向对所述隔离结构进行刻蚀，在所述隔离结构中形成具有第三深度的第一沟槽，包括：
    基于不同材料之间的刻蚀选择比，沿垂直于所述衬底的方向对所述隔离结构进行刻蚀，形成所述具有第三深度的第一沟槽。
  11. 根据权利要求10所述的方法，其中，在所述被所述第一沟槽暴露的衬底表面形成第二绝缘层之后，所述方法还包括：
    去除所述保护层。
  12. 根据权利要求1所述的方法，其中，所述字线结构为埋入式字线结构。
  13. 一种半导体结构，包括：
    衬底；
    隔离结构，形成于所述衬底中且具有第一深度；
    字线结构，形成于所述衬底中且具有第二深度，所述字线结构部分形成于所述隔离结构中，且所述第二深度小于所述第一深度；
    第一沟槽，沿垂直于所述衬底的方向形成于所述隔离结构中且具有第三深度；
    第一绝缘层，形成于所述衬底上且覆盖所述字线结构和所述第一沟槽，以在所述隔离结构中形成气隙结构。
  14. 根据权利要求13所述的半导体结构，其中，所述隔离结构的截面包括上部和下部；其中，所述上部呈方形，所述下部呈倒梯形。
  15. 根据权利要求14所述的半导体结构，其中，所述第一沟槽沿垂直于所述衬底的方向形成于所述隔离结构和所述衬底中且具有第四深度；其中，所述第四深度大于所述第一深度。
  16. 根据权利要求13所述的半导体结构，所述半导体结构还包括：
    第二绝缘层，形成于被所述第一沟槽暴露的衬底表面。
  17. 根据权利要求13所述的半导体结构，其中，所述字线结构包括：
    字线沟槽，形成于所述衬底中且具有第二深度，且所述字线沟槽部分形成在所述隔离结构中；
    栅介质层，形成于所述字线沟槽的侧壁和底部；
    粘附层，形成于所述栅介质层的表面；
    字线金属，填充于所述字线沟槽中。
  18. 根据权利要求17所述的半导体结构，其中，所述粘附层和所述字线金属的上表面低于所述衬底的上表面。
  19. 根据权利要求13所述的半导体结构，其中，所述字线结构为埋入式字线结构。
  20. 一种半导体存储器，包括如权利要求13至19任一项所述的半导体结构。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160329337A1 (en) * 2013-11-07 2016-11-10 SK Hynix Inc. Semiconductor device including air gaps and method for fabricating the same
CN107946232A (zh) * 2017-12-01 2018-04-20 睿力集成电路有限公司 浅沟槽隔离结构阵列、半导体器件结构及制备方法
CN108573926A (zh) * 2017-03-09 2018-09-25 联华电子股份有限公司 半导体存储装置以及其制作方法
CN110911345A (zh) * 2018-09-18 2020-03-24 长鑫存储技术有限公司 一种浅沟槽隔离结构及其制作方法
CN112447602A (zh) * 2019-08-30 2021-03-05 长鑫存储技术有限公司 半导体结构及其形成方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160329337A1 (en) * 2013-11-07 2016-11-10 SK Hynix Inc. Semiconductor device including air gaps and method for fabricating the same
CN108573926A (zh) * 2017-03-09 2018-09-25 联华电子股份有限公司 半导体存储装置以及其制作方法
CN107946232A (zh) * 2017-12-01 2018-04-20 睿力集成电路有限公司 浅沟槽隔离结构阵列、半导体器件结构及制备方法
CN110911345A (zh) * 2018-09-18 2020-03-24 长鑫存储技术有限公司 一种浅沟槽隔离结构及其制作方法
CN112447602A (zh) * 2019-08-30 2021-03-05 长鑫存储技术有限公司 半导体结构及其形成方法

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