CN115394844A - 半导体器件及其制备方法 - Google Patents
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Abstract
本发明提供一种半导体器件及其制备方法。其中，半导体器件包括衬底、第一栅极结构、第二栅极结构、层间介质层和共享插塞；在第一方向上第一栅极结构的一端超出第一初始位置并延伸至第一位置，以通过延长第一栅极结构的长度来确保第一栅极结构的端盖形貌符合设定标准，提高器件性能。以及，共享插塞的第一延伸端与第二栅极结构相接，第二延伸端与位于第二栅极结构的一侧的衬底相接；第一延伸端和第二延伸端之间间隔有层间介质层，用于保护第二栅极结构，避免其被侵蚀而导致的漏电流问题。在制备方法中，通过特定的改进图案化光刻胶层，仅采用一步刻蚀工艺即实现制备共享接触孔，无需多次反复显影以及填充刻蚀，工艺制备简单，有助于提高制备效率。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体器件及其制备方法。
背景技术
静态随机存取存储器（Static Random-Access Memory，SRAM）是随机存取存储器的一种，具有响应快速、低功耗等优点。如图1-3所示的静态随机存取存储器包括第一上拉管PU1、第二上拉管PU2、第一下拉管PD1、第二下拉管PD2、第一选择管PG1和第二选择管PG2。其中，第一上拉管PU1的源极S、第二上拉管PU2的源极S、第一选择管PG1的栅极和第二选择管PG2的栅极均接至字线WL，且均与工作电压端VDD相接。第一下拉管PD1的源极S和第二下拉管PD2的源极S均与公共接地端VSS相接。第一选择管PG1的源极S与位线BL相接，第二选择管PG2的源极S与反位线BLB相接。因此，在制备静态随机存取存储器的过程中，不可避免地需要用到各种金属插塞来实现连接和引出。其中，第一上拉管PU1的漏极D与第二上拉管PU2的栅极延伸端相连处设置有共享接触孔(shared contact，SCT)，用于后续形成金属插塞来实现同时连接和引出。以及，第一上拉管PU1的源极S对应处也设置有接触孔（Contact，CT）。
请参阅图3，制备所述金属插塞需要先在晶体管和基底100表面依次形成刻蚀停止层101和介质层102。其中，在刻蚀共享接触孔SCT时，因其底部不平坦，所以为了避免刻蚀残留，需要采用过刻蚀工艺以去除残留的膜层。然而，如图3中的N区域，过刻蚀工艺虽然可以避免刻蚀残留，但是会导致栅极结构被侵蚀，甚至使得形成的共享接触孔SCT穿透轻掺杂漏结构区域，容易引起严重的漏电流问题。
以及，如图2和4所示，第一上拉管PU1的栅极的一端和第二选择管PG2的栅极的一端在M1位置处相互靠近。第二上拉管PU2的栅极的一端和第一选择管PG1的栅极的一端在M2位置处相互靠近。经申请人研究发现，第一选择管PG1和第二选择管PG2在不同的位置，对应的端盖形貌差异较大，则造成随机静态存储器的电压失配差异大，进而影响随机静态存储器的读写性能以及存储能力，致使随机静态存储器的可靠性降低。如图4所示，根据版图设计要求，第一上拉管PU1的栅极的一端和第二选择管PG2的栅极的一端为头对头设置，且需保持间距d1。在此设计之下，第二选择管PG2的端盖尺寸d2较小，很难达到预设标准，因而影响自身器件性能，且造成随机静态存储器的整体性能不佳。
因此，亟需一种新的半导体器件及其制备方法，以解决上述技术问题。
发明内容
本发明的目的在于提供一种半导体器件及其制备方法，以解决如何避免过刻蚀导致的漏电流问题、如何增大选择管的栅极端盖尺寸以及如何提高随机静态存储器的性能中的至少一个问题。
为解决上述技术问题，本发明提供一种半导体器件，包括：
衬底；
第一栅极结构，所述第一栅极结构形成于所述衬底上；
第二栅极结构，所述第二栅极结构形成于所述衬底上；且在第一方向上，所述第二栅极结构的一端与所述第一栅极结构的一端相对设置；以及，所述第一栅极结构的一端超出第一初始位置，并延伸至第一位置；相对的所述第二栅极结构的一端远离第二初始位置，并缩短至第二位置；其中，所述第一初始位置与所述第二初始位置的间距等于所述第一位置与所述第二位置的间距；
层间介质层，所述层间介质层覆盖所述衬底表面、所述第一栅极结构表面和所述第二栅极结构表面；
共享插塞，所述共享插塞贯穿所述层间介质层，且具有相连的第一延伸端和第二延伸端，所述第一延伸端与所述第二栅极结构相接，所述第二延伸端与位于所述第二栅极结构的侧边的所述衬底相接；其中，所述第一延伸端和所述第二延伸端之间间隔有所述层间介质层。
可选的，在所述的半导体器件中，在所述第一方向上，所述第一初始位置与所述第二初始位置的间距大于所述第一位置与所述第二初始位置的间距；以及，所述第一初始位置与所述第二初始位置的间距小于所述第一初始位置与所述第二位置的间距。
可选的，在所述的半导体器件中，所述相对的所述第二栅极结构的一端沿第二方向延伸，且所述第一方向与所述第二方向相互垂直。
可选的，在所述的半导体器件中，所述第一延伸端与沿所述第二方向延伸的所述第二栅极结构的一端相接。
可选的，在所述的半导体器件中，所述第一栅极结构和所述第二栅极结构的两侧的所述衬底内均设置有至少一个源极和至少一个漏极；其中，沿所述第二方向延伸的所述第二栅极结构的一端的侧边的所述衬底内形成有所述漏极，且与所述第二延伸端相接。
可选的，在所述的半导体器件中，位于所述第一延伸端和所述第二延伸端之间的所述层间介质层至少覆盖部分沿所述第二方向延伸的所述第二栅极结构的一端。
基于同一发明构思，本发明还提供一种半导体器件的制备方法，包括：
提供一衬底；
形成栅极材料层；所述栅极材料层覆盖所述衬底表面；
刻蚀所述栅极材料层，并形成第一栅极结构和第二栅极结构；其中，在第一方向上，所述第一栅极结构的一端与所述第二栅极结构的一端相对设置；以及，所述第一栅极结构的一端超出第一初始位置，并延伸至第一位置；相对的所述第二栅极结构的一端远离第二初始位置，并缩短至第二位置；且所述第一初始位置与所述第二初始位置的间距等于所述第一位置与所述第二位置的间距；
形成层间介质层，所述层间介质层覆盖于所述衬底表面、所述第一栅极结构表面和所述第二栅极结构表面；
形成共享接触孔，所述共享接触孔贯穿所述层间介质层，且具有相连的第一延伸孔和第二延伸孔，所述第一延伸孔暴露部分所述第二栅极结构表面，所述第二延伸孔暴露位于所述第二栅极结构的侧边的部分所述衬底表面；其中，所述第一延伸孔和所述第二延伸孔之间间隔有所述层间介质层；
填充所述共享接触孔，以形成共享插塞。
可选的，在所述的半导体器件的制备方法中，相对的所述第二栅极结构的一端沿第二方向延伸，且所述第一方向与所述第二方向相互垂直。
可选的，在所述的半导体器件的制备方法中，形成所述共享接触孔的过程包括：
形成图案化光刻胶层，所述图案化光刻胶层覆盖于所述层间介质层表面，且所述图案化光刻胶层至少具有第一开口和第二开口，所述第一开口与沿所述第二方向延伸的所述第二栅极结构的一端相对，所述第二开口与沿所述第二方向延伸的所述第二栅极结构的一端的侧边的所述衬底相对；
以所述图案化光刻胶层为阻挡，刻蚀所述层间介质层，以至少形成所述共享接触孔；其中，所述第一开口朝向所述第二栅极结构延伸，以形成所述第一延伸孔，所述第二开口朝向所述第二栅极结构的侧边的所述衬底延伸，以形成所述第二延伸孔。
可选的，在所述的半导体器件的制备方法中，所述第一开口和所述第二开口之间间隔有光刻胶，且间隔的所述光刻胶的厚度小于所述图案化光刻胶层的平均厚度，以使所述第一开口和所述第二开口的顶部相连通。
可选的，在所述的半导体器件的制备方法中，位于所述第一延伸孔和所述第二延伸孔之间的所述层间介质层至少覆盖部分所述沿所述第二方向延伸的所述第二栅极结构的一端。
可选的，在所述的半导体器件的制备方法中，在形成所述第一栅极结构和所述第二栅极结构之后，且在形成所述层间介质层之前，多次执行离子注入工艺，以在所述第一栅极结构和所述第二栅极结构的两侧的所述衬底内分别形成至少一个源极和至少一个漏极；
其中，沿所述第二方向延伸的所述第二栅极结构的一端的侧边的所述衬底内形成有所述漏极，且所述第二延伸孔暴露出部分所述漏极。
综上所述，本发明提供的所述半导体器件及其制备方法相较于现有技术的有益效果为：
1、在第一方向上，所述第一栅极结构的一端超出第一初始位置，并延伸至第一位置；相对的所述第二栅极结构的一端远离第二初始位置，并缩短至第二位置；其中，所述第一初始位置与所述第二初始位置的间距等于所述第一位置与所述第二位置的间距。可见，本发明在保证所述第一栅极结构的一端与所述第二栅极结构的一端的间距恒定的情况下，延长所述第一栅极结构的长度，实现增大所述第一栅极结构端盖的尺寸，以确保所述第一栅极结构的形貌符合设定标准，提高器件性能。
2、所述共享插塞具有第一延伸端和第二延伸端，以分别连接所述第二栅极结构和位于所述第二栅极结构的侧边的衬底，实现二者的同步接出。并且，所述第一延伸端和所述第二延伸端之间间隔有所述层间介质层，用于保护所述第二栅极结构的侧部结构，避免因为共享插塞的过刻蚀工艺而导致所述第二栅极结构受损，进而避免了漏电流问题。
3、在所述半导体器件的制备方法中，通过特定的改进图案化光刻胶层作为阻挡，仅采用一步刻蚀工艺即可实现双孔的共享接触孔的制备，无需多步骤反复图案化、显影、填充以及刻蚀等工艺即可实现，工艺制备简单，有助于提高制备效率，大大节约工艺量产成本。
附图说明
图1是随机静态存储器的电路图。
图2是随机静态存储器的布局图。
图3是形成接触孔时图2中A-A’的剖视图。
图4是第一上拉管和第二选择管的栅极位置示意图。
图5是本发明实施例中随机静态存储器的布局图。
图6是本发明实施例中半导体器件的制备方法的流程图。
图7是本发明实施例中半导体器件的制备方法步骤一中衬底结构示意图。
图8是本发明实施例中半导体器件的制备方法步骤二中栅极材料层和掩模层的结构示意图。
图9是本发明实施例中半导体器件的制备方法步骤三中第二栅极结构的结构示意图。
图10是本发明实施例中半导体器件的制备方法步骤三中位置调整后的第一栅极结构和第二栅极结构的位置关系示意图。
图11是本发明实施例中半导体器件的制备方法步骤四中层间介质层的结构示意图。
图12是本发明实施例中半导体器件的制备方法步骤五中第一开口、第二开口和第三开口的位置示意图。
图13是本发明实施例中半导体器件的制备方法步骤五中共享接触孔的结构示意图。
图14是本发明实施例中半导体器件的制备方法步骤六中共享插塞的结构示意图。
其中，附图标记为：
100-基底；101-刻蚀停止层；102-介质层；
200-衬底；201-第一栅极结构；202-第二栅极结构；203-阱区；204-氧化层；205-栅极材料层；206-掩模层；207-连接层；208-侧墙；209-层间介质层；210-图案化光刻胶层；210a-光刻胶；301-第一延伸端；302-第二延伸端；303-金属插塞；
K1-第一开口；K2-第二开口；K3-第三开口；T1-第一延伸孔；T2-第二延伸孔；SCT-共享接触孔；CT-接触孔；STI-浅沟槽隔离结构；S-源极；D-漏极； PU1-第一上拉管；PU2-第二上拉管；PD1-第一下拉管；PD2-第二下拉管；PG1-第一选择管；PG2-第二选择管；VDD-工作电压端；VSS-公共接地端；WL-字线；BL-位线；BLB-反位线。
具体实施方式
为使本发明的目的、优点和特征更加清楚，以下结合附图和具体实施例对本发明作进一步详细说明。需说明的是，附图均采用非常简化的形式且未按比例绘制，仅用以方便、明晰地辅助说明本发明实施例的目的。此外，附图所展示的结构往往是实际结构的一部分。特别的，各附图需要展示的侧重点不同，有时会采用不同的比例。还应当理解的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
请参阅图5，本实施例提供一种半导体器件，包括：
衬底；
第一栅极结构201，所述第一栅极结构201形成于所述衬底上；
第二栅极结构202，所述第二栅极结构202形成于所述衬底上；且在第一方向X上，所述第二栅极结构202的一端与所述第一栅极结构201的一端相对设置；以及，所述第一栅极结构201的一端超出第一初始位置a，并延伸至第一位置b；相对的所述第二栅极结构202的一端远离第二初始位置c，并缩短至第二位置e；其中，所述第一初始位置a与所述第二初始位置c的间距d1等于所述第一位置b与所述第二位置e的间距d1；
层间介质层，所述层间介质层覆盖所述衬底表面、所述第一栅极结构201表面和所述第二栅极结构202表面；
共享插塞，所述共享插塞贯穿所述层间介质层，且具有相连的第一延伸端301和第二延伸端302，所述第一延伸端301与所述第二栅极结构202相接，所述第二延伸端302与位于所述第二栅极结构202的侧边的所述衬底相接；其中，所述第一延伸端301和所述第二延伸端302之间间隔有所述层间介质层。
由上述可知，本实施例提供的所述半导体器件在保证所述第一栅极结构201的一端与所述第二栅极结构202的一端的间距恒定的情况下，延长所述第一栅极结构201的长度，实现增大所述第一栅极结构201端盖的尺寸，以确保所述第一栅极结构202的形貌符合设定标准，提高器件性能。以及，所述共享插塞的第一延伸端301和第二延伸端302，以分别连接所述第二栅极结构202和位于所述第二栅极结构202的侧边的衬底，实现二者的同步接出。并且，所述第一延伸端301和所述第二延伸端302之间间隔有所述层间介质层，用于保护所述第二栅极结构202的侧部结构，避免因为共享插塞的过刻蚀工艺而导致所述第二栅极结构202受损，进而避免了漏电流问题。
以下根据所述半导体器件的制备方法，并结合附图5-14具体说明本实施例提供的所述半导体器件。
请参阅图6，所述半导体器件的制备方法，包括：
步骤一S10：请参阅图5和7，提供一衬底200。
所述衬底200为后续工艺提供操作平台，其可以是本领域技术人员熟知的任何用以承载半导体集成电路组成元件的底材，可以是裸片，也可以是经过外延生长工艺处理后的晶圆，亦可以是已形成有器件的电路层。可选的，所述衬底200包括绝缘体上硅（silicon-on-insulator，SOI）基底、体硅（bulk silicon）基底、锗基底、锗硅基底、磷化铟(InP)基底、砷化镓(GaAs)基底或者绝缘体上锗基底等。
在制备所述半导体器件之前，先在所述衬底200中形成浅沟槽隔离结构STI，以定义出有源区，且用于电隔离。然后，采用离子注入工艺，在有源区内形成多个阱区203。进一步的，若形成NMOS管，则所述阱区203内掺杂有P型离子；若形成PMOS管，则所述阱区203内掺杂有N型离子。本实施例以图5所示的6T随机静态存储器为例，则需要制备四个NMOS管和两个PMOS管。因此，需要在对应的衬底200上形成不同的阱区203。其中，图7所示为图5中B-B’位置处对应的截面图，则所述第一上拉管PU1为PMOS管，则对应的所述阱区203内掺杂有N型离子。最后，在所述衬底200表面形成氧化层204。可选的，采用热氧化工艺形成所述氧化层204，则所述氧化层的204的材质包括二氧化硅，用于保护所述衬底200，以及保证所述衬底200与后续形成的器件膜层之间实现电隔离。
步骤二S20：请参阅图8，形成栅极材料层205；所述栅极材料层205覆盖所述衬底200表面。
可选的，采用低压化学气相淀积工艺形成所述栅极材料层205。所述栅极材料层205的材质为多晶硅。
步骤三S30：请参阅图4-5和8-10，刻蚀所述栅极材料层205，并形成第一栅极结构201和第二栅极结构202；其中，在第一方向X上，所述第一栅极结构201的一端与所述第二栅极结构202的一端相对设置；以及，所述第一栅极结构201的一端超出第一初始位置a，并延伸至第一位置b；相对的所述第二栅极结构202的一端远离第二初始位置c，并缩短至第二位置e；且所述第一初始位置a与所述第二初始位置c的间距等于所述第一位置b与所述第二位置e的间距。
请参阅图5，在本实施例中刻蚀形成两个所述第一栅极结构201和两个所述第二栅极结构202，且所述第一栅极结构201和所述第二栅极结构202一一对应设置。换言之，在第一方向X上，一个所述第一栅极结构201与一个所述第二栅极结构202头对头设置。在其他实施例中，所述半导体器件还可能设置有两个以上所述第一栅极结构201和所述第二栅极结构202。本实施例对所述第一栅极结构201和所述第二栅极结构202的具体数量不做限定。
具体的，如图8-9所示，在所述栅极材料层205上形成掩模层206，并以所述掩模层为阻挡，采用干法刻蚀工艺或湿法刻蚀工艺依次刻蚀所述栅极材料层205和所述氧化层204，并暴露出部分所述衬底200。然后，去除所述掩模层206，并在刻蚀后的所述栅极材料层205的顶表面，以及刻蚀后所述栅极材料层205的两侧的所述衬底200上形成连接层207。所述连接层207的材质包括但不限于为硅化镍，用于作为后续的导电引出层。继而，形成侧墙208。所述侧墙208覆盖于刻蚀后的所述栅极材料层205的侧壁可选的，所述侧墙208为氮化硅和/或ONO膜层。基于此，所述第一栅极结构201和所述第二栅极结构202均包括刻蚀后的所述栅极材料层205、位于刻蚀后的所述栅极材料层205的顶表面上的所述连接层207以及所述侧墙208。最后，多次执行离子注入工艺，以在所述第一栅极结构201和所述第二栅极结构202的两侧的所述衬底200内分别形成至少一个源极S和至少一个漏极D。具体的，如图5所示，所述第一选择管PG1和所述第二选择管PG2的栅极结构均为所述第一栅极结构201。所述第一下拉管PD1的栅极结构和所述第一上拉管PU1的栅极结构相接以构成一个所述第二栅极结构202；所述第二下拉管PD2的栅极结构和所述第二上拉管PU2的栅极结构相接以构成一个所述第二栅极结构202。其中，所述第一上拉管PU1和第二上拉管PU2均为PMOS管，则对应的所述漏极S和源极D掺杂有P型离子。所述第一下拉管PD1、所述第二下拉管PD2、所述第一选择管PG1和所述第二选择管PG2均为NMOS管，则对应的源极S和漏极D掺杂有N型离子。
请参阅图4-5和10，因所述第一选择管PG1和所述第二选择管PG2的栅极结构的端部尺寸d2很难达到预设标准，严重影响器件性能，故本实施例中将所述第一选择管PG1和所述第二选择管PG2对应的所述第一栅极结构201进行延长处理，以增大其端部尺寸至d3。具体的，在所述随机静态存储器的布局设计中，保持所述第一栅极结构201的一端和相对的所述第二栅极结构202的一端在第一方向X上的距离不变，延伸所述第一栅极结构201的一端的长度，缩短相对的所述第二栅极结构202的一端的长度。
换言之，如图10所示，现有的布局采用改进后的图案化光刻胶层作为刻蚀阻挡，以使得所述第一栅极结构201的一端从第一初始位置a朝向第一方向X的负半轴延伸至第一位置b。因所述第一栅极结构201的一端成渐缩的尖端状，则通过延长长度，可以将所述第一栅极结构201呈尖端状的部分移至靠近第一位置b处，从而使得靠近第一初始位置a的尺寸由d2增大至d3。其中，d3> d2。基于此，使得所述第一栅极结构201的端部尺寸符合设定需要，以避免随机静态存储器的电压失配问题，提高器件的存储和读写能力。为不增加随机静态存储器的整体尺寸，相对的所述第二栅极结构202的一端从所述第二初始位置c沿第一方向X的负半轴缩至所述第二位置e。即，所述第一初始位置a与所述第二初始位置c的间距d1等于所述第一位置b与所述第二位置e的间距d1。可以理解的是，在所述第一方向X上，所述第一初始位置a与所述第二初始位置c的间距大于所述第一位置b与所述第二初始位置c的间距；以及，所述第一初始位置a与所述第二初始位置c的间距小于所述第一初始位置a与所述第二位置e的间距。
进一步的，请继续参阅图5，因后续形成的共享插塞具有第一延伸端301和第二延伸端302，且所述第二栅极结构202的一端缩短，所以相对的所述第二栅极结构202的一端沿第二方向Y延伸，即拓宽与所述第一栅极结构201的一端相对的所述第二栅极结构202的一端，以保证所述第一延伸端301的稳定连接。同时，也为所述第一延伸端301和第二延伸端302之间间隔层间介质层提供空间基础。进一步的，所述第一方向X与所述第二方向Y相互垂直。
优选的，还可以采用光学邻近校正(Optical proximity correction，OPC)工艺修正所述第一栅极结构201和第二栅极结构202的形貌。
步骤四S40：请参阅图11，形成层间介质层209，所述层间介质层209覆盖于所述衬底200表面、所述第一栅极结构201表面和所述第二栅极结构202表面。
所述层间介质层209用于实现晶体管和各导线之间的电隔离。可选的，采用正硅酸乙酯制备二氧化硅以作为所述层间介质层209。
步骤五S50：请参阅图12-13，形成共享接触孔SCT，所述共享接触孔SCT贯穿所述层间介质层209，且具有相连的第一延伸孔T1和第二延伸孔T2，所述第一延伸孔T1暴露部分所述第二栅极结构202表面，所述第二延伸孔T2暴露位于所述第二栅极结构202的侧边的部分所述衬底200表面；其中，所述第一延伸孔T1和所述第二延伸孔T2之间间隔有所述层间介质层209。
具体的，形成所述共享接触孔SCT的过程包括：
S501：形成图案化光刻胶层210，所述图案化光刻胶层210覆盖于所述层间介质层209表面，且所述图案化光刻胶层210至少具有第一开口K1和第二开口K2，所述第一开口K1与沿所述第二方向Y延伸的所述第二栅极结构202的一端相对，所述第二开口K2与沿所述第二方向Y延伸的所述第二栅极结构202的一端的侧边的所述衬底200相对。
可以理解的是，相较于原共享接触孔的“I”形，本实施例提供的所述共享接触孔SCT呈“n”形。因此，所述图案化光刻胶层210中形成有第一开口K1和第二开口K2，以分别定位第一延伸孔T1和第二延伸孔T2。其中，所述第一开口K1和所述第二开口K2之间间隔有光刻胶210a，且间隔的所述光刻胶210a的厚度h1小于所述图案化光刻胶层210的平均厚度，则间隔的所述光刻胶210a的厚度h1自然小于围成所述第一开口K1和所述第二开口K1的所述图案化光刻胶层210的厚度h2。根据曝光显影的特性，线宽较小的地方光阻厚度留存较少，因而会低于其他正常区域高度，则经过后续过蚀刻清洗等工艺可以使得所述第一开口K1和所述第二开口K1的顶部相连通，从而得到本实施例中所需的共享接触孔SCT。显然，本实施例提供的用于制备共享接触孔SCT的所述图案化光刻胶层210能够实现采用一次刻蚀步骤即可形成顶部相连接通的共享接触孔SCT，即，第一延伸孔T1和第二延伸孔T2的顶部相连通，无需多步骤反复图案显影、填充以及刻蚀等工艺，工艺制备简单，提高制备效率。
需要说明的是，本实施例中设置有两个所述共享接触孔SCT，此外根据设计需要所述图案化光刻胶层210还具有多个第三开口K3，以形成多个接触孔。本实施例对第三开口K3具体的布局不做赘述，可根据器件需要制备。
S502：以所述图案化光刻胶层210为阻挡，刻蚀所述层间介质层209，以至少形成所述共享接触孔SCT；其中，所述第一开口K1朝向所述第二栅极结构202延伸，以形成所述第一延伸孔T1，所述第二开口K2朝向所述第二栅极结构202的侧边的所述衬底200延伸，以形成所述第二延伸孔T2。
请参阅图5和13，位于所述第一延伸孔T1和所述第二延伸孔T2之间的所述层间介质层209至少覆盖部分所述沿所述第二方向Y延伸的所述第二栅极结构202的一端。具体的，本实施例所示例的随机静态存储器包括两个所述第二栅极结构202。其中，所述第二上拉管PU2和所述第二下拉管PD2的栅极结构连接而成的所述第二栅极结构202中的一个漏极D延伸至另一个所述第二栅极结构202中沿第二方向Y延伸的一端。另一个所述第二栅极结构202是由所述第一上拉管PU1和所述第一下拉管PD1的栅极结构连接而成。
根据图5可知，第二上拉管PU2的漏极D和第一上拉管PU1的栅极相互靠近，其目的在于便于二者的连接。因此，为实现二者的连接以及同步引出，第二上拉管PU2的漏极D和第一上拉管PU1的栅极的交界处需要设置共享插塞。而本实施例在制备过程中，将共享接触孔分为相连的所述第一延伸孔T1和所述第二延伸孔T2。其中，所述第一延伸孔T1暴露出第一上拉管PU1的部分栅极结构，也可以是所述栅极结构上的连接层207；所述第二延伸孔T2暴露出第二上拉管PU2的部分漏极D，也可以是所述漏极D上的连接层207。则本实施例提供的所述共享接触孔SCT并非是现有的一体式连通打开第二上拉管PU2的漏极D和第一上拉管PU1的栅极。基于此，通过所述第一延伸孔T1和所述第二延伸孔T2之间间隔的层间介质层209来保护所述第二栅极结构202的栅极材料层205、连接层207、侧墙208以及部分衬底200，避免因过刻蚀工艺而造成侵蚀，从而保证了器件的完整性。并且，本实施例提供的共享接触孔的制备方法，仅采用一步刻蚀工艺即实现了双孔的共享接触孔的制备，无需多步骤的反复图案化、显影、填充以及刻蚀等，工艺制备简单，有助于提高制备效率，大大节约工艺量产成本。
步骤六S60：请参阅图5、13和14，填充所述共享接触孔SCT，以形成共享插塞。
在去除所述图案化光刻胶层210之后，采用金属钨材料填充所述共享接触孔SCT，以及其他接触孔CT。金属钨材料覆盖所述层间介质层209的表面，然后，采用化学机械研磨工艺研磨所述金属钨材料直至暴露出所述层间介质层209，则形成所述共享插塞和其他金属插塞303。其中，所述第一延伸孔T1填充后形成所述共享插塞的第一延伸端301；所述第一延伸端301与沿所述第二方向Y延伸的所述第二栅极结构202的一端相接。所述第二延伸孔T2填充后形成所述共享插塞的第二延伸端302；所述第二延伸端302与所述第二上拉管PU2的漏极D相接。所述第一延伸端301和所述第二延伸端302的顶部相连。
综上所述，本实施例提供一种半导体器件及其制备方法。其中，所述半导体器件包括：衬底200、第一栅极结构201、第二栅极结构202、层间介质层209和共享插塞。在第一方向X上所述第一栅极结构201的一端超出第一初始位置a并延伸至第一位置b，以通过延长第一栅极结构202的长度来确保第一栅极结构的端盖形貌符合设定标准，从而提高器件性能。以及，共享插塞的第一延伸端301与第二栅极结构202相接，第二延伸端302与位于第二栅极结构202的一侧的衬底200相接；且第一延伸端301和第二延伸端302之间间隔有层间介质层209，用于保护第二栅极结构，避免其被侵蚀而导致的漏电流问题。在所述制备方法中，通过特定的改进的图案化光刻胶层210，仅采用一步刻蚀工艺即实现制备共享接触孔SCT，无需多次反复图案显影以及填充刻蚀等，工艺制备简单，有助于提高制备效率。
此外还应该认识到，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围。
Claims (12)
1.一种半导体器件，其特征在于，包括：
衬底；
第一栅极结构，所述第一栅极结构形成于所述衬底上；
第二栅极结构，所述第二栅极结构形成于所述衬底上；且在第一方向上，所述第二栅极结构的一端与所述第一栅极结构的一端相对设置；以及，所述第一栅极结构的一端超出第一初始位置，并延伸至第一位置；相对的所述第二栅极结构的一端远离第二初始位置，并缩短至第二位置；其中，所述第一初始位置与所述第二初始位置的间距等于所述第一位置与所述第二位置的间距；
层间介质层，所述层间介质层覆盖所述衬底表面、所述第一栅极结构表面和所述第二栅极结构表面；
共享插塞，所述共享插塞贯穿所述层间介质层，且具有相连的第一延伸端和第二延伸端，所述第一延伸端与所述第二栅极结构相接，所述第二延伸端与位于所述第二栅极结构的侧边的所述衬底相接；其中，所述第一延伸端和所述第二延伸端之间间隔有所述层间介质层。
2.根据权利要求1所述的半导体器件，其特征在于，在所述第一方向上，所述第一初始位置与所述第二初始位置的间距大于所述第一位置与所述第二初始位置的间距；以及，所述第一初始位置与所述第二初始位置的间距小于所述第一初始位置与所述第二位置的间距。
3.根据权利要求1所述的半导体器件，其特征在于，所述相对的所述第二栅极结构的一端沿第二方向延伸，且所述第一方向与所述第二方向相互垂直。
4.根据权利要求3所述的半导体器件，其特征在于，所述第一延伸端与沿所述第二方向延伸的所述第二栅极结构的一端相接。
5.根据权利要求3所述的半导体器件，其特征在于，所述第一栅极结构和所述第二栅极结构的两侧的所述衬底内均设置有至少一个源极和至少一个漏极；其中，沿所述第二方向延伸的所述第二栅极结构的一端的侧边的所述衬底内形成有所述漏极，且与所述第二延伸端相接。
6.根据权利要求3所述的半导体器件，其特征在于，位于所述第一延伸端和所述第二延伸端之间的所述层间介质层至少覆盖部分沿所述第二方向延伸的所述第二栅极结构的一端。
7.一种半导体器件的制备方法，其特征在于，包括：
提供一衬底；
形成栅极材料层；所述栅极材料层覆盖所述衬底表面；
刻蚀所述栅极材料层，并形成第一栅极结构和第二栅极结构；其中，在第一方向上，所述第一栅极结构的一端与所述第二栅极结构的一端相对设置；以及，所述第一栅极结构的一端超出第一初始位置，并延伸至第一位置；相对的所述第二栅极结构的一端远离第二初始位置，并缩短至第二位置；且所述第一初始位置与所述第二初始位置的间距等于所述第一位置与所述第二位置的间距；
形成层间介质层，所述层间介质层覆盖于所述衬底表面、所述第一栅极结构表面和所述第二栅极结构表面；
形成共享接触孔，所述共享接触孔贯穿所述层间介质层，且具有相连的第一延伸孔和第二延伸孔，所述第一延伸孔暴露部分所述第二栅极结构表面，所述第二延伸孔暴露位于所述第二栅极结构的侧边的部分所述衬底表面；其中，所述第一延伸孔和所述第二延伸孔之间间隔有所述层间介质层；
填充所述共享接触孔，以形成共享插塞。
8.根据权利要求7所述的半导体器件的制备方法，其特征在于，相对的所述第二栅极结构的一端沿第二方向延伸，且所述第一方向与所述第二方向相互垂直。
9.根据权利要求8所述的半导体器件的制备方法，其特征在于，形成所述共享接触孔的过程包括：
形成图案化光刻胶层，所述图案化光刻胶层覆盖于所述层间介质层表面，且所述图案化光刻胶层至少具有第一开口和第二开口，所述第一开口与沿所述第二方向延伸的所述第二栅极结构的一端相对，所述第二开口与沿所述第二方向延伸的所述第二栅极结构的一端的侧边的所述衬底相对；
以所述图案化光刻胶层为阻挡，刻蚀所述层间介质层，以至少形成所述共享接触孔；其中，所述第一开口朝向所述第二栅极结构延伸，以形成所述第一延伸孔，所述第二开口朝向所述第二栅极结构的侧边的所述衬底延伸，以形成所述第二延伸孔。
10.根据权利要求9所述的半导体器件的制备方法，其特征在于，所述第一开口和所述第二开口之间间隔有光刻胶，且间隔的所述光刻胶的厚度小于所述图案化光刻胶层的平均厚度，以使所述第一开口和所述第二开口的顶部相连通。
11.根据权利要求8所述的半导体器件的制备方法，其特征在于，位于所述第一延伸孔和所述第二延伸孔之间的所述层间介质层至少覆盖部分沿所述第二方向延伸的所述第二栅极结构的一端。
12.根据权利要求8所述的半导体器件的制备方法，其特征在于，在形成所述第一栅极结构和所述第二栅极结构之后，且在形成所述层间介质层之前，多次执行离子注入工艺，以在所述第一栅极结构和所述第二栅极结构的两侧的所述衬底内分别形成至少一个源极和至少一个漏极；
其中，沿所述第二方向延伸的所述第二栅极结构的一端的侧边的所述衬底内形成有所述漏极，且所述第二延伸孔暴露出部分所述漏极。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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