CN114783947B - 半导体器件及其制备方法 - Google Patents

半导体器件及其制备方法 Download PDF

Info

Publication number
CN114783947B
CN114783947B CN202210694366.8A CN202210694366A CN114783947B CN 114783947 B CN114783947 B CN 114783947B CN 202210694366 A CN202210694366 A CN 202210694366A CN 114783947 B CN114783947 B CN 114783947B
Authority
CN
China
Prior art keywords
layer
interlayer dielectric
dielectric layer
grinding
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202210694366.8A
Other languages
English (en)
Other versions
CN114783947A (zh
Inventor
宋富冉
黄厚恒
周儒领
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Jingxincheng Beijing Technology Co Ltd
Nexchip Semiconductor Corp
Original Assignee
Jingxincheng Beijing Technology Co Ltd
Nexchip Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Jingxincheng Beijing Technology Co Ltd, Nexchip Semiconductor Corp filed Critical Jingxincheng Beijing Technology Co Ltd
Priority to CN202210694366.8A priority Critical patent/CN114783947B/zh
Publication of CN114783947A publication Critical patent/CN114783947A/zh
Application granted granted Critical
Publication of CN114783947B publication Critical patent/CN114783947B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供一种半导体器件及其制备方法。其中，本发明未在器件表面生长刻蚀停止层，而是直接沉积第一层间介质层，且不经过研磨，直接在第一层间介质层上形成研磨阻挡层，以避免研磨凹陷。第一层间介质层和研磨阻挡层的表面形貌均呈高低起伏的状态，切合器件表面形貌。则在刻蚀接触孔时，单位时间内刻蚀后的形貌仍切合器件表面形貌。则接触孔的底部不残留第一层间介质层，无需进行过刻蚀，则不会造成器件的膜层被吃穿，避免漏电流。且研磨阻挡层上还形成第二层间介质层，以作为研磨牺牲层。则在研磨过程中，牺牲层和研磨阻挡层的共同作用下，可有效缓解研磨凹陷的问题，以避免后续形成的金属互连结构存现塌陷，导致金属连线短路，提高了产品良率。

Description

半导体器件及其制备方法
技术领域
本发明涉及半导体技术领域，特别涉及一种半导体器件及其制备方法。
背景技术
静态随机存取存储器（Static Random-Access Memory，SRAM）是随机存取存储器的一种，具有响应快速、低功耗等优点。如图1-2所示的静态随机存取存储器包括第一上拉管PU1、第二上拉管PU2、第一下拉管PD1、第二下拉管PD2、第一选择管PG1和第二选择管PG2。其中，第一上拉管PU1的源极S、第二上拉管PU2的源极S、第一选择管PG1的栅极和第二选择管PG2的栅极均接至字线WL，且均与工作电压端VDD相接。第一下拉管PD1的源极S和第二下拉管PD2的源极S均与公共接地端VSS相接。第一选择管PG1的源极S与位线BL相接，第二选择管PG2的源极S与反位线BLB相接。因此，在制备静态随机存取存储器的过程中，不可避免地需要用到各种金属插塞来实现连接和引出。其中，如图1-3所示，第一上拉管PU1的漏极D与第二上拉管PU2的栅极延伸端相连处设置有共享接触孔(shared contact，SCT)，用于后续形成金属插塞来实现同时连接和引出。以及，第一上拉管PU1的源极S对应处也设置有接触孔（Contact，CT）。
请参阅图3，制备所述金属插塞需要先在所述器件结构上依次形成刻蚀停止层101和层间介质层102。其中，因共享接触孔SCT的底部不是规则的平坦表面，则刻蚀至底部时，需要过刻蚀工艺以去除残留的膜层，所以为了避免过刻蚀导致器件结构的损伤，需要在器件膜层的表面形成所述刻蚀停止层101用于承担刻蚀阻挡的作用，避免刻蚀过度损伤器件结构。所述层间介质层102用于电隔离以及承载后续工艺中的金属互连结构。为保证金属互连结构的与层间介质层102之间平稳连接，一般刻蚀形成接触孔之前，需要对形成的所述层间介质层102先进行研磨。然而，基于现有研磨机台的研磨精度有限，会造成所述层间介质层102的表面不平坦，则使得部分层间介质层较薄，部分层间介质层较厚，从而在刻蚀形成接触孔时，部分区域很快刻蚀完成，部分区域还残留较多的层间介质层102，从而增加过刻蚀的工艺时间，存在吃穿导致漏电的风险。
此外，如图3中的Q区域，刻蚀停止层101的材质与器件结构中的侧墙的材质相同，则在去除刻蚀停止层101时，会不可避免地刻蚀到侧墙，暴露出衬底中的阱区，容易导致后续形成的金属插塞直接与衬底中的阱区相接，造成严重的漏电流问题。以及，如图4所示，由于层间介质层102的表面不平坦，导致后续形成的金属互连结构103的顶表面也存在落差，造成塌陷的问题，甚至会直接导致器件失效。
因此，亟需一种新的结构及制备办法，以解决上述技术问题。
发明内容
本发明的目的在于提供一种半导体器件及其制备方法，以解决如何避免器件漏电流和如何缓解研磨不平坦中的至少一个问题。
为解决上述技术问题，本发明提供一种半导体器件的制备方法，包括：
提供一衬底，所述衬底表面形成有连接结构和晶体管；
形成第一层间介质层，所述第一层间介质层覆盖所述衬底表面、所述连接结构和所述晶体管，所述第一层间介质层的表面高低起伏；
形成研磨阻挡层，所述研磨阻挡层覆盖所述第一层间介质层表面，所述研磨阻挡层的表面高低起伏；
形成多个接触孔，所述接触孔贯穿所述研磨阻挡层和所述第一层间介质层，以分别暴露出部分所述衬底表面、部分所述连接结构以及部分所述晶体管；
形成金属材料层，所述金属材料层填充所有所述接触孔，并覆盖所述研磨阻挡层；
研磨所述金属材料层直至暴露出部分所述研磨阻挡层表面，以形成多个金属插塞。
可选的，在所述的半导体器件的制备方法中，在形成所述第一层间介质层的过程中，沿所述连接结构和所述晶体管的表面轮廓形成所述第一层间介质层，所述第一层间介质层具有与所述连接结构和所述晶体管的表面轮廓相同的等比例扩大的表面轮廓。
可选的，在所述的半导体器件的制备方法中，在形成所述研磨阻挡层的过程中，沿所述第一层间介质层的表面形成所述研磨阻挡层，所述研磨阻挡层具有与所述第一层间介质层的表面轮廓相同的等比例扩大的表面轮廓。
可选的，在所述的半导体器件的制备方法中，在形成所述研磨阻挡层之后，且在形成多个所述接触孔之前，还包括：
形成第二层间介质层，所述第二层间介质层覆盖所述研磨阻挡层；
研磨所述第二层间介质层，以使所述第二层间介质层表面平坦；
在所述第二层间介质层上形成图案化的掩模层。
可选的，在所述的半导体器件的制备方法中，形成多个所述接触孔的过程包括：
以所述图案化的掩模层为掩模，刻蚀所述第二层间介质层，以形成多个开口；且每一所述开口的底部均为所述研磨阻挡层；
以所述图案化的掩模层为掩模，依次刻蚀所述研磨阻挡层和所述第一层间介质层，以使多个所述开口延伸至所述第一层间介质层底部，形成多个所述接触孔。
可选的，在所述的半导体器件的制备方法中，形成多个所述接触孔之后，去除所述图案化的掩模层，形成覆盖所述第二层间介质层表面的所述金属材料层；其中，研磨所述金属材料层直至暴露出部分所述研磨阻挡层表面的过程包括：
研磨所述金属材料层，并暴露出所述第二层间介质层；
同时研磨所述接触孔中的所述金属材料层和所述第二层间介质层，直至暴露出部分所述研磨阻挡层表面，以形成所述金属材料层、所述第二层间介质层和所述研磨阻挡层相间的膜层。
可选的，在所述的半导体器件的制备方法中，在形成多个所述接触孔之后，且在形成所述金属材料层之前，对所有所述接触孔执行至少两次湿法清洗；其中，至少一次湿法清洗为采用DHF溶液清洗，且最后一次湿法清洗为采用液氨浸泡处理。
可选的，在所述的半导体器件的制备方法中，形成所述连接结构和所述晶体管的过程包括：
采用离子注入工艺，在所述衬底中形成阱区；
在部分所述衬底上形成第一栅极，在部分所述阱区上形成第二栅极；
在所述第一栅极的两侧和所述第二栅极的两侧均形成侧墙结构；
以所述第一栅极的侧墙结构和所述第二栅极的侧墙结构为阻挡，在所述第一栅极的侧墙结构和所述第二栅极的侧墙结构之间的所述阱区内形成漏极，以及在所述第二栅极的另一侧所述侧墙结构的侧边的所述阱区中形成源极；
其中，所述第一栅极和所述第一栅极的侧墙结构构成所述连接结构；以及，所述第二栅极、所述第二栅极的侧墙结构、所述阱区、所述源极和所述漏极构成所述晶体管。
可选的，在所述的半导体器件的制备方法中，至少一个所述接触孔同时暴露出部分所述第一栅极、所述第一栅极的部分所述侧墙结构，以及部分所述漏极；至少一个所述接触孔暴露出部分所述第二栅极；以及，至少一个所述接触孔暴露出部分所述源极。
基于同一发明构思，本发明还提供一种半导体器件，包括：
衬底，所述衬底表面形成有连接结构和晶体管；
第一层间介质层，所述第一层间介质层覆盖所述衬底表面、所述连接结构和所述晶体管，所述第一层间介质层的表面高低起伏；
研磨阻挡层，所述研磨阻挡层覆盖所述第一层间介质层，所述研磨阻挡层的表面高低起伏；
多个金属插塞，所有所述金属插塞均贯穿所述研磨阻挡层和所述第一层间介质层，以分别连接部分所述衬底表面、部分所述连接结构以及部分所述晶体管。
综上所述，本发明提供一种半导体器件及其制备方法。其中，在所述方法中，本发明未在所述连接结构和所述晶体管体的表面生长刻蚀停止层， 而是直接沉积第一层间介质层，且不经过研磨工艺，直接在所述第一层间介质层上形成一层研磨阻挡层，以在后续研磨的过程中，基于所述研磨阻挡层的耐磨特性，避免研磨凹陷。并且，所述第一层间介质层和所述研磨阻挡层的表面形貌相同，均呈高低起伏的状态，切合所述连接结构和所述晶体管体的表面形貌。即，所述第一层间介质层和所述研磨阻挡层在各自区域内的每一部分的厚度均相同，则在刻蚀所述接触孔时，单位时间内刻蚀后的形貌仍切合所述连接结构和所述晶体管体的表面形貌。因此，接触孔的底部不存在残留的所述第一层间介质层，无需采用过刻蚀工艺，则不会造成器件结构的膜层被吃穿，避免漏电流问题的出现。进一步的，所述研磨阻挡层上还会形成第二层间介质层，以作为研磨工艺的牺牲层。则在研磨过程中，所述第二层间介质层和所述研磨阻挡层的共同作用下，可有效缓解研磨凹陷的问题，以避免后续形成的金属互连结构存现塌陷，导致金属连线短路，提高了产品良率。
因此，本发明不仅能够避免器件漏电流的问题，提高产品性能，还能够解决研磨不平坦导致器件失效的问题，提高产品良率。
附图说明
图1是随机静态存储器的电路图。
图2是随机静态存储器的半导体结构的俯视图。
图3是形成接触孔时图2中A-A’的剖视图。
图4是形成金属互连结构时图2中A-A’的剖视图。
图5是本发明实施例中的半导体器件的制备方法的流程图。
图6-16是本发明实施例中的半导体器件的制备方法过程中的半导体结构示意图。
其中，附图标记为：
101-刻蚀停止层；102-层间介质层；103-金属互连结构；
200-衬底；201-浅沟槽隔离结构；202-阱区；203-氧化层；204a-第一栅极；204b-第二栅极；205-ONO侧墙；206-轻掺杂漏结构；207-氮化硅侧墙；208-金属硅化物层；209-第一层间介质层；210-研磨阻挡层；211-第二层间介质层；212-硬掩模层；213-介电抗反射涂层；214-底部抗反射涂层；215-图案化的光刻胶层；216-金属材料层；217-金属插塞；
S-源极；D-漏极；SCT-共享接触孔；CT-接触孔；STI-浅沟槽隔离结构；M-连接结构；PU1-第一上拉管；PU2-第二上拉管；PD1-第一下拉管；PD2-第二下拉管；PG1-第一选择管；PG2-第二选择管；VDD-工作电压端；VSS-公共接地端；WL-字线；BL-位线；BLB-反位线。
具体实施方式
为使本发明的目的、优点和特征更加清楚，以下结合附图和具体实施例对本发明作进一步详细说明。需说明的是，附图均采用非常简化的形式且未按比例绘制，仅用以方便、明晰地辅助说明本发明实施例的目的。此外，附图所展示的结构往往是实际结构的一部分。特别的，各附图需要展示的侧重点不同，有时会采用不同的比例。还应当理解的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”、“第三”等描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
本实施例提供一种半导体器件的制备方法。请参阅图5，所述半导体器件的制备方法包括：
步骤一S10：提供一衬底，所述衬底表面形成有连接结构和晶体管；
步骤二S20：形成第一层间介质层，所述第一层间介质层覆盖所述衬底表面、所述连接结构和所述晶体管，所述第一层间介质层的表面高低起伏；
步骤三S30：形成研磨阻挡层，所述研磨阻挡层覆盖所述第一层间介质层表面，所述研磨阻挡层的表面高低起伏；
步骤四S40：形成多个接触孔，所述接触孔贯穿所述研磨阻挡层和所述第一层间介质层，以分别暴露出部分所述衬底表面、部分所述连接结构以及部分所述晶体管；
步骤五S50：形成金属材料层，所述金属材料层填充所有所述接触孔，并覆盖所述研磨阻挡层；
步骤六S60：研磨所述金属材料层直至暴露出部分所述研磨阻挡层表面，以形成多个金属插塞。
可见，本实施例未在所述连接结构和所述晶体管体的表面生长刻蚀停止层，而是直接沉积第一层间介质层，且不经过研磨工艺，直接在所述第一层间介质层上形成一层研磨阻挡层，以在后续研磨的过程中，基于所述研磨阻挡层的耐磨特性，以避免研磨凹陷问题。其中，所述第一层间介质层和所述研磨阻挡层的表面形貌相同，均呈高低起伏的状态，切合所述连接结构和所述晶体管体的表面形貌。即，所述第一层间介质层和所述研磨阻挡层在各自区域内的每一部分的厚度均相同，则在刻蚀所述接触孔时，单位时间内刻蚀后的形貌仍切合所述连接结构和所述晶体管体的表面形貌。因此，接触孔的底部不存在残留的所述第一层间介质层，无需采用过刻蚀工艺，则不会造成器件结构的膜层被吃穿，避免漏电流问题的出现。进一步的，所述研磨阻挡层上还会形成第二层间介质层，以作为研磨工艺的牺牲层。则在研磨过程中，所述牺牲层和所述研磨阻挡层的共同作用下，可有效缓解研磨凹陷的问题，以避免后续形成的金属互连结构存现塌陷，导致金属连线短路，提高了产品良率。因此，本实施例不仅能够避免器件漏电流的问题，提高产品性能，还能够解决研磨不平坦导致器件失效的问题，提高产品良率。
以下结合附图1-2和5-16具体介绍本实施例提供的所述半导体器件的制备方法。其中，图6-16均为图2所示的随机静态存储器器中A-A’位置处的剖视图。
步骤一S10：请参阅图1-2和6，提供一衬底200，所述衬底200表面形成有连接结构M和第一上拉管PU1。
根据图1-2和6可知，所述连接结构M实则为第二上拉管PU2的栅极延伸端，以与第一上拉管PU1的漏极D相接。因此，所述连接结构M处的金属插塞同时引出所述第二上拉管PU2的栅极和所述第一上拉管PU1的漏极D，则需在所述连接结构M处形成共享接触孔SCT。同样，在第二上拉管PU2的漏极D和第一上拉管PU1的栅极延伸端也应形成所述共享接触孔SCT。对此，本实施例仅以A-A’处截面为示例具体介绍所述半导体器件的制备方法。
请参阅图6，所述衬底200为后续工艺提供操作平台，其可以是本领域技术人员熟知的任何用以承载半导体集成电路组成元件的底材，可以是裸片，也可以是经过外延生长工艺处理后的晶圆，亦可以是已形成有器件的电路层。可选的，所述衬底200包括绝缘体上硅（silicon-on-insulator，SOI）基底、体硅（bulk silicon）基底、锗基底、锗硅基底、磷化铟(InP)基底、砷化镓(GaAs)基底或者绝缘体上锗基底等。
在形成所述连接结构M和所述第一上拉管PU1之前，所述衬底200中还形成有浅沟槽隔离结构（Shallow Trench Isolation，STI)201，以定义出有源区，并用于电隔离。进一步的，形成所述连接结构M和所述第一上拉管PU1的过程，包括：
子步骤S101：采用离子注入工艺，在所述衬底200中形成阱区202。
本实施例中的所述第一上拉管PU1为PMOS。当然，所述第一上拉管PU1还可以为NMOS，则PMOS的所述阱区202中掺杂有N型离子，NMOS的所述阱区202中掺杂有P型离子。其中，所述阱区202沿所述衬底200的表面向下延伸一设定厚度。
子步骤S102：在部分所述浅沟槽隔离结构201上形成第一栅极204a，在部分所述阱区202上形成第二栅极204b。
具体的，先在所述衬底200表面形成氧化层203，然后在所述氧化层203上形成栅极材料层。经依次刻蚀所述栅极材料层和所述氧化层203，以在部分所述浅沟槽隔离结构201上形成第一栅极204a，在部分所述阱区上形成第二栅极204b。其中，所述氧化层203用于隔离所述第一栅极204a和所述第二栅极204b与所述衬底200，并保护所述衬底200。所述氧化层203的材质包括但不限于为二氧化硅，所述第一栅极204a和所述第二栅极204b的材质包括多晶硅。
子步骤S103：在所述第一栅极204a的两侧和所述第二栅极204b的两侧均形成侧墙结构。其中，所述侧墙结构包括两部分，第一部分为ONO侧墙205，第二部分为氮化硅侧墙207。先在所述第一栅极204a和所述第二栅极204b侧壁沉积ONO膜层，经刻蚀形成ONO侧墙205。然后，以所述第一栅极204a的ONO侧墙205和与之相邻的所述第二栅极204b的ONO侧墙205为阻挡，对所述第二栅极204b两侧的所述阱区202执行离子注入，以形成第一上拉管PU1的轻掺杂漏结构206。最后，沿所述ONO侧墙205的侧边形成所述氮化硅侧墙207。
子步骤S104：以所述第一栅极204a的侧墙结构和所述第二栅极204b的侧墙结构为阻挡，在所述第一栅极204a的侧墙结构和所述第二栅极204b的侧墙结构之间的所述阱区202内形成漏极D，以及在所述第二栅极204b的另一侧所述侧墙结构的侧边的所述阱区202中形成源极S。其中，所述源极S和所述漏极D中掺杂的离子种类相同，但与所述阱区202中掺杂的离子种类不同。例如，形成NMOS，所述阱区202中掺杂P型离子，所述源极S和所述漏极D中掺杂N型离子；若形成PMOS，则所述阱区202中掺杂N型离子，所述源极S和所述漏极D中掺杂P型离子。
进一步的，为保证后续形成的所述金属插塞的接触效果，还所述方法包括子步骤S105：在所述第一栅极204a的顶表面、所述第二栅极204b的顶表面、所述源极S表面以及所述漏极D表面形成金属硅化物层208。所述金属硅化物层208的材质包括硅化镍，用于降低接触电阻，便于和后续形成的所述金属插塞连接。
其中，所述第一栅极204a和所述第一栅极204a的侧墙结构构成所述连接结构M。所述第二栅极204b、所述第二栅极204b的侧墙结构、所述阱区202、所述源极S和所述漏极D构成所述第一上拉管PU1。
步骤二S20：请参阅图7，形成第一层间介质层209，所述第一层间介质层209覆盖所述衬底200表面、所述连接结构M和所述第一上拉管PU1，所述第一层间介质层209的表面高低起伏。
进一步的，采用正硅酸乙酯制备二氧化硅以作为所述第一层间介质层209。所述第一层间介质层209沿所述衬底200的表面、所述连接结构M的表面和所述第一上拉管PU1的表面轮廓生长而成。因所述第一层间介质层209均匀生长，故在设定时间后形成的所述第一层间介质层209具有与所述衬底200的表面、所述连接结构M的表面和所述第一上拉管PU1的表面轮廓等比例扩大的相同的所述表面轮廓。因后续形成的共享接触孔的底部是不平坦的，需要暴露出部分所述第一栅极204a，部分所述第一栅极204a的ONO侧墙205、氮化硅侧墙207和部分所述漏极D，故相同的所述表面轮廓在后续刻蚀中，在单位时间内刻蚀后的形貌仍切合所述连接结构M1和所述第一上拉管PU1的表面形貌，则在刻蚀至所述共享接触孔的底部时，所述连接结构M1和所述第一上拉管PU1的表面没有残留的所述第一层间介质层209，则无需对所述共享接触孔的底部执行过刻蚀，避免吃穿器件结构膜层，降低漏电流的风险。
步骤三S30：请参阅图8-11，形成研磨阻挡层210，所述研磨阻挡层210覆盖所述第一层间介质层209表面，所述研磨阻挡层210的表面高低起伏。
因所述第一层间介质层209具有与所述连接结构M和所述第一上拉管PU1的表面轮廓等比例放大的轮廓，故在所述第一层间介质层209的表面形成的所述研磨阻挡层210，也具有等比例扩大的相同的所述表面轮廓。进一步的，所述研磨阻挡层210的材质为氮化硅，相较于具有二氧化硅材质的所述第一层间介质层209，氮化硅硬度较大，更为耐磨。因此，在后续研磨的过程中，所述研磨阻挡层210能够避免因研磨机台的精度缺陷而造成的研磨凹陷问题，进而避免后续形成的金属互连结构的凹陷问题，提高产品的性能和良率。
进一步的，因所述研磨阻挡层210的表面高低起伏，不易形成刻蚀掩模层，故需要填补所述研磨阻挡层210表面凹陷区域，以形成一平坦面。对此，在形成所述研磨阻挡层210之后，且在形成多个所述接触孔之前，所述方法还包括：
子步骤S301：请参阅图9，形成第二层间介质层211，所述第二层间介质层211覆盖所述研磨阻挡层210，以实现填充所述研磨阻挡层210表面凹陷区域。
进一步的，所述第二层间介质层211的材质与所述第一层间介质层209的材质相同，且均为二氧化硅。
子步骤S302：请参阅图10，研磨所述第二层间介质层211，以使所述第二层间介质层211表面平坦。
优选的，在研磨所述第二层间介质层211时，保留部分厚度的所述第二层间介质层211于所述研磨阻挡层210上，以用于后续研磨工艺中的牺牲层，进一步避免研磨凹陷问题。当然，也可以研磨至所述研磨阻挡层210的表面后，再生长部分厚度的所述第二层间介质层211。
子步骤S302：请参阅图11-12，在所述第二层间介质层211上形成图案化的掩模层。所述图案化的掩模层用于定义接触孔的位置。进一步的，所述图案化的掩模层包括依次形成于所述第二层间介质层211上的硬掩模层212、介电抗反射涂层213、底部抗反射涂层214以及图案化的光刻胶层215。如图11所示，通过光刻工艺形成图案化的光刻胶层215，继而通过刻蚀工艺，依次刻蚀所述底部抗反射涂层214、所述介电抗反射涂层213和所述硬掩模层212，以形成图12所示的图案化的掩模层。进一步的，在形成所述图案化的掩模层后，清洗去除所述图案化的光刻胶层215。
步骤四S40：请参阅图12-14，形成多个接触孔，所述接触孔贯穿所述研磨阻挡层210和所述第一层间介质层209，以分别暴露出部分所述衬底200表面、部分所述连接结构M以及部分所述第一上拉管PU1。
请参阅图12，以所述图案化的掩模层为掩模刻蚀所述第二层间介质层211，以形成多个开口；且每一所述开口的底部均为所述研磨阻挡层210。换言之，刻蚀所述第二层间介质层211直至完全暴露出所述开口内的全部所述研磨阻挡层210。因所述第二层间介质层211填补所述研磨阻挡层210的凹陷处，故在刻蚀所述第二层间介质层211时，在部分所述研磨阻挡层210暴露时，位于凹陷处的所述第二层间介质层211仍残留于所述研磨阻挡层210的表面。因此，为保证后续刻蚀可以维持所述研磨阻挡层210的轮廓形貌，需要将每一所述开口中暴露出的所述第二层间介质层211全部去除，则通过过刻蚀工艺，以完全去除暴露出的所述第二层间介质层211，使得所述开口的底部均为研磨阻挡层210。
进一步的，以图案化的掩模层为阻挡，继续刻蚀所述研磨阻挡层210以及所述第一层间介质层209，以使多个所述开口延伸至所述第一层间介质层209底部，形成多个所述接触孔。如图13所示，在刻蚀所述研磨阻挡层210或所述第一层间介质层209的过程中，所述研磨阻挡层210或所述第一层间介质层209的表面轮廓的形貌保持不变，仅仅是尺寸随着刻蚀厚度的降低等比例缩小，从而使得在刻蚀至所述接触孔底部时，如图14所示，所述接触孔的底部没有残留的所述第一层间介质层209，则不需要采用过刻蚀工艺，进而避免了因过刻蚀而导致的漏电流问题。举例来说，请参阅图13-14，位于所述第一栅极204a的顶部的所述第一层间介质层209的表面高于位于所述漏极D的顶部的所述第一层间介质层209的表面，但位于所述第一栅极204a的顶部的所述第一层间介质层209的表面相对于所述第一栅极204a的顶部的厚度等于位于所述漏极D的顶部的所述第一层间介质层209的表面相对于所述漏极D的顶部的厚度。即，所述被刻蚀的部分所述第一层间介质层209的厚度处处相等，故在刻蚀所述第一层间介质层209时，各处消耗的所述第一层间介质层209的厚度相同。可以理解的是，当位于所述第一栅极204a的顶部的所述第一层间介质层209被刻蚀殆尽时，位于所述漏极D的顶部的所述第一层间介质层209同时被刻蚀殆尽。因此，所述接触孔的底部不存在刻蚀残留，无需过刻蚀工艺，进而避免过刻蚀导致的吃穿器件膜层，造成漏电流的问题。
请参阅图14，图示中形成有四个接触孔结构。其中，一个所述接触孔同时暴露出部分所述第一栅极204a、所述第一栅极204a的部分所述ONO侧墙205、氮化硅侧墙207，以及部分所述漏极D，则所述接触孔为共享接触孔，用于通过后续形成的共享金属插塞将所述第一栅极204a和所述漏极D相接以及同时引出。此外，还有两个接触孔分别暴露出部分所述第二栅极204b和部分所述源极S。进一步的，本实施例不限定所述接触孔的数量和位置，可根据电路设计需要设置。
进一步的，在刻蚀形成所有所述接触孔之后，去除所述图案化的掩模层，并对所有所述接触孔进行清洗。因刻蚀工艺的自身缺陷，则在刻蚀之后所述接触孔的底部必不可少地会存在第一层间介质层209的残渣，所以通过清洗可以提高刻蚀的效果。因此，可选的，对所有所述接触孔执行至少两次湿法清洗。其中，至少一次湿法清洗采用DHF溶液清洗，且最后一次湿法清洗采用液氨浸泡处理。为了保证清洗效果，可以为多次清洗，例如，多次DHF溶液清洗和/或多次液氨浸泡处理。但最后一次湿法清洗需要为液氨浸泡处理。因为DHF溶液清洗残留的溶液，会使得接触孔底部出现不可控的持续缓慢的寄生化学反应，不仅会导致器件膜层被腐蚀，后续形成的金属插塞直接与所述阱区202相连，造成器件短路失效；还会导致接触孔底部的尺寸不可控地增大，影响接触孔的形貌，造成接触电阻高的问题。所以，最后采用液氨浸泡处理不仅可以去除接触孔底部产生的寄生氧化层以及吸附的氟，从而使得后续形成的金属插塞充分与有源区和栅极结构上的金属硅化物层208连接，降低接触电阻；还可以有效降低金属硅化物层208的氧化速率，保证接触孔底部的关键尺寸控制在预设范围内。进一步的，液氨浸泡处理相较于氨气等离子处理，还能够避免氨气等离子对器件膜层的诱导损伤等缺点。进一步的，DHF溶液为稀氢氟酸溶液，其主要成分为氢氟酸。
进一步的，液氨浸泡的反应式为：
SiO2+ 6HF + 2NH3 = 2H2O + (NH4)2 SiF6（s）
(NH4)2 SiF6（s）= (NH4)2 SiF6（g）
其中，上述反应式中的“g”表示气态，“s”表示固态。且当反应槽中温度大于100 ℃时，六氟硅酸铵由固态升华为气态。
步骤五S50：请参阅图15，形成金属材料层216，所述金属材料层216填充所有所述接触孔，并覆盖所述研磨阻挡层210。
所述金属材料层216一般为金属钨，用于作为金属插塞的导电材料。其中，为提高接触效果，优选的，先在所述接触孔的内壁中形成粘附层（未图示），所述粘附层为含钛材料，用于增强接触孔底部的连接效果。在形成所述粘附层之后，在所述接触孔内填充所述金属材料层216。所述金属材料层216不仅填充满所有所述接触孔，还覆盖于所述第二层间介质层211的表面。
步骤六S60：请参阅图16，研磨所述金属材料层216直至暴露出部分所述研磨阻挡层210表面，以形成多个金属插塞217。
在研磨过程中，所述第二层间介质层211作为研磨牺牲层，以缓解研磨机台凹陷的问题。进一步的，当研磨所述金属材料层216至暴露出所述第二层间介质层211时，继续研磨时会同时研磨所述金属材料层216和所述第二层间介质层211。所述第二层间介质层211作为研磨牺牲层，能够阻挡研磨垫研磨所述金属材料层216时产生严重的凹陷形貌。当继续研磨至暴露出所述研磨阻挡层210时，形成所述金属材料层216、所述第二层间介质层211和所述研磨阻挡层210相间的膜层。基于所述研磨阻挡层210的硬度大于所述第二层间介质层211，则在研磨时，所述研磨阻挡层210的阻挡效果更好，则在所述第二层间介质层211和所述研磨阻挡层210的共同作用下，进一步缓解研磨凹陷问题，以使得研磨完成的膜层趋于平坦，进而避免后续形成的金属互连结构出现塌陷等问题，提高器件的性能和良率。
基于同一发明构思，本实施例还提供一种半导体器件，即采用上述工艺方法制备而成的所述半导体器件。请参阅图16，所述半导体器件包括：
衬底200，所述衬底200表面形成有连接结构M和第一上拉管 PU1；
第一层间介质层209，所述第一层间介质209层覆盖所述衬底200表面、所述连接结构M和所述第一上拉管PU1，所述第一层间介质层209的表面高低起伏；
研磨阻挡层210，所述研磨阻挡层210覆盖所述第一层间介质层209，所述研磨阻挡层210的表面高低起伏；
多个金属插塞217，所有所述金属插塞217均贯穿所述研磨阻挡层210和所述第一层间介质层209，以分别连接部分所述衬底200表面、部分所述连接结构M以及部分第一上拉管PU1。
进一步，本实施例提供的所述半导体器件及其制备方法不限于适用于随机静态存储器中，还适用于本领域中的其他电路结构中。
综上所述，本实施例提供一种半导体器件及其制备方法。其中，在所述方法中，本实施例未在所述连接结构M和所述第一上拉管PU1的表面生长刻蚀停止层，而是直接沉积第一层间介质层，且不经过研磨工艺，直接在所述第一层间介质层209上形成一层研磨阻挡层210，以在后续研磨的过程中，基于所述研磨阻挡层210的耐磨特性，以避免研磨凹陷问题。其中，所述第一层间介质层209和所述研磨阻挡层210的表面形貌相同，均呈高低起伏的状态，以切合所述连接结构M和所述第一上拉管PU1的表面形貌。即，所述第一层间介质层209和所述研磨阻挡层210在各自区域内的每一部分的厚度均相同，则在刻蚀所述接触孔时，单位时间内刻蚀后的形貌仍切合所述连接结构M和所述第一上拉管PU1的表面形貌。因此，接触孔的底部不存在残留的所述第一层间介质层209，无需采用过刻蚀工艺，则不会造成器件结构的膜层被吃穿，避免漏电流问题的出现。进一步的，所述研磨阻挡层210上还会形成第二层间介质层211，以作为研磨工艺的牺牲层。则在研磨过程中，所述第二层间介质层211和所述研磨阻挡层210的共同作用下，可有效缓解研磨凹陷的问题，以避免后续形成的金属互连结构存现塌陷问题，导致金属连线短路，提高了产品良率。因此，本实施例提供的所述半导体器件及其制备方法不仅能够避免器件漏电流的问题，提高产品性能，还能够解决研磨不平坦导致器件失效的问题，提高产品良率。
此外还应该认识到，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围。

Claims (9)

1.一种半导体器件的制备方法，其特征在于，包括：
提供一衬底，所述衬底表面形成有连接结构和晶体管；
形成第一层间介质层，所述第一层间介质层覆盖所述衬底表面、所述连接结构和所述晶体管，所述第一层间介质层的表面高低起伏；
形成研磨阻挡层，所述研磨阻挡层覆盖所述第一层间介质层表面，所述研磨阻挡层的表面高低起伏；
形成多个接触孔，所述接触孔贯穿所述研磨阻挡层和所述第一层间介质层，以分别暴露出部分所述衬底表面、部分所述连接结构以及部分所述晶体管；
对所有所述接触孔执行至少两次湿法清洗；其中，至少一次湿法清洗为采用DHF溶液清洗，且最后一次湿法清洗为采用液氨浸泡处理；以及，在液氨浸泡处理后，将反应槽的温度升高至大于100℃；
形成金属材料层，所述金属材料层填充所有所述接触孔，并覆盖所述研磨阻挡层；
研磨所述金属材料层直至暴露出部分所述研磨阻挡层表面，以形成多个金属插塞。
2.根据权利要求1所述的半导体器件的制备方法，其特征在于，在形成所述第一层间介质层的过程中，沿所述连接结构和所述晶体管的表面轮廓形成所述第一层间介质层，所述第一层间介质层具有与所述连接结构和所述晶体管的表面轮廓相同的等比例扩大的表面轮廓。
3.根据权利要求2所述的半导体器件的制备方法，其特征在于，在形成所述研磨阻挡层的过程中，沿所述第一层间介质层的表面形成所述研磨阻挡层，所述研磨阻挡层具有与所述第一层间介质层的表面轮廓相同的等比例扩大的表面轮廓。
4.根据权利要求1所述的半导体器件的制备方法，其特征在于，在形成所述研磨阻挡层之后，且在形成多个所述接触孔之前，还包括：
形成第二层间介质层，所述第二层间介质层覆盖所述研磨阻挡层；
研磨所述第二层间介质层，以使所述第二层间介质层表面平坦；
在所述第二层间介质层上形成图案化的掩模层。
5.根据权利要求4所述的半导体器件的制备方法，其特征在于，形成多个所述接触孔的过程包括：
以所述图案化的掩模层为掩模，刻蚀所述第二层间介质层，以形成多个开口，且每一所述开口的底部均为所述研磨阻挡层；
以所述图案化的掩模层为掩模，依次刻蚀所述研磨阻挡层和所述第一层间介质层，以使多个所述开口延伸至所述第一层间介质层底部，形成多个所述接触孔。
6.根据权利要求5所述的半导体器件的制备方法，其特征在于，形成多个所述接触孔之后，去除所述图案化的掩模层，形成覆盖所述第二层间介质层表面的所述金属材料层；其中，研磨所述金属材料层直至暴露出部分所述研磨阻挡层表面的过程包括：
研磨所述金属材料层，暴露出所述第二层间介质层；
同时研磨所述接触孔中的所述金属材料层和所述第二层间介质层，直至暴露出部分所述研磨阻挡层表面，以形成所述金属材料层、所述第二层间介质层和所述研磨阻挡层相间的膜层。
7.根据权利要求1所述的半导体器件的制备方法，其特征在于，形成所述连接结构和所述晶体管的过程包括：
采用离子注入工艺，在所述衬底中形成阱区；
在部分所述衬底上形成第一栅极，在部分所述阱区上形成第二栅极；
在所述第一栅极的两侧和所述第二栅极的两侧均形成侧墙结构；
以所述第一栅极的侧墙结构和所述第二栅极的侧墙结构为阻挡，在所述第一栅极的侧墙结构和所述第二栅极的侧墙结构之间的所述阱区内形成漏极，以及在所述第二栅极的另一侧所述侧墙结构的侧边的所述阱区中形成源极；
其中，所述第一栅极和所述第一栅极的侧墙结构构成所述连接结构；以及，所述第二栅极、所述第二栅极的侧墙结构、所述阱区、所述源极和所述漏极构成所述晶体管。
8.根据权利要求7所述的半导体器件的制备方法，其特征在于，至少一个所述接触孔同时暴露出部分所述第一栅极、所述第一栅极的部分所述侧墙结构，以及部分所述漏极；至少一个所述接触孔暴露出部分所述第二栅极；以及，至少一个所述接触孔暴露出部分所述源极。
9.一种半导体器件，其特征在于，采用如权利要求1~8中任意一项所述的半导体器件的制备方法制备而成，所述半导体器件包括：
衬底，所述衬底表面形成有连接结构和晶体管；
第一层间介质层，所述第一层间介质层覆盖所述衬底表面、所述连接结构和所述晶体管，所述第一层间介质层的表面高低起伏；
研磨阻挡层，所述研磨阻挡层覆盖所述第一层间介质层，所述研磨阻挡层的表面高低起伏；
多个金属插塞，所有所述金属插塞均贯穿所述研磨阻挡层和所述第一层间介质层，以分别连接部分所述衬底表面、部分所述连接结构以及部分所述晶体管。
CN202210694366.8A 2022-06-20 2022-06-20 半导体器件及其制备方法 Active CN114783947B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210694366.8A CN114783947B (zh) 2022-06-20 2022-06-20 半导体器件及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210694366.8A CN114783947B (zh) 2022-06-20 2022-06-20 半导体器件及其制备方法

Publications (2)

Publication Number Publication Date
CN114783947A CN114783947A (zh) 2022-07-22
CN114783947B true CN114783947B (zh) 2022-10-11

Family

ID=82421069

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210694366.8A Active CN114783947B (zh) 2022-06-20 2022-06-20 半导体器件及其制备方法

Country Status (1)

Country Link
CN (1) CN114783947B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115148666B (zh) * 2022-09-02 2022-12-02 合肥晶合集成电路股份有限公司 半导体器件的制备方法
CN115295530B (zh) * 2022-10-08 2023-01-24 合肥晶合集成电路股份有限公司 一种半导体结构及其制作方法
CN116190314B (zh) * 2023-04-28 2023-09-12 合肥晶合集成电路股份有限公司 一种半导体结构及其制备方法
CN116544180B (zh) * 2023-07-03 2023-09-19 合肥晶合集成电路股份有限公司 一种半导体结构的制作方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6194326B1 (en) * 2000-04-06 2001-02-27 Micron Technology, In. Low temperature rinse of etching agents
CN102760751A (zh) * 2011-04-27 2012-10-31 中芯国际集成电路制造(上海)有限公司 半导体器件的结构及形成方法
CN102760653A (zh) * 2011-04-27 2012-10-31 中芯国际集成电路制造(上海)有限公司 金属栅极的形成方法
CN103107138A (zh) * 2011-11-11 2013-05-15 中芯国际集成电路制造(上海)有限公司 带外围电路的分离栅极式快闪存储器的制作方法
CN111863818A (zh) * 2020-09-22 2020-10-30 晶芯成(北京)科技有限公司 Sram器件及其形成方法
CN112103332A (zh) * 2020-11-09 2020-12-18 晶芯成(北京)科技有限公司 一种静态随机存取存储器及其制造方法
CN114361107A (zh) * 2022-03-10 2022-04-15 合肥晶合集成电路股份有限公司 互连结构及其制备方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1996039237A1 (en) * 1995-06-05 1996-12-12 Startec Ventures, Inc. On-site generation of ultra-high-purity buffered hf for semiconductor processing
US6677233B2 (en) * 2002-01-02 2004-01-13 Intel Corporation Material deposition from a liquefied gas solution

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6194326B1 (en) * 2000-04-06 2001-02-27 Micron Technology, In. Low temperature rinse of etching agents
CN102760751A (zh) * 2011-04-27 2012-10-31 中芯国际集成电路制造(上海)有限公司 半导体器件的结构及形成方法
CN102760653A (zh) * 2011-04-27 2012-10-31 中芯国际集成电路制造(上海)有限公司 金属栅极的形成方法
CN103107138A (zh) * 2011-11-11 2013-05-15 中芯国际集成电路制造(上海)有限公司 带外围电路的分离栅极式快闪存储器的制作方法
CN111863818A (zh) * 2020-09-22 2020-10-30 晶芯成(北京)科技有限公司 Sram器件及其形成方法
CN112103332A (zh) * 2020-11-09 2020-12-18 晶芯成(北京)科技有限公司 一种静态随机存取存储器及其制造方法
CN114361107A (zh) * 2022-03-10 2022-04-15 合肥晶合集成电路股份有限公司 互连结构及其制备方法

Also Published As

Publication number Publication date
CN114783947A (zh) 2022-07-22

Similar Documents

Publication Publication Date Title
CN114783947B (zh) 半导体器件及其制备方法
US6335279B2 (en) Method of forming contact holes of semiconductor device
US6870268B2 (en) Integrated circuit devices formed through selective etching of an insulation layer to increase the self-aligned contact area adjacent a semiconductor region
CN114758986B (zh) 半导体器件的制备方法
JP4903313B2 (ja) ダマシンゲート工程で自己整合コンタクトパッド形成方法
KR100625126B1 (ko) 반도체 장치 및 이의 제조 방법
JP3955404B2 (ja) 半導体集積回路装置の製造方法
CN112447602A (zh) 半导体结构及其形成方法
US11062945B2 (en) Methods for reducing contact depth variation in semiconductor fabrication
US7479452B2 (en) Method of forming contact plugs
KR20000005581A (ko) 디램및로직혼합소자에서화학기계적연마에의한자기정렬방식의선택적실리사이드층형성방법
CN113764420A (zh) 记忆体元件
US6808975B2 (en) Method for forming a self-aligned contact hole in a semiconductor device
KR20080090171A (ko) 랜딩패드를 갖는 반도체 장치의 형성방법
US20170278751A1 (en) Semiconductor Device with Self-Aligned Contact
US11690213B2 (en) Semiconductor devices having a decreasing height gate structure
CN115148666B (zh) 半导体器件的制备方法
CN115394844B (zh) 半导体器件及其制备方法
JP2000150806A (ja) 半導体装置及びその製造方法
US11152370B2 (en) Memory structure having transistors and capacitor and manufacturing method thereof
CN116190314B (zh) 一种半导体结构及其制备方法
US6853048B1 (en) Bipolar transistor having an isolation structure located under the base, emitter and collector and a method of manufacture thereof
US20240040772A1 (en) Semiconductor devices
KR20050052643A (ko) 리세스 채널을 갖는 트랜지스터 형성방법
TWI707427B (zh) 用於減少可靠接合墊污染之方法及裝置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant