CN102760751A - 半导体器件的结构及形成方法 - Google Patents
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Abstract
本发明的实施例公开了一种半导体器件的结构及形成方法。其中本发明的实施例的半导体器件的结构包括：提供基底、位于基底表面的伪栅、覆盖所述伪栅和基底的刻蚀阻挡层；位于所述刻蚀阻挡层表面的第一层间介质层，所述第一层间介质层具有与伪栅表面齐平或低于所述伪栅表面的子表面；位于所述第一层间介质层子表面的研磨阻挡层；位于所述研磨阻挡层表面的第二层间介质层。本发明的实施例解决了伪栅周边的第一层间介质层在抛光时损坏，形成凹坑的问题，从而获得了稳定的金属栅极厚度，后续填充金属形成高K金属栅极的时候，也不会引入金属残留到第一层间介质层中，提高了半导体器件的性能，并且形成工艺简单。
Description
技术领域
本发明的实施例涉及半导体领域，尤其涉及一种半导体器件的结构形成方法。
背景技术
现如今，在较低的工艺节点中，具有低等效氧化物厚度(EOT，EquivalentOxide Thickness)的高k材料的栅介质层和金属栅电极相结合的栅堆叠结构受到了广泛的应用。
公开号为CN101567335A的中国专利公开了一种制作金属栅极结构的方法，先在基底表面形成伪栅，然后于该基底表面形成层间介质层覆盖所述伪栅，平坦化层间介质层，暴露出所述伪栅，随后移除伪栅形成开口，再填充金属材料和栅介电材料，形成金属栅极。
现有技术半导体器件的形成方法为：
如图1所示，提供基底101；所述基底101表面形成有多个伪栅103；形成在所述伪栅103表面的刻蚀阻挡层105；所述刻蚀阻挡层105表面形成有第一层间介质层107；所述第一层间介质层107表面形成有第二层间介质层109；
如图2所示，平坦化所述第二层间介质层109，去除第二层间介质层109中位于多个伪栅103表面的块状结构；
如图3所示，继续平坦化所述第二层间介质层109，并平坦化第一层间介质层107，暴露出刻蚀阻挡层105；
如图4所示，最后平坦化所述刻蚀阻挡层105和第一层间介质层107，暴露出伪栅103。
现有技术中，由于第一层间介质层107未经退火处理，其组织比较疏松，在采用化学机械抛光的方法平坦化所述刻蚀阻挡层105和第一层间介质层107的过程时，研磨颗粒更易将伪栅103较为稀疏区域的第一层间介质层107损坏，形成如图4所示的凹坑。该凹坑会对半导体器件造成影响：一方面，后续形成的高K金属栅极的厚度较小，半导体器件的性能不稳定；另一方面，在去除伪栅形成开口，向所述开口中填充金属材料并进行化学机械抛光之后，所述第一层间介质层的凹坑中会有金属残留，容易造成短路。
发明内容
本发明的实施例解决的问题是提供一种半导体器件的结构及形成方法，避免化学机械抛光过程中在伪栅较为稀疏区域的第一层间介质层形成凹坑。
为解决上述问题，本发明的实施例提供了一种半导体器件的结构，包括：
基底；
位于基底表面的伪栅；
覆盖所述伪栅和基底的刻蚀阻挡层；
覆盖所述刻蚀阻挡层表面的第一层间介质层，所述第一层间介质层具有与伪栅表面齐平或低于所述伪栅表面的子表面；
位于所述子表面的研磨阻挡层。
可选地，所述研磨阻挡层的侧壁与位于伪栅侧壁的刻蚀阻挡层具有间距，所述间距的宽度为0～1000
可选地，所述第一层间介质层的厚度为300～1000
可选地，所述研磨阻挡层的厚度为200～800
可选地，所述研磨阻挡层的材料为氮化硅。
可选地，所述半导体器件的结构还包括：覆盖所述第一层间介质层和所述研磨阻挡层的第二层间介质层。
可选地，半导体器件的结构还包括：研磨阻挡薄膜，所述研磨阻挡薄膜与所述研磨阻挡层在同一工艺步骤中形成，且覆盖所述第一层间介质层。
可选地，所述半导体器件的结构还包括：覆盖所述研磨阻挡层和所述研磨阻挡薄膜表面的第二层间介质层。相应地，本发明的实施例还提供了一种半导体器件的形成方法，包括：
提供基底，所述基底表面形成有伪栅、以及覆盖所述伪栅和基底的刻蚀阻挡层；
形成覆盖所述刻蚀阻挡层表面的第一层间介质层，所述第一层间介质层具有与伪栅表面齐平或低于所述伪栅表面的子表面；
形成位于所述子表面的研磨阻挡层。
可选地，所述研磨阻挡层的形成工艺为物理或化学气相沉积。可选地，所述第一层间介质层的形成工艺为采用高深宽比生长工艺在刻蚀阻挡层的表面沉积二氧化硅薄膜，控制所述高深宽比生长工艺的参数，以使所述沉积的第一层间介质层的厚度与所述刻蚀阻挡层的厚度之和小于或等于所述伪栅的高度，从而使得第一层间介质层的子表面与伪栅表面齐平或低于所述伪栅表面。
可选地，所述第一层间介质层的形成工艺为先采用高深宽比生长工艺在所述刻蚀阻挡层表面形成二氧化硅薄膜，所述二氧化硅薄膜的表面高于所述伪栅，然后在所述二氧化硅薄膜表面形成光刻胶层，所述光刻胶层具有与所述第一层间介质层的子表面的位置相对应的开口，以所述光刻胶层为掩膜，刻蚀所述第一层间介质层，使得第一层间介质层具有与所述伪栅表面齐平或低于所述伪栅表面的子表面。
可选地，所述半导体器件的形成方法还包括：形成覆盖所述第一层间介质层和所述研磨阻挡层表面的第二层间介质层。
可选地，半导体器件的形成方法还包括：还包括：在形成所述研磨阻挡层的同一工艺步骤中，形成覆盖所述第一层间介质层的研磨阻挡薄膜。
可选地，半导体器件的形成方法还包括：形成覆盖所述研磨阻挡层和所述研磨阻挡薄膜表面的第二层间介质层。
与现有技术相比，本发明的实施例具有以下优点：
本发明的实施例的半导体器件的结构及其形成方法，在刻蚀阻挡层表面形成第一层间介质层，所述第一层间介质层具有与伪栅表面齐平或低于所述伪栅表面的子表面，并且在第一层间介质层表面增加了研磨阻挡层。因此在后续的化学机械抛光过程中，研磨阻挡层起到了保护第一层间介质层的作用，不会抛光到第一层间介质层，解决了伪栅较为稀疏区域的第一层间介质层在抛光时损坏，形成凹坑的问题，从而获得了稳定的金属栅极厚度，后续填充金属形成高K金属栅极的时候，也不会有金属残留在第一层间介质层的凹坑中，提高了半导体器件的性能。
进一步的，在本发明的实施例中，在形成所述研磨阻挡层的同一工艺步骤中，还形成有位于所述第一层间介质层表面的研磨阻挡薄膜，所述研磨阻挡层和研磨阻挡薄膜覆盖第一层间介质层表面，因此不需要额外增加掩膜或光刻工艺单独形成研磨阻挡层，形成工艺简单且所述研磨阻挡薄膜在后续工艺中被去除，不会影响半导体器件的性能。
附图说明
图1～图4是现有技术半导体器件的形成方法的剖面结构示意图；
图5是本发明一实施例的半导体器件的剖面结构示意图；
图6是本发明一实施例的半导体器件的形成方法的流程示意图；
图7～图13是本发明一实施例的半导体器件的形成方法剖面结构示意图；
图14是本发明另一实施例的半导体器件的剖面结构示意图。
具体实施方式
为使本发明的实施例的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的实施例的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明的实施例，但是本发明的实施例还可以采用其他不同于在此描述的其它方式来实施，因此本发明的实施例不受下面公开的具体实施例的限制。
正如背景所述，现有技术在采用化学机械抛光的方法平坦化所述刻蚀阻挡层和第一层间介质层的过程时，抛光颗粒更易将伪栅较为稀疏区域的第一层间介质层损坏，形成凹坑，如图4所示。该凹坑会对半导体器件造成影响：一方面，后续形成的高K金属栅极的厚度较小，半导体器件的性能不稳定；另一方面，在去除伪栅形成开口，向所述开口中填充金属材料并进行化学机械抛光时，所述第一层间介质层的凹坑中会有金属残留，容易造成短路。
针对以上问题，本发明的实施例的发明人经研究后提供了一种半导体器件的结构，请参考图5，本发明的实施例的半导体器件的结构包括：
基底202；位于基底202表面的伪栅203；覆盖所述伪栅203和基底202的刻蚀阻挡层204；
覆盖所述刻蚀阻挡层204表面的第一层间介质层205，所述第一层间介质层205具有与伪栅203表面齐平或低于所述伪栅203表面的子表面207；
位于所述子表面207的研磨阻挡层209；
位于所述研磨阻挡层209表面的第二层间介质层211。
其中，所述基底202为硅基底；所述伪栅203的材料为多晶硅，在后续工艺中会被去除，在本实施例中，基底202表面具有多个伪栅203；所述刻蚀阻挡层204的材料为氮化硅(SiN)，用于在后续工艺中作为第一层间介质层205的刻蚀停止层。
所述第一层间介质层205的材料为氧化物，例如二氧化硅，用于隔离半导体器件中的导电元件。在本发明的实施例中，所述基底202表面具有多个伪栅203，因此所述第一层间介质层205还用于填充相邻伪栅203之间的间隙。由于所述第一层间介质层205用于填充相邻伪栅203之间的间隙，如果第一层间介质层205太薄，则不能完全填充所述间隙，因此所述第一层间介质层205的厚度不能太薄；又如果第一层间介质层205的厚度过厚，那么在后续抛光过程中，需要花费更长的时间进行化学机械抛光，不利于节省时间，因此，所述第一层间介质层205的厚度不能太厚，所述第一层间介质层205的厚度为300～1000
并且，考虑到研磨阻挡层209用于在后续过程中保护第一层间介质层205不被研磨颗粒损害，形成凹坑，所述第一层间介质层205具有与伪栅203表面齐平或低于所述伪栅203表面的子表面207。
所述子表面207为平行于基底202，且位于伪栅203两侧的第一层间介质层205的表面。在本实施例中，所述子表面207平行于基底202，且位于相邻两个伪栅203之间的第一层间介质层205的表面。
所述研磨阻挡层209用于在后续过程中保护第一层间介质层205不被研磨颗粒损害，形成凹坑；所述研磨阻挡层209的侧壁与位于伪栅203侧壁的刻蚀阻挡层204具有间距，如果所述间距的宽度太大，那么在后续过程中则不能有效的保护第一层间介质层205，所述第一层间介质层205的表面依然可能形成凹坑，因此，在本发明的实施例中，所述间距的宽度为0～1000
所述研磨阻挡层209位于所述子表面207上。在本发明的实施例中，为了不再额外的增加掩膜或光刻工艺，节省工艺步骤，在形成所述研磨阻挡层209的同一工艺步骤中，还形成有研磨阻挡薄膜210。所述研磨阻挡层209和所述研磨阻挡薄膜210覆盖第一层间介质层205的表面。所述研磨阻挡薄膜210具有和研磨阻挡层209相同的厚度，且采用相同的材料。
所述研磨阻挡层209的材料为氮化硅，由于研磨阻挡层209与刻蚀阻挡层204具有相同的抛光速率，因此可以用于保护第一层间介质层205在后续的抛光过程中不被研磨颗粒损坏，形成凹坑。如果研磨阻挡层209的厚度太薄，那么在后续的抛光过程中极易被去除，就不能很好的保护第一层间介质层205，仍然会出现凹坑；如果研磨阻挡层209的厚度太厚，那么抛光的时间太长，不利于节省工艺时间。因此，所述研磨阻挡层209的厚度为200～800
本发明的实施例还提供了一种半导体器件的形成方法，请参考图6，图6是本发明的实施例具体实施例的半导体器件的形成方法的流程图：
步骤S301，提供基底、所述基底表面形成有伪栅、以及覆盖所述伪栅和基底的刻蚀阻挡层；
步骤S303，形成覆盖所述刻蚀阻挡层的第一层间介质层，所述第一层间介质层具有与伪栅表面齐平或低于所述伪栅表面的子表面；
步骤S305，形成位于所述子表面的研磨阻挡层。
需要说明的是，本发明的实施例的半导体器件的形成方法还包括：
步骤S307，形成覆盖所述研磨阻挡层的第二层间介质层。
步骤S309，平坦化所述第二层间介质层，去除第二层间介质层中位于伪栅表面的块状结构，暴露出第一层间介质层。
步骤S311，继续平坦化所述第二层间介质层第一层间介质层，暴露出刻蚀阻挡层。
步骤S313，最后平坦化所述刻蚀阻挡层和研磨阻挡层，暴露出伪栅。
本发明的实施例中形成覆盖刻蚀阻挡层的第一层间介质层，所述第一层间介质层具有与伪栅表面齐平或低于所述伪栅表面的子表面，因此形成位于所述子表面的研磨阻挡层能够在后续的抛光工艺中保护第一层间介质层在后续的抛光过程中不被研磨颗粒损坏而形成凹坑。
下面结合具体实施例对本发明的实施例的技术方案进行详细的说明。为了更好的说明本发明的实施例的技术方案，请结合图7～图13示出的本发明的实施例的半导体器件的形成方法示意图。
执行步骤S301，请参考图7，提供基底402、所述基底402表面形成有伪栅403、以及覆盖所述伪栅403和基底402的刻蚀阻挡层404。
在本发明的实施例中，所述基底402为硅基底；所述伪栅403的材料为多晶硅，在后续工艺中会被去除；所述刻蚀阻挡层404的材料为氮化硅(SiN)，用于在后续工艺中作为第一层间介质层405的刻蚀停止层。
执行步骤S303，请参考图8，形成覆盖所述刻蚀阻挡层404的第一层间介质层405，所述第一层间介质层405具有与伪栅403表面齐平或低于所述伪栅403表面的子表面407。
所述第一层间介质层405隔离半导体器件中的导电元件。在本发明的实施例中，所述第一层间介质层405还用于填充相邻两个伪栅403之间的间隙；所述第一层间介质层405的材料为氧化物，例如二氧化硅；所述第一层间介质层405的障度为400～1000
所述第一层间介质层405的形成工艺为：在低于450℃的条件下采用高深宽比(HARP：high aspect ratio process)生长工艺在刻蚀阻挡层404的表面沉积二氧化硅薄膜，考虑到后续过程中第一层间介质层405表面用于形成研磨阻挡层，以保护所述第一层间介质层405不被研磨颗粒损害，避免形成凹坑，控制所述高深宽比生长工艺的参数，以使所述沉积的第一层间介质层405的厚度与所述刻蚀阻挡层404的厚度之和小于或等于所述伪栅403的高度，从而使得第一层间介质层405的子表面407与伪栅403表面齐平或低于所述伪栅403表面。由于采用高深宽比(HARP)生长工艺形成第一层间介质层405，而且考虑到热平衡效应，第一层间介质层405未经退火处理，所述第一层间介质层405的组织比较疏松。
需要说明的是，所述第一层间介质层405的形成方法还可以为高深宽比生长工艺和刻蚀工艺。具体为：先采用高深宽比生长工艺在所述刻蚀阻挡层404表面形成二氧化硅薄膜，所述二氧化硅薄膜的表面高于所述伪栅403；然后在所述二氧化硅薄膜表面形成光刻胶层(未图示)，所述光刻胶层具有开口，所述开口的位置对应所述第一层间介质层405的子表面407的位置；以所述光刻胶层为掩膜，刻蚀所述第一层间介质层405，使得第一层间介质层405具有与所述伪栅403表面齐平或低于所述伪栅403表面的子表面407。
所述子表面407为平行于基底402且位于伪栅403两边的第一层间介质层405的表面。在本实施例中，所述子表面407为平行于基底402且位于相邻两个伪栅403之间的第一层间介质层405的表面。
执行步骤S305，请参考图9，形成位于所述子表面407的研磨阻挡层409。
所述研磨阻挡层409用于在后续过程中保护第一层间介质层405不被研磨颗粒损害，形成凹坑；所述研磨阻挡层409的侧壁与位于伪栅403侧壁的刻蚀阻挡层404具有间距，如果所述间距的宽度太大，那么在后续过程中则不能有效的保护第一层间介质层405，所述第一层间介质层405的表面依然可能形成凹坑。因此，在本发明的实施例中，所述间距的宽度为0～1000
所述研磨阻挡层409形成在第一层间介质层405的子表面。在本实施例中，为不再额外的增加掩膜或光刻工艺，节省工艺步骤，简化工艺。在形成所述研磨阻挡层409的同一工艺步骤中，还形成有研磨阻挡薄膜410。所述研磨阻挡层409和所述研磨阻挡薄膜410覆盖第一层间介质层405的表面。所述研磨阻挡薄膜410具有和研磨阻挡层409相同的厚度，且采用相同的材料。
需要说明的是，所述研磨阻挡薄膜410会在后续过程中被去除，因此并不会影响半导体器件的性能。
所述研磨阻挡层409的材料为氮化硅，由于研磨阻挡层409与刻蚀阻挡层404具有相同的抛光速率，因此可以用于保护第一层间介质层405在后续的抛光过程中不被研磨颗粒损坏，避免形成凹坑；所述研磨阻挡层409的厚度为200～800
所述研磨阻挡层409的形成工艺为沉积工艺，例如物理或化学气相沉积。
上述步骤完成之后，本发明的实施例的半导体器件的形成方法还包括：
执行步骤S307，请参考图10，形成覆盖所述研磨阻挡层409的第二层间介质层411。
由于第一层间介质层405较薄，不便于化学机械抛光，形成第二层间介质层411的目的就是为了增加介质层的厚度，方便后续的化学机械抛光；所述第二层间介质层411采用的材料为氧化物，例如二氧化硅；所述第二层间介质层411的形成工艺为正硅酸乙酯沉积(TEOS)，形成的第二层间介质层411组织致密。由于形成第二层间介质层411的正硅酸乙酯沉积(TEOS)已为本领域技术人员所熟知，在此不再赘述。
在本实施例中，由于在形成研磨阻挡层409的同一工艺步骤中还形成有研磨阻挡薄膜410，因此所述第二层间介质层411覆盖所述研磨阻挡层409和所述研磨阻挡薄膜410。
需要说明的是，本发明的实施例中，所述第一层间介质层405和第二层间介质层411的材料可以相同，也可以不相同。
执行步骤S309，请参考图11，平坦化所述第二层间介质层411，去除第二层间介质层411中位于伪栅表面403的块状结构和部分研磨阻挡薄膜410，暴露出第一层间介质层405。
在本发明的实施例中，在形成研磨阻挡层409时还形成有研磨阻挡薄膜410，在此步骤中还需要平坦化研磨阻挡薄膜410。平坦化所述第二层间介质层411和研磨阻挡薄膜410的方法为化学机械抛光。由于所述第二层间介质层411和研磨阻挡薄膜410的组织较为致密，可以采用较快的抛光速率。
需要说明的是，受伪栅403的影响，所述第二层间介质层411并不是完全平整的，而是在伪栅403上方的第二层间介质层411的厚度高于相邻伪栅403之间的第二层间介质层411厚度，位于伪栅403上方的第二层间介质层411即为块状结构。
执行步骤S311，请参考图12，继续平坦化所述第二层间介质层411和第一层间介质层405，暴露出刻蚀阻挡层404。
平坦化所述第二层间介质层411和第一层间介质层405的同时，还包括平坦化研磨阻挡薄膜410和研磨阻挡层409或者研磨阻挡薄膜410。平坦化所述第二层间介质层411、研磨阻挡薄膜410、研磨阻挡层409和第一层间介质层405的方法为化学机械抛光的方法。由于存在组织较为疏松的第一层间介质层405，因此在此步骤中的抛光速率略小于步骤S309中的抛光速率。
由于第一层间介质层405具有与所述伪栅403表面齐平或低于所述伪栅403表面的子表面，在执行完此步骤后，所述第一层间介质层405表面还有研磨阻挡层409的保护。
执行步骤S313，请参考图13，最后平坦化所述刻蚀阻挡层404和研磨阻挡层409，暴露出伪栅403。
在本发明的实施例中，平坦化所述刻蚀阻挡层404和研磨阻挡层409的方法为化学机械抛光。在化学机械抛光过程中，由于受到研磨阻挡层409的保护，第一层间介质层405不会被研磨到，因此避免了在伪栅403周边的第一层间介质层405内形成凹坑的现象。
在本发明的另一实施例中，公开了一种半导体器件的结构，请参考图14，所述半导体器件的结构包括：
基底502；
位于基底502表面的伪栅503；
覆盖所述伪栅503和基底502的刻蚀阻挡层504；
覆盖所述刻蚀阻挡层504表面的第一层间介质层505，所述第一层间介质层505具有与伪栅503表面齐平或低于所述伪栅503表面的子表面507；
位于所述子表面507的研磨阻挡层509；
覆盖所述研磨阻挡层509和第一层间介质层505的第二层间介质层511。
与上一实施例不同，在本发明的实施例中，在形成研磨阻挡层509时未保留与所述研磨阻挡层509在同一工艺步骤中形成的研磨阻挡薄膜(未图示)，需要额外的增加掩膜或光刻工艺。
本发明实施例的其他结构和形成方法与上一实施例相同，在此不再赘述。
需要说明的是，本发明的上述实施例中提到的凹坑均形成在伪栅较为稀疏区域的第一层间介质层区域，而伪栅较为密集区域的第一层间介质层表面则可以不形成研磨阻挡层。
综上，本发明的实施例的半导体器件的结构及其形成方法，在刻蚀阻挡层表面形成第一层间介质层，所述第一层间介质层具有与伪栅表面齐平或低于所述伪栅表面的子表面，并且在第一层间介质层表面增加了研磨阻挡层。因此在后续的化学机械抛光过程中，研磨阻挡层起到了保护第一层间介质层的作用，不会抛光到第一层间介质层，解决了伪栅周边的第一层间介质层在抛光时损坏，形成凹坑的问题，从而获得了稳定的金属栅极厚度，后续填充金属形成高K金属栅极的时候，也不会有金属残留在第一层间介质层的凹坑中，提高了半导体器件的性能。
进一步的，在本发明的实施例中，在形成所述研磨阻挡层的同一工艺步骤中，还形成有位于所述第一层间介质层表面的研磨阻挡薄膜，所述研磨阻挡层和研磨阻挡薄膜覆盖第一层间介质层表面，因此不需要额外增加掩膜或光刻工艺单独形成研磨阻挡层，形成工艺简单且所述研磨阻挡薄膜在后续工艺中被去除，不会影响半导体器件的性能。
本发明的实施例虽然已以较佳实施例公开如上，但其并不是用来限定本发明的实施例，任何本领域技术人员在不脱离本发明的实施例的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明的实施例技术方案做出可能的变动和修改，因此，凡是未脱离本发明的实施例技术方案的内容，依据本发明的实施例的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明的实施例技术方案的保护范围。
Claims (15)
1.一种半导体器件的结构，包括：
基底；
位于基底表面的伪栅；
覆盖所述伪栅和基底的刻蚀阻挡层；
其特征在于，还包括：
覆盖所述刻蚀阻挡层表面的第一层间介质层，所述第一层间介质层具有与伪栅表面齐平或低于所述伪栅表面的子表面；
位于所述子表面的研磨阻挡层。
2.如权利要求1所述的半导体器件，其特征在于，所述研磨阻挡层的侧壁与位于伪栅侧壁的刻蚀阻挡层具有间距，所述间距的宽度为0～1000
3.如权利要求1所述的半导体器件，其特征在于，所述第一层间介质层的厚度为300～1000
4.如权利要求1所述的半导体器件，其特征在于，所述研磨阻挡层的厚度为200～800
5.如权利要求1所述的半导体器件，其特征在于，所述研磨阻挡层的材料为氮化硅。
6.如权利要求1所述的半导体器件，其特征在于，还包括：覆盖所述第一层间介质层和所述研磨阻挡层表面的第二层间介质层。
7.如权利要求1所述的半导体器件，其特征在于，还包括：研磨阻挡薄膜，所述研磨阻挡薄膜与所述研磨阻挡层在同一工艺步骤中形成，且覆盖所述第一层间介质层。
8.如权利要求7所述的半导体器件，其特征在于，还包括：覆盖所述研磨阻挡层和所述研磨阻挡薄膜表面的第二层间介质层。
9.一种半导体器件的形成方法，包括：
提供基底，所述基底表面形成有伪栅、以及覆盖所述伪栅和基底的刻蚀阻挡层；
其特征在于，还包括：
形成覆盖所述刻蚀阻挡层表面的第一层间介质层，所述第一层间介质层具有与伪栅表面齐平或低于所述伪栅表面的子表面；
形成位于所述子表面的研磨阻挡层。
10.如权利要求9所述的半导体器件的形成方法，其特征在于，所述研磨阻挡层的形成工艺为物理或化学气相沉积。
11.如权利要求9所述的半导体器件的形成方法，其特征在于，所述第一层间介质层的形成工艺为采用高深宽比生长工艺在刻蚀阻挡层的表面沉积二氧化硅薄膜，控制所述高深宽比生长工艺的参数，以使所述沉积的第一层间介质层的厚度与所述刻蚀阻挡层的厚度之和小于或等于所述伪栅的高度，从而使得第一层间介质层的子表面与伪栅表面齐平或低于所述伪栅表面。
12.如权利要求9所述的半导体器件的形成方法，其特征在于，所述第一层间介质层的形成工艺为先采用高深宽比生长工艺在所述刻蚀阻挡层表面形成二氧化硅薄膜，所述二氧化硅薄膜的表面高于所述伪栅；然后在所述二氧化硅薄膜表面形成光刻胶层，所述光刻胶层具有与所述第一层间介质层的子表面的位置相对应的开口；以所述光刻胶层为掩膜，刻蚀所述第一层间介质层，使得第一层间介质层具有与所述伪栅表面齐平或低于所述伪栅表面的子表面。
13.如权利要求9所述的半导体器件的形成方法，其特征在于，还包括：形成覆盖所述第一层间介质层和所述研磨阻挡层表面的第二层间介质层。
14.如权利要求9所述的半导体器件的形成方法，其特征在于，还包括：在形成所述研磨阻挡层的同一工艺步骤中，形成覆盖所述第一层间介质层的研磨阻挡薄膜。
15.如权利要求14所述的半导体器件的形成方法，其特征在于，还包括：形成覆盖所述研磨阻挡层和所述研磨阻挡薄膜表面的第二层间介质层。
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| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN102760751A true CN102760751A (zh) | 2012-10-31 |
| CN102760751B CN102760751B (zh) | 2016-03-16 |
Family
ID=47055142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| CN201110107496.9A Active CN102760751B (zh) | 2011-04-27 | 2011-04-27 | 半导体器件的结构及形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN102760751B (zh) |
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| Publication number | Publication date |
|---|---|
| CN102760751B (zh) | 2016-03-16 |
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