CN111987006A - 一种半导体结构及其制造方法 - Google Patents
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Abstract
本发明公开了一种半导体结构及其制造方法，包括：提供一衬底，所述衬底上包括一层叠结构；刻蚀所述层叠结构，并以所述衬底作为停止层，用以在所述层叠结构中形成至少一个沟槽；形成钝化层于所述沟槽及所述层叠结构上，其中，所述第一氧化层至少包括第一部分，第二部分和第三部分，所述第一部分，所述第二部分和所述第三部分的厚度不同；形成第二氧化层于所述第一氧化层上，所述第二氧化层的厚度大于所述第一氧化层的厚度；对所述第二氧化层进行平坦化处理，且在所述沟槽两侧的所述第一氧化层上保留预设高度的所述第二氧化层。本发明能够避免由于产生对不同氧化层的研磨率不同而产生应力造成裂纹，从而避免金属裂纹的产生，以提高产品的良率。
Description
技术领域
本发明属于半导体领域，具体涉及了一种半导体结构及其制造方法。
背景技术
对于高性能高可靠性集成电路来说，其芯片表面的钝化已成为不可缺少的工艺措施之一。氧化层用以器件之间以及布线之间的电气隔离，以及把器件与周围环境气氛隔离开来，以增强器件对外来离子沾污的阻挡能力，保护器件内部的互联和防止收到机械和化学损伤。
氧化层的种类和结构对于互联线内部形成应力及应力释放快慢影响很大，现有的芯片的钝化层包括氧化层和氮化层，在沉积氧化层和氮化层时，由于金属凸块的存在，氧化层和氮化层覆盖在金属凸块上。在集成电路的制备过程中，如沉积、抛光、光刻等都会有温度的变化，使得金属凸块的侧壁和芯片表面的氧化层相互挤压，内部应力发生变化，从而形成针孔、裂纹或脱落等缺陷，引起芯片内部的形变以及互联导线短路或开路，造成器件失效，在现有技术中，在晶圆氧化层的制造过程中由于产生应力从而造成裂纹，进一步造成金属裂纹，致使现有产品良率较低。
发明内容
为解决上述技术问题，本发明提出一种半导体结构及其制造方法，通过在所述衬底上形成一层叠结构，并刻蚀所述层叠结构形成多个沟槽，所述沟槽部分露出所述衬底，并在所述层叠结构上沉积一层第一氧化层已覆盖所述层叠结构，并部分填充所述沟槽部分，再在所述第一氧化层上沉积一层第二氧化层，研磨所述第二氧化层，并所述沟槽两侧的所述第一氧化层上保留所述预设厚度，从而避免产生金属裂纹。
本发明提出一种半导体结构的制造方法，包括：
提供一衬底，所述衬底上包括一层叠结构；
刻蚀所述层叠结构，并以所述衬底作为停止层，用以在所述层叠结构中形成至少一个沟槽；
形成第一氧化层于所述沟槽及所述层叠结构上，其中，所述第一氧化层至少包括第一部分，第二部分和第三部分，所述第一部分，所述第二部分和所述第三部分的厚度不同；
形成第二氧化层于所述第一氧化层上，所述第二氧化层的厚度大于所述第一氧化层的厚度；
对所述第二氧化层进行平坦化处理，且在所述沟槽两侧的所述第一氧化层上保留预设高度的所述第二氧化层。
在本发明的一个实施例中，所述层叠结构包括一顶层金属层，所述第一氧化层形成于所述顶层金属层和所述沟槽上。
在本发明的一个实施例中，所述第一部分位于所述顶层金属层和所述沟槽上，所述第一部分的厚度为200埃~800埃。
在本发明的一个实施例中，所述第二部分位于所述第一部分上，所述第二部分的厚度为2500埃~4500埃。
在本发明的一个实施例中，所述第三部分位于所述第二部分上，所述第三部分的厚度为4000埃~5000埃。
在本发明的一个实施例中，所述第一氧化层通过高密度等离子沉积法形成。
在本发明的一个实施例中，所述第一氧化层的厚度为8000埃~10000埃。
在本发明的一个实施例中，对所述第二氧化层进行平坦化处理前所述第二氧化层的厚度为11000埃~14000埃。
在本发明的一个实施例中，所述预设高度为500埃~1500埃。
本发明还提出一种半导体结构，所述半导体结构应用了所述半导体结构的制造方法，所述半导体结构包括：
衬底，所述衬底上形成有一层叠结构；
至少一个沟槽，位于所述层叠结构中；
第一氧化层，位于所述沟槽和所述层叠结构上，其中，所述第一氧化层至少包括第一部分，第二部分和第三部分，所述第一部分，所述第二部分和所述第三部分的厚度不同；
第二氧化层，位于所述第一氧化层上。
本发明提出一种半导体结构及其制造方法，通过在所述衬底上形成一层叠结构，所述层叠结构包括一顶层金属层，刻蚀所述层叠结构，并以所述衬底作为停止层，用以在所述层叠结构中形成至少一个沟槽，所述沟槽部分露出所述衬底，并在所述顶层金属层上沉积一层第一氧化层已覆盖所述顶层金属层，并部分填充所述沟槽部分，所述第一氧化层至少包括第一部分，第二部分和第三部分，所述第一部分，所述第二部分和所述第三部分的厚度不同，再在所述第一氧化层上沉积一层第二氧化层以覆盖所述第一氧化层，并填充所述沟槽，对所述第二氧化层进行平坦化处理，研磨所述第二氧化层，并保留所述预设厚度。通过对所述第二氧化层进行平坦化处理时，由于研磨垫对不同材料的研磨率不同而产生应力，从而造成金属裂纹，本发明通过在所述沟槽两侧的所述第一氧化层上保留所述预设厚度的所述第二氧化层，从而进行化学机械抛光工艺研磨时，以避免研磨垫对所述第二氧化层进行研磨后继续对所述第一氧化层进行研磨而产生应力，从而避免产生金属裂纹，以提高产品的良品率，本发明适用性广，在晶圆进行化学机械抛光工艺时均可使用。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明提出的一种半导体结构的制造方法步骤流程图。
图2为本发明一实施例中半导体结构衬底结构示意图。
图3为本发明一实施例中刻蚀沟槽示意图。
图4为本发明一实施例中沉积第一部分示意图。
图5为本发明一实施例中沉积第二部分示意图。
图6为本发明一实施例中沉积第三部分示意图。
图7为本发明一实施例中沉积第二氧化层示意图。
图8为本发明一实施例中执行平坦化示意图。
图9为本发明提出的一种半导体结构示意图。
标号说明：
200衬底；210层叠结构；211顶层金属层；212沟槽；220第一氧化层；221第一部分；222第二部分；223第三部分；230第二氧化层；240研磨垫。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
为改善在制造半导体时执行化学机械抛光工艺的过程中产生金属裂纹，本发明提出一种半导体结构的制造方法，如图1所示，所述方法包括：
S1、提供一衬底，所述衬底上包括一层叠结构；
S2、刻蚀所述层叠结构，并以所述衬底作为停止层，用以在所述层叠结构中形成至少一个沟槽；
S3、形成第一氧化层于所述沟槽及所述层叠结构上，其中，所述第一氧化层至少包括第一部分，第二部分和第三部分，所述第一部分，所述第二部分和所述第三部分的厚度不同；
S4、形成第二氧化层于所述第一氧化层上，所述第二氧化层的厚度大于所述第一氧化层的厚度；
S5、对所述第二氧化层进行平坦化处理，且在所述沟槽两侧的所述第一氧化层上保留预设高度的所述第二氧化层。
如图1及图2所示，在本实施例中，在步骤S1中，提供衬底200，所述衬底200为硅衬底。在其他实施例中，所述衬底200的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底200还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。如图2所示，在本实施例中，在所述衬底200包括一层叠结构210，所述层叠结构210至少包括例如7层或更多层金属层。在一些实施例中，所述层叠结构还包括栅氧化层、栅层、接触孔层和多层通孔层。所述层叠结构210包括一顶层金属层211，所述顶层金属层211用于在后续工艺中与导电层相接触，从而实现与外部电路的连接。本实施例中，所述顶层金属层211的材料为铜或铝。在其他实施例中，所述顶层金属层211的材料还可以为铝或铝铜合金等导电材料，所述金属材料铝的沉积方法可以为化学气相沉积法、物理气相沉积法或原子层沉积法等，在本实施中，所述金属材料铝的沉积方法可例如为化学气相沉积法。
如图1及图3所示，在本实施例中，在步骤S2中，刻蚀所述层叠结构210，并以所述衬底200作为停止层，用以在所述层叠结构210中形成至少一个沟槽212，所述沟槽212为后续形成第一氧化层提供空间位置。具体地，形成所述沟槽212的步骤包括：
S2.1、在所述顶层金属层211上形成光刻胶层(未显示)，所述光刻胶层中定义有沟槽图形；
S2.2、以所述光刻胶层为掩膜，并以所述衬底200为停止层，刻蚀所述层叠结构210，直至露出所述衬底200，在所述层叠结构中形成露出所述衬底200的沟槽212；
S2.3、去除所述光刻胶层。
如图4所示，在本实施例中，在步骤S3中，在所述顶层金属层211和所述沟槽212上沉积一层第一部分221，所述第一部分221的厚度例如为200埃~800埃，在本实施例中，所述第一部分221的厚度例如为500埃。所述第一部分221由高密度等离子体氧化物组成，所述氧化物可以为二氧化硅(SiO2)层、氧化铝(Al2O3)层、二氧化钛(TiO2)层、氧化铁(Fe2O3)层等，在本实施例中，所述第一部分221可以为二氧化硅(SiO2)层。形成高密度等离子体膜作为第一部分221，以覆盖所述顶层金属层211和所述衬底200，并部分填充所述沟槽212。通过执行高密度等离子体化学汽相沉积来沉积氧化层。所述第一部分221的形成方法可以采用化学气相沉积法，例如低温化学气相沉积、低压化学气相沉积、快热化学气相沉积、等离子体增强化学气相沉积等，在本实施例中，所述高密度等离子体氧化物层的形成方法为高密度等离子体化学气相淀积，通过高密度等离子体化学气相淀积法沉积一层氧化层覆盖所述顶层金属层211，并且部分填充所述沟槽212。
如图4所示，在本发明的一实施方式中，在所述高密度等离子体化学气相沉积过程中同时包含了沉积和蚀刻工艺，在沉积过程中通常选用SiH4和O2来实现反应，在蚀刻工艺中通常选用Ar和O2的溅射来完成。在高密度等离子体化学气相淀积反应腔中控制等离子体的密度在，同时施加偏压来控制等离子的轰击能量，控制所述沉积温度低于400℃，以避免对金属层造成损伤，同时高的热负荷会引起衬底200的热应力，因此控制所述高密度等离子体氧化物层的沉积温度在400℃以下。
如图5所示，在本实施例中，在所述第一部分221上沉积一层第二部分222，所述第二部分222的厚度例如为2500埃~4500埃，在本实施例中，所述第二部分222的厚度例如为3500埃。所述第二部分222由高密度等离子体氧化物组成，所述氧化物可以为二氧化硅层、氧化铝层、二氧化钛层、氧化铁层等，在本实施例中，所述第二部分222可以为二氧化硅层。形成高密度等离子体膜作为第二部分222，以覆盖所述第一部分221，并部分填充所述沟槽212。在本实施例中形成所述第二部分222的方法与形成所述第一部分221的方法类似。
如图6所示，在本实施例中，在所述第二部分222上沉积一层第三部分223，所述第三部分223的厚度例如为4000埃~5000埃，在本实施例中，所述第三部分223的厚度例如为5000埃。所述第三部分223由高密度等离子体氧化物组成，所述氧化物可以为二氧化硅层、氧化铝层、二氧化钛层、氧化铁层等，在本实施例中，所述第三部分223可以为二氧化硅层。形成高密度等离子体膜作为第三部分223，以覆盖所述第二部分222，并填充所述沟槽212。在本实施例中形成所述第三部分222的方法与形成所述第二部分222的方法类似。
如图6所示，在本实施例中，所述第一氧化层220至少包括第一部分221，第二部分222和第三部分223，所述第一部分221，所述第二部分222和所述第三部分223的厚度不同，在本实施例中，所述第一氧化层220通过高密度等离子沉积法形成。
如图6所示，在本实施例中，所述高密度等离子体氧化物层的厚度例如为8000埃~10000埃，例如为9000埃，在9000埃时能获得良好的效果，但是并不局限于9000埃这一数值。
如图6所示，在本实施例中，在所述顶层金属层211和所述沟槽212上沉积一层第一氧化层220，所述第一氧化层220由高密度等离子体氧化物组成，所述氧化物可以为二氧化硅层、氧化铝层、二氧化钛层、氧化铁层等，在本实施例中，所述第一氧化层220可以为二氧化硅层。形成高密度等离子体膜作为第一氧化层220，以覆盖所述顶层金属层211和所述衬底200，并部分填充所述沟槽212。通过执行高密度等离子体化学气相沉积来沉积氧化层。所述第一氧化层220的形成方法可以采用化学气相沉积法，例如低温化学气相沉积、低压化学气相沉积、快热化学气相沉积、等离子体增强化学气相沉积等，在本实施例中，所述高密度等离子体氧化物层的形成方法为高密度等离子体化学气相淀积，通过高密度等离子体化学气相淀积法沉积一层第一氧化层220覆盖所述顶层金属层211，并且部分填充所述沟槽212。高密度等离子体化学气相淀积法是在高真空下和在高等离子体激励电压下执行的一种类型的等离子体增强化学气相淀积，以改善填充小的高纵横比结构的能力，通过在形成氧化层期间交替沉积模式和溅射模式来执行高密度等离子体化学气相淀积。
如图6所示，在本实施例中，所述第一氧化层220为高密度等离子体层，通过高密度等离子沉积方法在250℃到400℃及1到15mTorr压力下通过注入硅烷气体及氧气并施加1000到5000W的源功率及1000到4000W的偏置功率形成，其中，所述高密度等离子体层通过在30到150sccm的流速下注入硅烷气体及在40到300sccm的流速下注入氧气形成。
如图7所示，在本实施例中，在步骤S4中，在所述第一氧化层220上沉积一层第二氧化层230，所述第二氧化层230的厚度大于所述第一氧化层220的厚度，所述第二氧化层230的厚度例如为11000埃~14000埃，在本实施例中，所述第二氧化层230的厚度例如为13000埃。所述第二氧化层230可以通过物理气相沉积、化学气相沉积、原子层沉积等，进一步，所述第二氧化层230可以为氧化硅层，包括利用热化学气相沉积制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，也可以为以四乙氧基硅烷(TEOS)形成的氧化硅的材料层，以四乙氧基硅烷(TEOS)形成的氧化硅的材料层称为TEOS层。在本实施例中，所述第二氧化层为TEOS氧化硅。TEOS沉积方法可以选用化学气相沉积法、物理气相沉积法或原子层沉积法中的一种，在本实施中，TEOS沉积方法可例如为化学气相沉积法。
如图8所示，在本实施例中，在步骤S5中，对所述第二氧化层230进行平坦化处理，且在所述沟槽212两侧的所述第一氧化层220上保留预设高度的所述第二氧化层230，所述预设高度例如为500埃~1500埃，在本实施例中，所述预设高度例如为1000埃，通过对所述第二氧化层230进行平坦化处理时，在所述沟槽212两侧的所述第一氧化层220上保留所述预设厚度的所述第二氧化层230，以避免在进行化学机械抛光工艺研磨时，研磨垫240对所述第二氧化层230进行研磨后继续对所述第一氧化层220进行研磨，由于研磨垫240对不同材料的研磨率不同而产生应力，从而产生金属裂纹，通过在所述沟槽212两侧的所述第一氧化层220上保留所述预设厚度的所述第二氧化层230以避免金属裂纹的产生，从而以提高产品的良品率。在本实施例中，通过化学机械抛光中研磨垫240对所述第二氧化层230进行研磨，并保留所述预设高度。在本实施例中，用氧化物作磨料，用化学机械抛光平整淀积的含磷四乙氧基硅(P TEOS)层表面，除去部分含磷四乙氧基硅(P TEOS)层，化学机械抛光平整处理后的含磷四乙氧基硅(P TEOS)层厚度例如为1000埃。用于氧化硅沉积的流速：对于TEOS例如为500mg/min或53.8sccm，对于O2例如为1000sccm，对于氦气例如为1000sccm，腔室压力例如为8托，功率例如为800W，沉积温度例如为350℃。
在一些实施例中，对所述第二氧化层230进行平坦化处理后保留预设高度的所述第二氧化层230上沉积一层氮化层，所述氮化层例如为氮化硅，所述氮化硅的厚度例如为3300埃~5300埃。使用等离子体增强化学气相沉积法在第二氧化层上制作氮化硅膜，其中氮气流量例如为15-25L/min、氨气流量例如为0.5-1L/min、硅烷流量例如为2.5-3.5L/min，压力例如为1-1.5Torr，电极间距例如为30-38mm，射频功率例如为6-8kw，持续时间例如为8-15s，处理温度例如为350-400℃。在一些实施例中，在沉积所述氮化层前进行清洗和退火，以便去除颗粒和晶圆中的游离电子。
如图9所示，在本实施例中，本发明还提出一种半导体结构，所述半导体结构通过所述半导体结构制造方法形成，所述半导体结构包括衬底200，所述衬底200为硅衬底。在其他实施例中，所述衬底200的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底200还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。所述衬底200包括一层叠结构210，所述层叠结构210至少包括例如7层或更多层金属层，所述层叠结构包括一顶层金属层211，所述顶层金属层211上形成有至少一个沟槽212，所述沟槽212通过刻蚀所述层叠结构并以所述衬底200为停止层而形成。
如图9所示，在本实施例中，在所述衬底200和所述沟槽212上沉积有一层第一氧化层220，所述第一氧化层220通过高密度等离子体沉积法沉积氧化硅形成，所述第一氧化层220的厚度例如为8000埃~10000埃，在本实施例中，所述第一氧化层220的厚度例如为9000埃。
如图9所示，在本实施例中，所述第一氧化层220至少包括第一部分221，第二部分222和第三部分223，所述第一部分221位于所述衬底200和所述沟槽212上，所述第一部分的厚度为200埃~800埃，在本实施例中，所述第一部分221的厚度例如为500埃。所述第二部分222位于所述一第一氧化层221上，所述第二部分的厚度例如为2500埃~4500埃，在本实施例中，所述第二部分222的厚度例如为3500埃。所述第三部分223位于所述第二部分222上，所述第三部分的厚度例如为4000埃~5000埃，在本实施例中，所述第三部分223的厚度例如为5000埃。所述第一部分221，第二部分222和第三部分223通过高密度等离子体沉积法沉积氧化硅形成。
如图9所示，在本实施例中，在所述第一氧化层220上形成有第二氧化层230，所述第二氧化层230为以四乙氧基硅烷(TEOS)形成的氧化硅的材料层，以四乙氧基硅烷形成的氧化硅的材料层称为四乙氧基硅烷层。在本实施例中，所述第二氧化层为氧化硅。所述第二氧化层230在所述沟槽212两侧的厚度例如为500埃~1500埃，在本实施例中，所述第二氧化层230在所述沟槽212两侧的厚度例如为1000埃。在一些实施例中，在所述第二氧化层230上还沉积有一层氮化层，所述氮化层的材料例如为氮化硅，所述氮化层的厚度例如为3300埃~5300埃，例如为4300埃。
如图9所示，本实施例中，该半导体结构可以应用于多种集成电路中，所述集成电路例如是存储器电路，如随机存取存储器，动态随机存取存储器，同步随机存取存储器，静态随机存取存储器或只读存储器等等。所述集成电路还可以是逻辑器件，如可编程逻辑阵列，专用集成电路，合并式逻辑集成电路，射频电路或任意其他电路器件。所述集成电路还可以用于例如用户电子产品，如个人计算机，便携式计算机，游戏机，蜂窝式电话，个人数字助理，摄像机，数码相机，手机等各种电子产品中。
本发明提出一种半导体结构及其制造方法，通过在所述衬底上形成一层叠结构，所述层叠结构包括一顶层金属层，刻蚀所述顶层金属层至所述衬底中以形成多个沟槽，所述沟槽部分露出所述衬底，并在所述顶层金属层上沉积一层第一氧化层已覆盖所述顶层金属层，并部分填充所述沟槽部分，所述第一氧化层的厚度例如在8000埃和10000埃之间，所述第一氧化层至少包括第一部分，第二部分和第三部分，所述第一部分，所述第二部分和所述第三部分的厚度不同，再在所述第一氧化层上沉积一层第二氧化层以覆盖所述第一氧化层，并填充所述沟槽，所述第二氧化层的厚度例如为11000埃~14000埃，对所述第二氧化层进行平坦化处理，研磨所述第二氧化层，并保留所述预设厚度，所述预设高度例如为500埃~1500埃。由于研磨垫对不同材料的研磨率不同而产生应力，从而造成金属裂纹，本发明通过在所述沟槽两侧的所述第一氧化层上保留所述预设厚度的所述第二氧化层，从而进行化学机械抛光工艺研磨时，以避免研磨垫对所述第二氧化层进行研磨后继续对所述第一氧化层进行研磨而产生应力，从而避免产生金属裂纹，以提高产品的良品率。本发明适用性广，在晶圆第一氧化层进行化学机械抛光工艺时均可使用，本发明能够避免金属裂纹的产生，以提高产品的产量。
在整篇说明书中提到“一个实施例(one embodiment)”、“实施例(anembodiment)”或“具体实施例(a specific embodiment)”意指与结合实施例描述的特定特征、结构或特性包括在本发明的至少一个实施例中，并且不一定在所有实施例中。因而，在整篇说明书中不同地方的短语“在一个实施例中(in one embodiment)”、“在实施例中(inan embodiment)”或“在具体实施例中(in a specific embodiment)”的各个表象不一定是指相同的实施例。此外，本发明的任何具体实施例的特定特征、结构或特性可以按任何合适的方式与一个或多个其他实施例结合。应当理解本文所述和所示的发明实施例的其他变型和修改可能是根据本文教导的，并将被视作本发明精神和范围的一部分。
还应当理解还可以以更分离或更整合的方式实施附图所示元件中的一个或多个，或者甚至因为在某些情况下不能操作而被移除或因为可以根据特定应用是有用的而被提供。
另外，除非另外明确指明，附图中的任何标志箭头应当仅被视为示例性的，而并非限制。此外，除非另外指明，本文所用的术语“或”一般意在表示“和/或”。在术语因提供分离或组合能力是不清楚的而被预见的情况下，部件或步骤的组合也将视为已被指明。
如在本文的描述和在下面整篇权利要求书中所用，除非另外指明，“一个(a)”、“一个(an)”和“该(the)”包括复数参考物。同样，如在本文的描述和在下面整篇权利要求书中所用，除非另外指明，“在…中(in)”的意思包括“在…中(in)”和“在…上(on)”。
本发明所示实施例的上述描述(包括在说明书摘要中所述的内容)并非意在详尽列举或将本发明限制到本文所公开的精确形式。尽管在本文仅为说明的目的而描述了本发明的具体实施例和本发明的实例，但是正如本领域技术人员将认识和理解的，各种等效修改是可以在本发明的精神和范围内的。如所指出的，可以按照本发明所述实施例的上述描述来对本发明进行这些修改，并且这些修改将在本发明的精神和范围内。
本文已经在总体上将系统和方法描述为有助于理解本发明的细节。此外，已经给出了各种具体细节以提供本发明实施例的总体理解。然而，相关领域的技术人员将会认识到，本发明的实施例可以在没有一个或多个具体细节的情况下进行实践，或者利用其它装置、系统、配件、方法、组件、材料、部分等进行实践。在其它情况下，并未特别示出或详细描述公知结构、材料和/或操作以避免对本发明实施例的各方面造成混淆。
因而，尽管本发明在本文已参照其具体实施例进行描述，但是修改自由、各种改变和替换意在上述公开内，并且应当理解，在某些情况下，在未背离所提出发明的范围和精神的前提下，在没有对应使用其他特征的情况下将采用本发明的一些特征。因此，可以进行许多修改，以使特定环境或材料适应本发明的实质范围和精神。本发明并非意在限制到在下面权利要求书中使用的特定术语和/或作为设想用以执行本发明的最佳方式公开的具体实施例，但是本发明将包括落入所附权利要求书范围内的任何和所有实施例及等同物。因而，本发明的范围将只由所附的权利要求书进行确定。
Claims (10)
1.一种半导体结构的制造方法，其特征在于，包括：
提供一衬底，所述衬底上包括一层叠结构；
刻蚀所述层叠结构，并以所述衬底作为停止层，以在所述层叠结构中形成至少一个沟槽；
形成第一氧化层于所述沟槽及所述层叠结构上，其中，所述第一氧化层至少包括第一部分，第二部分和第三部分，所述第一部分，所述第二部分和所述第三部分的厚度不同；
形成第二氧化层于所述第一氧化层上，所述第二氧化层的厚度大于所述第一氧化层的厚度；
对所述第二氧化层进行平坦化处理，且在所述沟槽两侧的所述第一氧化层上保留预设高度的所述第二氧化层。
2.根据权利要求1所述的一种半导体结构的制造方法，其特征在于，所述层叠结构包括一顶层金属层，所述第一氧化层形成于所述顶层金属层和所述沟槽上。
3.根据权利要求2所述的一种半导体结构的制造方法，其特征在于，所述第一部分位于所述顶层金属层和所述沟槽上，所述第一部分的厚度为200埃~800埃。
4.根据权利要求3所述的一种半导体结构的制造方法，其特征在于，所述第二部分位于所述第一部分上，所述第二部分的厚度为2500埃~4500埃。
5.根据权利要求4所述的一种半导体结构的制造方法，其特征在于，所述第三部分位于所述第二部分上，所述第三部分的厚度为4000埃~5000埃。
6.根据权利要求1所述的一种半导体结构的制造方法，其特征在于，所述第一氧化层通过高密度等离子体沉积法形成。
7.根据权利要求1所述的一种半导体结构的制造方法，其特征在于，所述第一氧化层的厚度为8000埃~10000埃。
8.根据权利要求1所述的一种半导体结构的制造方法，其特征在于，对所述第二氧化层进行平坦化处理前所述第二氧化层的厚度为11000埃~14000埃。
9.根据权利要求1所述的一种半导体结构的制造方法，其特征在于，所述预设高度为500埃~1500埃。
10.一种如权利要求1-9任一项所述的制造方法制造的半导体结构，其特征在于，包括：
衬底，所述衬底上包括一层叠结构；
至少一个沟槽，位于所述层叠结构中；
第一氧化层，位于所述沟槽和所述层叠结构上，其中，所述第一氧化层至少包括第一部分，第二部分和第三部分，所述第一部分，所述第二部分和所述第三部分的厚度不同；
第二氧化层，位于所述第一氧化层上。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113113324A (zh) * | 2021-04-07 | 2021-07-13 | 捷捷半导体有限公司 | 一种钝化层制作方法 |
| CN115410906A (zh) * | 2022-10-31 | 2022-11-29 | 合肥晶合集成电路股份有限公司 | 半导体器件及其制作方法 |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09326432A (ja) * | 1996-03-15 | 1997-12-16 | Samsung Electron Co Ltd | トレンチ素子分離方法 |
| KR20000051692A (ko) * | 1999-01-25 | 2000-08-16 | 김규현 | 반도체 소자 분리를 위한 얕은 트렌치 제조 방법 |
| US20080220585A1 (en) * | 2007-03-09 | 2008-09-11 | Fujitsu Limited | Method of manufacturing a semiconductor device |
| CN101314852A (zh) * | 2007-05-30 | 2008-12-03 | 旺宏电子股份有限公司 | 蚀刻溶液、基板的表面处理方法及形成浅沟槽隔离的方法 |
| CN102201360A (zh) * | 2010-03-24 | 2011-09-28 | 中芯国际集成电路制造(上海)有限公司 | 沟槽隔离结构及其形成方法 |
| CN102760751A (zh) * | 2011-04-27 | 2012-10-31 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的结构及形成方法 |
| CN102969238A (zh) * | 2011-09-01 | 2013-03-13 | 中国科学院微电子研究所 | 提高隔离氧化物cmp均匀性的方法 |
| CN104425350A (zh) * | 2013-09-10 | 2015-03-18 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法 |
| CN104517884A (zh) * | 2013-09-27 | 2015-04-15 | 中芯国际集成电路制造(上海)有限公司 | 一种制作半导体器件的方法 |
-
2020
- 2020-10-16 CN CN202011106408.9A patent/CN111987006B/zh active Active
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09326432A (ja) * | 1996-03-15 | 1997-12-16 | Samsung Electron Co Ltd | トレンチ素子分離方法 |
| KR20000051692A (ko) * | 1999-01-25 | 2000-08-16 | 김규현 | 반도체 소자 분리를 위한 얕은 트렌치 제조 방법 |
| US20080220585A1 (en) * | 2007-03-09 | 2008-09-11 | Fujitsu Limited | Method of manufacturing a semiconductor device |
| CN101314852A (zh) * | 2007-05-30 | 2008-12-03 | 旺宏电子股份有限公司 | 蚀刻溶液、基板的表面处理方法及形成浅沟槽隔离的方法 |
| CN102201360A (zh) * | 2010-03-24 | 2011-09-28 | 中芯国际集成电路制造(上海)有限公司 | 沟槽隔离结构及其形成方法 |
| CN102760751A (zh) * | 2011-04-27 | 2012-10-31 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的结构及形成方法 |
| CN102969238A (zh) * | 2011-09-01 | 2013-03-13 | 中国科学院微电子研究所 | 提高隔离氧化物cmp均匀性的方法 |
| CN104425350A (zh) * | 2013-09-10 | 2015-03-18 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法 |
| CN104517884A (zh) * | 2013-09-27 | 2015-04-15 | 中芯国际集成电路制造(上海)有限公司 | 一种制作半导体器件的方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113113324A (zh) * | 2021-04-07 | 2021-07-13 | 捷捷半导体有限公司 | 一种钝化层制作方法 |
| CN113113324B (zh) * | 2021-04-07 | 2024-02-06 | 捷捷半导体有限公司 | 一种钝化层制作方法 |
| CN115410906A (zh) * | 2022-10-31 | 2022-11-29 | 合肥晶合集成电路股份有限公司 | 半导体器件及其制作方法 |
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Legal Events
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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