KR20120045484A - 반도체장치의 매립게이트 제조 방법 - Google Patents
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Abstract
본 발명은 갭필마진을 확보하고 급격한 비저항 증가에 의한 전기적 특성 열화를 방지할 수 있는 반도체장치의 매립게이트 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치의 매립게이트 제조 방법은 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 표면 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 티타늄질화막을 형성하는 단계; 상기 티타늄질화막의 표면에 텅스텐 함유 질화막을 형성하는 단계; 상기 텅스텐 함유 질화막의 표면에 함유된 질소를 제거하여 제1텅스텐막을 형성하는 단계; 및 상기 제1텅스텐막 상에 상기 트렌치를 매립하는 제2텅스텐막을 형성하는 단계를 포함하고, 상술한 본 발명은 텅스텐막에 의한 매립게이트의 저항 감소를 얻을 수 있고 저항균일도도 향상시킬 수 있다. 추가로 텅스텐핵생성층을 형성하지 않아도 되므로 추가되는 텅스텐핵성층에 의한 비저항 증가를 방지할 수 있고, 추가되는 텅스텐핵생성층 증착이 불필요하므로 텅스텐막 증착시 갭필마진을 확보할 수 있다.
Description
본 발명은 반도체장치 제조 방법에 관한 것으로서, 특히 매립게이트 제조 방법에 관한 것이다.
최근 메모리장치의 집적도가 증가함에 따라서 요구되는 유전용량의 확보가 점점 어려워지게 되었다. 이러한 문제점의 해결 방법으로 캐패시터의 유전용량 확보와 동시에 비트라인캐패시턴스(Bit Line capacitance)를 줄여 작은 유전용량에서도 센싱마진(sensing margin)을 가질 수 있는 방법이 도입되었다. 이러한 방법중 하나가 게이트(Gate)를 트렌치(trench) 내부에 매립하는 매립게이트(Buried gate; BG) 구조이다. 매립게이트 구조를 적용하면 매립게이트와 비트라인간의 기생캐패시턴스를 줄일 수 있다.
도 1a 및 도 1b는 종래기술에 따른 반도체장치의 매립게이트 제조 방법을 도시한 도면이다.
도 1a을 참조하면, 반도체기판(11)에 STI(Shalow Trench Isolation) 공정을 통해 소자분리막(12)을 형성한다. 소자분리막(12)에 의해 활성영역(13)이 정의된다.
패드막(14)과 하드마스크막(15)을 식각장벽으로 이용한 식각공정을 통해 매립게이트가 형성될 트렌치(16)를 형성한다.
트렌치(16)를 포함한 전면에 게이트절연막(17)을 형성한다.
게이트절연막(17) 상에 티타늄질화막(TiN, 18)을 얇게 증착한 후 트렌치(16)를 매립하도록 텅스텐막(W, 19)을 증착한다.
도 1b에 도시된 바와 같이, 화학적기계적연마(Chmeical Mechanical Polishing) 및 에치백(Etchback)을 순차적으로 진행하여 텅스텐막과 티타늄질화막을 일정 깊이 리세스시킨다. 이에 따라, 티타늄질화막(18)과 텅스텐막(19)의 이중구조로 된 매립게이트(BG)가 형성된다.
상술한 종래기술에서는 매립게이트(BG)로서 티타늄질화막(18)과 텅스텐막(19)의 적층구조(TiN/W)를 적용하고 있으나, 매립게이트(BG)가 매립될 트렌치(16)의 선폭 감소에 따라 공정상, 전기적 특성상 여러가지 문제점이 대두되고 있다.
특히, 트렌치(16)의 선폭이 감소함에 따라 텅스텐막(19)이 매립될 공간이 급격히 줄어들게 된다. 예를 들어 30nm 급 메모리장치에서는 트렌치(16) 표면 상에 게이트절연막(17)을 형성하고 나면 티타늄질화막(18)과 텅스텐막(19)을 증착할 공간이 약 20nm 남게 되며, 이에 따라 트렌치(16)의 한쪽 측벽(sidewall)당 증착할 수 있는 두께는 10nm가 남아있게 된다. 일반적으로 티타늄질화막(18) 위에 화학기상증착법(Chemical Vapor Deposition; CVD)을 이용하여 텅스텐막(19)을 증착할 경우 수 nm 정도의 핵생성층을 형성하는 것이 필요하다. 핵생성층은 비정질이거나 또는 아주 미세한 결정(grain)으로 이루어져 있어 텅스텐막의 두께가 얇아질수록 핵생성층의 비율이 증가하게 되어 전체 텅스텐막의 비저항이 급격하게 증가하게 된다.
따라서, 트렌치의 선폭이 미세해짐에 따라 티타늄질화막/텅스텐막(TiN/W)의 이중층을 사용하는 장점(저저항의 텅스텐막을 이용하는 장점)이 소멸되어 결과적으로는 요구되는 게이트 저항 값을 만족시키지 못하게 되는 문제점이 있다. 또한 미세한 임계치수(Critical Dimension; CD) 변화에 따라 텅스텐막의 비저항이 급격히 변하게 되기 때문에 저항의 균일도(uniformity) 특성도 급격히 떨어지게 되는 문제점이 발생한다.
위와 같은 문제점들을 해결하는 방법으로서 티타늄질화막(TiN)을 단독으로 사용하는 방법이 제안되고 있으나 티타늄질화막 자체의 저항을 낮게 만들어야 하는 문제점이 있고, 저항을 낮게 하는 공정을 사용할 경우 양산성 측면에서 문제점이 제기되고 있어 이를 극복할 수 있는 공정이 필요한 상황이다.
본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 매립게이트 공정시 갭필마진을 확보하고 텅스텐막의 급격한 비저항 증가에 의한 전기적 특성 열화를 방지할 수 있는 반도체장치 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치의 매립게이트 제조 방법은 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 표면 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 티타늄질화막을 형성하는 단계; 상기 티타늄질화막의 표면에 텅스텐 함유 질화막을 형성하는 단계; 상기 텅스텐 함유 질화막의 표면에 함유된 질소를 제거하여 제1텅스텐막을 형성하는 단계; 및 상기 제1텅스텐막 상에 상기 트렌치를 매립하는 제2텅스텐막을 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 티타늄질화막을 형성하는 단계는, 화학기상증착법을 이용하여 진행하는 것을 특징으로 하고, 상기 텅스텐 함유 질화막을 형성하는 단계는, 상기 게이트절연막에 접하는 계면에서 질소농도가 가장 크고 두께가 증가할수록 질소농도가 점점 작아지는 질소농도구배를 갖도록 하는 것을 특징으로 한다.
그리고, 본 발명의 반도체장치 제조 방법은 기판 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 티타늄질화막을 형성하는 단계; 상기 티타늄질화막의 표면에 텅스텐 함유 질화막을 형성하는 단계; 상기 텅스텐 함유 질화막의 표면에 함유된 질소를 제거하여 제1텅스텐막을 형성하는 단계; 및 상기 제1텅스텐막 상에 제2텅스텐막을 형성하는 단계를 포함하는 것을 특징으로 한다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 텅스텐막에 의한 매립게이트의 저항 감소를 얻을 수 있고, 저항 균일도도 향상시킬 수 있다.
그리고, 추가로 텅스텐핵생성층을 형성하지 않아도 되므로 추가되는 텅스텐핵성층에 의한 비저항 증가를 방지할 수 있고, 추가되는 텅스텐핵생성층 증착이 불필요하므로 텅스텐막 증착시 갭필마진을 확보할 수 있다.
그리고, 텅스텐 함유 질화막 증착시 소스가스로서 불소가 없는 금속유기소스를 사용하므로써 불소에 의한 게이트절연막의 열화를 방지할 수 있다.
결국, 본 발명은 안정적인 매립게이트 구조를 얻을 뿐만 아니라 저저항의 매립게이트 공정을 확보할 수 있다.
도 1a 내지 도 1b는 종래기술에 따른 반도체장치의 매립게이트 제조 방법을 도시한 공정 단면도.
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 반도체장치의 매립게이트 제조 방법을 도시한 공정 단면도.
도 2a 내지 도 2f는 본 발명의 일실시예에 따른 반도체장치의 매립게이트 제조 방법을 도시한 공정 단면도.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체장치 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 기판(21)에 STI(Shalow Trench Isolation) 공정을 통해 소자분리막(22)을 형성한다. 이때, 소자분리막(22)은 고밀도플라즈마산화막(HDP oxide), 스핀온절연막(SOD) 등의 산화막을 포함할 수 있다. 소자분리막(22)에 의해 활성영역(23)이 정의된다.
이어서, 패드막(24)과 하드마스크막(25)을 식각장벽으로 이용한 식각공정을 통해 매립게이트가 형성될 트렌치(26)를 형성한다. 이때, 트렌치(26)는 활성영역(23)은 물론 소자분리막(22)까지 식각하여 형성될 수 있다. 통상적으로 게이트가 라인 형태(Line type)를 가지므로 트렌치(26)또한 라인 형태이며, 트렌치(26)의 라인형태에 의해 활성영역(23)과 소자분리막(22)을 동시에 가로지르는 라인형태의 트렌치(26)가 형성된다. 단, 활성영역(23)과 소자분리막(22)간 식각선택비가 다르므로 소자분리막(22)쪽에서 더 식각이 많이 진행됨에 따라 소자분리막(22)에서 트렌치(26)의 깊이가 더 깊어질 수 있다. 이와 같이 깊이 차이가 있는 구조를 핀(Fin) 구조라 한다.
트렌치(26)를 형성하기 위한 식각 공정은 하드마스크막(25)을 식각장벽으로 이용하는데, 하드마스크막(25)은 감광막패턴(도시 생략)에 의해 패터닝될 수 있다. 하드마스크막(25)은 반도체기판(21) 식각시 선택비가 높은 물질이 바람직하다. 예컨대, 하드마스크막(25)은 질화막 또는 산화막과 질화막이 적층된 구조를 포함할 수 있다. 하드마스크막(25)을 적용한 경우에는 트렌치(26) 형성후에 감광막패턴을 스트립할 수 있다.
도 2b에 도시된 바와 같이, 트렌치(26)의 표면 상에 게이트절연막(27)을 형성한다. 게이트절연막(27)은 실리콘산화막(SiO2) 등의 산화막을 포함할 수 있다. 또한, 게이트절연막(27)은 HfO2, HfSiO 등의 고유전 물질을 사용할 수도 있다. 그리고, 게이트절연막(27)이 산화막인 경우에는 후속하여 질화공정을 진행할 수 있다.
게이트절연막(27)을 포함한 전면에 접착막으로서 티타늄질화막(28)과 확산방지막(Diffusion barrier)으로서 텅스텐 함유 질화막(29)을 순차적으로 증착한다. 티타늄질화막(28)은 게이트절연막(27)과 텅스텐 함유 질화막(29)의 접착성이 열화되는 특성을 개선시키고, 후속 공정 후 계면 부위의 필링(Peeling) 및 국부적인 보이드(Void) 현상, 전기적 특성 열화를 방지할 수 있다. 티타늄질화막(28)은 화학기상증착법(Chemical Vapor Deposition; CVD), 유기금속화학기상증착법(MOCVC), 원자층증착법(Atomic Layer Deposition; ALD), 유기금속원자층증착법(MOALD)으로 이루어진 그룹 중에서 선택된 어느 하나의 증착 방법을 이용하여 수~수십 나노의 두께로 증착한다. 바람직하게는 1~50Å의 두께로 형성한다.
텅스텐 함유 질화막(29)은 텅스텐질화막(WN)을 포함한다. 텅스텐 함유 질화막(29)은 질소농도구배(Nitrogen concentration gradient)를 갖는다. 질소농도구배는 텅스텐 함유 질화막(29)의 전체 두께에서 질소농도가 균일한 것이 아니라 두께가 점점 증가할수록 농도변화가 있는 것을 의미한다. 바람직하게, 텅스텐 함유 질화막(29)은 두께가 증가함에 따라 질소농도가 작아지는 질소농도구배(Nitrogen Concentration gradient)를 가지도록 하여 증착한다. 부연 설명하면, 게이트절연막(27)과 접하는 계면에서 질소농도가 가장 크고 게이트절연막(27)과 접하는 계면으로부터 멀어질수록(즉, 두께가 증가할수록) 질소농도가 작아지는 질소농도구배를 갖는다. 바람직하게, 게이트절연막(27)과 접하는 계면에서의 질소농도는 50?60at%이고, 두께가 증가할수록 질소농도가 감소한다. 텅스텐 함유 질화막(29)의 표면은 질소가 함유되지 않을 수 있다(0 at%). 텅스텐 함유 질화막(29)은 10?100Å의 두께를 갖도록 증착한다.
위와 같은 질소농도구배를 갖도록 증착하면, 증착이 완료되기 전 일정 두께는 질소가 거의 함유되지 않는다. 게이트절연막(27)과 접하는 계면으로부터 일정 두께는 후속 텅스텐막 증착시 불소의 침투를 방지하는 확산방지막 역할을 수행할 수 있다.
바람직하게, 텅스텐 함유 질화막(29)은 화학기상증착법(Chemical Vapor Deposition; CVD)을 이용하여 증착한다. 예컨대, 텅스텐 함유 질화막(29)이 텅스텐질화막인 경우, 텅스텐질화막은 텅스텐막 증착시 질소를 도핑시켜 증착한다. 텅스텐질화막은 텅스텐소스와 질소소스를 이용하여 증착한다. 텅스텐 함유 질화막(29) 증착시 텅스텐소스는 금속유기소스(Metal organic source)를 사용하고, 질소소스는 암모니아(NH3) 가스를 사용할 수 있다. 일예로, 텅스텐소스로 사용되는 금속유기소스는 텅스텐헥사카보닐{Tungsten hexacabonyl; W(CO)6}을 이용할 수 있다. 이와 같이, 금속유기소스는 불소를 함유하지 않는다. 텅스텐 함유 질화막(28) 증착시 사용되는 텅스텐소스가 불소를 함유하지 않으면 불소에 의한 게이트절연막(27)의 열화를 방지할 수 있다.
도 2c에 도시된 바와 같이, 텅스텐 함유 질화막(29)의 표면을 제1텅스텐막(30)으로 개질시킨다. 이에 따라 텅스텐 함유 질화막(29A)과 제1텅스텐막(30)이 형성된다. 제1텅스텐막(30)은 질소가 함유되지 않는다. 예를 들어, 텅스텐 함유 질화막(29)을 100Å 두께로 증착하는 경우, 게이트절연막(27)과 접하는 계면으로부터 70Å 두께는 텅스텐 함유 질화막(29A)이 될 수 있고, 나머지 30Å 두께는 질소가 없는 제1텅스텐막(30)이 될 수 있다. 여기서, 잔류하는 텅스텐 함유 질화막(29A)은 후속 텅스텐막 증착시 불소가 확산하는 것을 방지하는 확산방지막 역할을 수행하므로, 확산방지막 역할을 수행할 수 있는 두께를 만족하면 된다.
위와 같은 제1텅스텐막(30)은 후속 텅스텐막 증착시 핵생성층 역할을 한다.
제1텅스텐막(30)을 형성하기 위해 표면열처리를 적용한다. 표면열처리는 급속열처리(Rapid Thermal Process; RTP) 장비에서 진행하거나 후속 제2텅스텐막 증착이 이루어지는 챔버에서 진행할 수 있다. 표면열처리시 분위기는 질소(N2), 수소(H2) 또는 불활성가스 중에서 선택될 수 있다.
표면열처리를 통해 텅스텐 함유 질화막(29)의 표면층 일부 두께에 함유되어 있는 질소를 제거하고, 이에 따라 제1텅스텐막(30)이 형성된다.
상술한 바에 따르면, 본 발명은 텅스텐 함유 질화막(29) 증착 후에 표면열처리를 진행하여 핵생성층 역할을 수행하는 제1텅스텐막(30)을 형성하므로써 텅스텐핵생성층을 추가로 증착할 필요가 없다.
도 2d에 도시된 바와 같이, 제1텅스텐막(30) 상에 제2텅스텐막(31)을 증착한다. 제2텅스텐막(31)은 화학기상증착법(CVD)을 이용하여 증착한다. 제2텅스텐막(31)은 SiH4 환원법 또는 B2H6 환원법을 이용하여 증착하는 것이 아니라 H2 환원법을 이용하여 증착한다. 이때, 텅스텐소스는 육불화텅스텐(WF6) 또는 텅스텐헥사카보닐{Tungsten hexacabonyl; W(CO)6}을 이용할 수 있다. 육불화텅스텐(WF6)을 사용하더라도 텅스텐 함유 질화막(29A)이 확산방지막 역할을 하므로 불소에 의한 게이트절연막(27)의 열화가 발생하지 않는다.
SiH4 환원법 또는 B2H6 환원법을 이용하는 경우는 핵생성층을 형성하는 과정(Nucleation)이 수반되지만, H2 환원법을 이용하여 증착하면 핵생성층 과정이 수반되지 않는다.
제2텅스텐막(31)은 제1텅스텐막(30)을 핵생성층으로 하여 증착된다. 따라서, 제2텅스텐막(31)은 텅스텐벌크막(W Bulk layer)이라고도 일컫는다.
상술한 바에 따르면, 본 발명은 제2텅스텐막(31)을 증착하기 위해 별도의 텅스텐핵생성층을 증착하지 않으므로, 즉, 추가 증착되는 텅스텐핵생성층이 없으므로 그만큼 갭필공간이 확보됨에 따라 제2텅스텐막(31)의 갭필마진을 확보할 수 있다.
도 2e에 도시된 바와 같이, 하드마스크막(25)의 표면이 노출될 때까지 화학적기계적연마(Chemical Mechanical Polishing; CMP) 등의 평탄화공정을 진행한다. 이후, 에치백(Etchback) 공정을 통해 제2텅스텐막(31)을 리세스시킨다. 평탄화 공정 및 에치백시 제1텅스텐막(30)과 텅스텐 함유 질화막(29A)도 동시에 평탄화 및 에치백된다.
이에 따라, 트렌치(26)의 일부를 매립하는 형태의 매립게이트(BG)가 형성된다. 매립게이트(BG)는 텅스텐 함유 질화막(29B), 제1텅스텐막(30A) 및 제2텅스텐막(31A)으로 이루어진다.
도 2f에 도시된 바와 같이, 매립게이트(BG) 상부를 갭필하는 캡핑막(32)을 형성한다. 캡핑막(32)은 갭필특성이 우수한 절연막을 포함한다. 예컨대, 캡핑막(32)은 산화막을 포함한다. 후속하여, 하드마스크막(25)의 표면이 드러나도록 화학적기계적연마(CMP)를 이용하여 평탄화시킨다.
상술한 실시예는 매립게이트 공정에 대해 설명하였으나, 본 발명은 텅스텐질화막과 텅스텐막을 적층하는 반도체장치의 모든 게이트 공정에서도 적용할 수 있다.
상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
21 : 반도체기판 22 : 소자분리막
23 : 활성영역 26 : 트렌치
27 : 게이트절연막 28 : 티타늄질화막
29, 29A, 29B : 텅스텐 함유 질화막
30, 30A : 제1텅스텐막 31, 31A : 제2텅스텐막
32 : 캡핑막
23 : 활성영역 26 : 트렌치
27 : 게이트절연막 28 : 티타늄질화막
29, 29A, 29B : 텅스텐 함유 질화막
30, 30A : 제1텅스텐막 31, 31A : 제2텅스텐막
32 : 캡핑막
Claims (20)
- 기판을 식각하여 트렌치를 형성하는 단계;
상기 트렌치의 표면 상에 게이트절연막을 형성하는 단계;
상기 게이트절연막 표면 상에 티타늄질화막을 형성하는 단계;
상기 티타늄질화막의 표면 상에 텅스텐 함유 질화막과 제1텅스텐막이 순차적으로 적층된 적층막을 형성하는 단계; 및
상기 제1텅스텐막 상에 상기 트렌치를 매립하는 제2텅스텐막을 형성하는 단계
를 포함하는 반도체장치의 매립게이트 제조 방법.
- 제1항에 있어서,
상기 티타늄질화막을 형성하는 단계는,
화학기상증착법을 이용하여 진행하는 반도체장치의 매립게이트 제조 방법.
- 제1항에 있어서,
상기 적층막을 형성하는 단계는,
상기 티타늄질화막 표면 상에 텅스텐 함유 질화막을 형성하되, 상기 텅스텐 함유 질화막이 상기 게이트절연막에 접하는 계면에서 질소농도가 가장 크고 상기 게이트절연막이 접하는 계면에서 멀어질수록 질소농도를 감소시켜 상기 텅스텐 함유 질화막 표면에 제1텅스텐막을 형성하는 반도체장치의 매립게이트 제조 방법.
- 제1항에 있어서,
상기 텅스텐 함유 질화막은 텅스텐질화막을 포함하는 반도체장치의 매립게이트 제조 방법.
- 제1항에 있어서,
상기 텅스텐 함유 질화막은 금속유기소스를 이용한 화학기상증착법을 사용하여 형성하는 반도체장치의 매립게이트 제조 방법.
- 제1항에 있어서,
상기 제2텅스텐막을 형성하는 단계는,
화학기상증착법을 이용하여 진행하는 반도체장치의 매립게이트 제조 방법.
- 제1항에 있어서,
상기 제2텅스텐막을 형성하는 단계는,
수소(H2) 환원법을 이용하여 진행하는 반도체장치의 매립게이트 제조 방법.
- 제1항에 있어서,
상기 적층막을 형성하는 단계는,
상기 티타늄질화막 표면 상에 텅스텐 함유 질화막을 형성하는 단계; 및
표면열처리를 실시하여 상기 텅스텐 함유 질화막 표면의 질소를 제거하여 상기 텅스텐 함유 질화막 표면을 제1텅스텐막으로 변환시키는 단계
를 포함하는 반도체장치의 매립게이트 제조 방법.
- 제8항에 있어서,
상기 표면열처리는 급속열처리(RTP) 장비에서 진행하거나 또는 상기 제2텅스텐막이 증착되는 챔버에서 진행하는 반도체장치의 매립게이트 제조 방법.
- 제8항에 있어서,
상기 표면열처리시 분위기는 N2, H2 또는 불활성가스 분위기 중에서 선택되는 반도체장치의 매립게이트 제조 방법.
- 제1항에 있어서,
화학적기계적연마 및 에치백을 순차적으로 진행하여 상기 제2텅스텐막을 리세스시키는 단계; 및
상기 리세스된 제2텅스텐막 상부를 캡핑하는 캡핑막을 형성하는 단계
를 더 포함하는 반도체장치의 매립게이트 제조 방법.
- 기판 상에 게이트절연막을 형성하는 단계;
상기 게이트절연막 표면 상에 티타늄질화막을 형성하는 단계;
상기 티타늄질화막의 표면 상에 텅스텐 함유 질화막과 제1텅스텐막이 순차적으로 적층된 적층막을 형성하는 단계; 및
상기 제1텅스텐막 상에 제2텅스텐막을 형성하는 단계
를 포함하는 반도체장치의 매립게이트 제조 방법. - 제12항에 있어서,
상기 티타늄질화막을 형성하는 단계는,
화학기상증착법을 이용하여 진행하는 반도체장치의 매립게이트 제조 방법.
- 제12항에 있어서,
상기 적층막을 형성하는 단계는,
상기 티타늄질화막 표면 상에 텅스텐 함유 질화막을 형성하되, 상기 텅스텐 함유 질화막이 상기 게이트절연막에 접하는 계면에서 질소농도가 가장 크고 상기 게이트절연막이 접하는 계면에서 멀어질수록 질소농도를 감소시켜 상기 텅스텐 함유 질화막 표면에 제1텅스텐막을 형성하는 반도체장치의 매립게이트 제조 방법.
- 제12항에 있어서,
상기 텅스텐질화막은 금속유기소스를 이용한 화학기상증착법으로 진행하는 반도체장치의 매립게이트 제조 방법.
- 제12항에 있어서,
상기 제2텅스텐막을 형성하는 단계는,
화학기상증착법을 이용하여 진행하는 반도체장치의 매립게이트 제조 방법.
- 제12항에 있어서,
상기 제2텅스텐막을 형성하는 단계는,
수소(H2) 환원법을 이용하여 진행하는 반도체장치의 매립게이트 제조 방법.
- 제12항에 있어서,
상기 적층막을 형성하는 단계는,
상기 티타늄질화막 표면 상에 텅스텐 함유 질화막을 형성하는 단계; 및
표면열처리를 실시하여 상기 텅스텐 함유 질화막 표면의 질소를 제거하여 상기 텅스텐 함유 질화막 표면을 제1텅스텐막으로 변환시키는 단계
를 포함하는 반도체장치의 매립게이트 제조 방법.
- 제18항에 있어서,
상기 표면열처리는 급속열처리(RTP) 장비에서 진행하거나 또는 상기 제2텅스텐막이 증착되는 챔버에서 진행하는 반도체장치의 매립게이트 제조 방법.
- 제18항에 있어서,
상기 표면열처리시 분위기는 N2, H2 또는 불활성가스 분위기 중에서 선택되는 반도체장치의 매립게이트 제조 방법.
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|---|---|---|---|---|
| US9368589B2 (en) | 2013-04-01 | 2016-06-14 | Samsung Electronics Co., Ltd. | Semiconductor device and semiconductor module |
| KR20190108866A (ko) * | 2018-03-15 | 2019-09-25 | 삼성전자주식회사 | 반도체 장치 제조 방법 |
| CN113314525A (zh) * | 2020-02-26 | 2021-08-27 | 南亚科技股份有限公司 | 半导体元件及其制备方法 |
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- 2010-10-29 KR KR1020100107055A patent/KR20120045484A/ko not_active Application Discontinuation
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