KR101949981B1 - 반도체 장치 및 그 제조 방법 - Google Patents
반도체 장치 및 그 제조 방법 Download PDFInfo
- Publication number
- KR101949981B1 KR101949981B1 KR1020120096386A KR20120096386A KR101949981B1 KR 101949981 B1 KR101949981 B1 KR 101949981B1 KR 1020120096386 A KR1020120096386 A KR 1020120096386A KR 20120096386 A KR20120096386 A KR 20120096386A KR 101949981 B1 KR101949981 B1 KR 101949981B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- bit line
- barrier film
- barrier
- tungsten
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 238000000034 method Methods 0.000 title claims description 30
- 230000004888 barrier function Effects 0.000 claims abstract description 109
- 230000002093 peripheral effect Effects 0.000 claims abstract description 45
- 239000000758 substrate Substances 0.000 claims abstract description 45
- 229910052721 tungsten Inorganic materials 0.000 claims description 33
- 239000010937 tungsten Substances 0.000 claims description 33
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 18
- 150000004767 nitrides Chemical class 0.000 claims description 17
- 239000010936 titanium Substances 0.000 claims description 17
- -1 tungsten nitride Chemical class 0.000 claims description 17
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 claims description 16
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 16
- 238000005530 etching Methods 0.000 claims description 15
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 14
- 229910052719 titanium Inorganic materials 0.000 claims description 14
- 238000010030 laminating Methods 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 229920005591 polysilicon Polymers 0.000 claims description 4
- 230000003071 parasitic effect Effects 0.000 abstract description 15
- 238000004519 manufacturing process Methods 0.000 abstract description 12
- 230000003247 decreasing effect Effects 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 35
- 239000000463 material Substances 0.000 description 24
- 229910000859 α-Fe Inorganic materials 0.000 description 23
- 239000011229 interlayer Substances 0.000 description 15
- 125000006850 spacer group Chemical group 0.000 description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 238000002955 isolation Methods 0.000 description 13
- 229910052710 silicon Inorganic materials 0.000 description 13
- 239000010703 silicon Substances 0.000 description 13
- 239000007789 gas Substances 0.000 description 8
- 238000000151 deposition Methods 0.000 description 6
- 238000010926 purge Methods 0.000 description 6
- 230000008021 deposition Effects 0.000 description 5
- 239000012535 impurity Substances 0.000 description 5
- 239000011810 insulating material Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 3
- 229910008807 WSiN Inorganic materials 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 3
- 238000003475 lamination Methods 0.000 description 3
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 108091006146 Channels Proteins 0.000 description 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- 229910003818 SiH2Cl2 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910008486 TiSix Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- UGACIEPFGXRWCH-UHFFFAOYSA-N [Si].[Ti] Chemical compound [Si].[Ti] UGACIEPFGXRWCH-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 235000020030 perry Nutrition 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/485—Bit line contacts
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
Abstract
본 기술은 반도체 장치 및 그의 제조 방법에 관한 것으로, 본 기술에 따른 반도체 장치는 셀영역 및 주변회로영역을 갖는 기판; 상기 셀영역의 기판에 형성된 매립게이트; 상기 셀영역의 기판 상에 형성되고 제1배리어막을 포함하는 비트라인; 및 상기 주변회로영역의 기판 상에 형성되고 제2배리어막 및 제3배리어막을 포함하는 게이트전극을 포함하고, 본 기술은 비트라인의 높이를 감소시킴으로써 비트라인의 기생 캐패시턴스가 감소되어 비트라인 센싱 마진을 증가시킬 수 있는 효과가 있다.
Description
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 보다 구체적으로는 매립게이트(Buried Gate)를 구비한 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 제조공정의 미세화가 진행됨에 따라 여러 가지 소자특성과 공정 구현이 힘들어 지고 있다. 특히 40nm 이하에서는 게이트 구조, 비트라인 구조, 콘택 구조 등의 형성이 한계를 보이고 있으며, 가령 구조가 형성된다 하더라도 원하는 장치특성을 확보하는데 어려움이 있다. 이에 따라 최근에는 게이트를 기판에 매립하여 형성하는 매립게이트(Buried Gate, BG)가 도입되었다. 이러한 매립게이트는 게이트 구조물 전체가 기판에 매립되어 형성되기 때문에 채널길이 및 폭을 용이하게 확보할 수 있으며, 플라나게이트 또는 리세스게이트 대비 게이트와 비트라인 사이에서 발생하는 기생 캐패시턴스(Parasitic Capacitance)를 감소시킬 수 있는 장점이 있다.
한편, 셀영역과 주변회로영역을 갖는 반도체 장치에서 매립게이트는 셀영역에 형성되기 때문에, 주변회로영역에 형성되는 페리게이트의 높이 만큼 셀영역과 주변회로영역 사이에 단차가 필연적으로 발생한다. 이러한 단차를 효과적으로 활용하기 위해 주변회로영역의 페리게이트와 셀영역의 비트라인을 동시에 형성하는 GBL(Gate Bit Line) 공정이 도입되었다.
그러나, 종래기술에 따른 GBL 공정은 셀영역의 비트라인과 주변회로영역의 페리게이트를 동시에 형성하기 때문에 페리게이트의 높이 만큼 큰 높이를 갖는 비트라인이 형성되어 셀영역에서 비트라인 사이의 기생 캐패시턴스가 증가하는 문제점이 발생한다. 이로 인해, 비트라인 센싱 마진이 감소하는 문제점이 발생한다.
본 발명의 실시예는 비트라인 센싱 마진을 증가시킬 수 있는 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체 장치는 셀영역 및 주변회로영역을 갖는 기판; 상기 셀영역의 기판에 형성된 매립게이트; 상기 셀영역의 기판 상에 형성되고 제1배리어막을 포함하는 비트라인; 및 상기 주변회로영역의 기판 상에 형성되고 제2배리어막 및 제3배리어막을 포함하는 게이트전극을 포함할 수 있다.
본 발명의 실시예 따른 반도체 장치 제조 방법은 셀영역 및 주변회로영역을 포함하는 기판 상에 제1도전막을 형성하는 단계; 상기 주변회로영역의 제1도전막 상에 제1배리어막을 형성하는 단계; 상기 제1배리어막을 포함하는 전면에 제2배리어막을 형성하는 단계; 상기 제2배리어막 상에 제2도전막을 형성하는 단계; 및 상기 제1도전막, 제2배리어막 및 제2도전막을 식각하여 상기 셀영역에 비트라인을 형성함과 동시에, 상기 제1도전막, 제1배리어막, 제2배리어막 및 제2도전막을 식각하여 주변회로영역에 게이트전극을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예 따른 반도체 장치 제조 방법은 셀영역의 기판 상에 층간절연막을 형성하는 단계; 상기 층간절연막을 식각하여 콘택홀을 형성하는 단계; 상기 콘택홀에 제1도전막을 포함하는 예비 비트라인콘택플러그를 매립하는 단계; 상기 예비 비트라인콘택플러그를 포함한 층간절연막 상에 제1베리어와 제2도전막을 형성하는 단계; 및 상기 제2도전막, 상기 제1베리어 및 상기 예비 비트라인콘택플러그를 식각하여 비트라인 및 비트라인콘택플러그를 형성하는 단계를 포함할 수 있다.
본 발명의 실시예 따른 반도체 장치 제조 방법은 주변회로영역의 기판 상에 제1도전막을 형성하는 단계; 상기 제1도전막 상에 제1배리어막을 형성하는 단계; 상기 제1배리어막 상에 제2배리어막을 형성하는 단계; 상기 제2배리어막 상에 제2도전막을 형성하는 단계; 및 상기 제1도전막, 제1배리어막, 제2배리어막 및 제2도전막을 식각하여 게이트전극을 형성하는 단계를 포함할 수 있다.
본 기술은 셀영역의 비트라인에 형성되는 배리어막과 주변회로영역의 페리게이트에 형성되는 배리어막의 적층구조를 달리하여 페리게이트 대비 작은 높이를 갖는 비트라인을 제공함으로써, 비트라인 사이의 기생 캐패시턴스를 감소시킬 수 있는 효과가 있다. 이를 통해, 비트라인 센싱 마진을 증가시킬 수 있는 효과가 있다.
도 1a는 본 발명의 실시예에 따른 반도체 장치를 도시한 단면도.
도 1b는 본 발명의 실시예에 따른 반도체 장치의 변형예를 도시한 단면도.
도 2a 내지 도 2i는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면.
도 3은 본 발명의 실시예에 따른 반도체 장치의 비트라인 기생 캐패시턴스를 나타낸 그래프.
도 1b는 본 발명의 실시예에 따른 반도체 장치의 변형예를 도시한 단면도.
도 2a 내지 도 2i는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면.
도 3은 본 발명의 실시예에 따른 반도체 장치의 비트라인 기생 캐패시턴스를 나타낸 그래프.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술할 본 발명의 실시예에서는 셀영역에 형성된 매립게이트를 포함하는 반도체 장치에서 셀영역의 비트라인과 주변회로영역의 페리게이트를 동시에 형성함에 따라 유발되는 비트라인 사이의 기생 캐패시턴스를 감소시켜 비트라인 센싱 마진을 증가시킬 수 있는 반도체 장치 및 그 제조 방법을 제공한다. 이를 위해, 본 발명의 실시예는 셀영역의 비트라인과 주변회로영역의 페리게이트를 동시에 형성하는 GBL 공정을 적용하되, 비트라인에 형성되는 배리어막과 페리게이트에 형성되는 배리어막의 적층구조를 달리하는 방법으로 페리게이트 대비 비트라인의 높이를 감소시켜 비트라인 사이의 기생 캐패시턴스를 감소시키는 것을 기술요지로 한다.
도 1a는 본 발명의 실시예에 따른 반도체 장치를 도시한 단면도이고, 도 1b는 본 발명의 실시예에 따른 반도체 장치의 변형예를 도시한 단면도이다.
도 1a 및 도 1b에 도시된 바와 같이, 기판(101)은 셀영역과 주변회로영역을 갖고, 기판(101)에 형성된 소자분리막(102)에 의하여 셀영역 및 주변회로영역에 각각 활성영역이 형성되어 있다. 기판(101)은 실리콘기판일 수 있으며, 소자분리막(102)은 STI(Shallow Trench Isolation)를 포함할 수 있다.
셀영역의 기판(101)에는 복수의 매립게이트가 형성되어 있다. 매립게이트는 기판(101)에 형성된 트렌치(103), 트렌치(103) 표면에 형성된 게이트절연막(미도시), 게이트절연막 상에서 트렌치(103)를 일부 매립하는 게이트전극(104) 및 게이트전극(104) 상에서 나머지 트렌치(103)를 매립하는 캡핑막(105)을 포함할 수 있다. 트렌치(103)는 소자분리막(102)과 활성영역을 동시에 가로지르는 라인패턴일 수 있으며, 소자분리막(102)에 형성된 트렌치(103)와 활성영역에 형성된 트렌치(103)의 깊이가 서로 동일하거나, 또는 소자분리막(102)에 형성된 트렌치(103)의 깊이가 활성영역에 형성된 트렌치(103)의 깊이보다 더 클 수 있다. 후자의 경우 트렌치(103) 아래 활성영역이 핀 구조를 갖기 때문에 게이트 제어력을 증가시킬 수 있는 장점이 있다.
매립게이트가 형성된 셀영역의 기판(101) 상에는 층간절연막(106) 및 층간절연막(106)을 관통하여 매립게이트 사이의 기판(101)에 접하는 비트라인콘택플러그(108)가 형성되어 있다. 이때, 비트라인콘택플러그(108)는 층간절연막(106)에 형성된 콘택홀(107)에 도전물질이 매립된 형태를 갖거나(도 1b 참조), 또는 콘택홀(107)의 측벽과 비트라인콘택플러그(108) 측벽 사이에 절연물질 예컨대, 비트라인스페이서(112)가 삽입된 형태를 가질 수 있다(도 1a 참조).
층간절연막(106)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들의 적층막을 포함할 수 있다. 그리고, 비트라인콘택플러그(108)는 실리콘함유막을 포함할 수 있다. 실리콘함유막은 전도성을 향상시키기 위한 불순물을 포함할 수 있다. 일례로, 실리콘함유막은 폴리실리콘막일 수 있다.
비트라인콘택플러그(108)를 포함한 층간절연막(106) 상에는 비트라인(BL)이 형성되어 있다. 비트라인(BL)은 비트라인콘택플러그(108) 상에 형성된 제1배리어막(109), 제1배리어막(109) 상의 비트라인전극(110) 및 비트라인전극(110) 상의 제1하드마스크막(111)을 포함할 수 있다. 여기서, 비트라인전극(110)은 저저항 물질인 금속성막을 포함할 수 있고, 제1하드마스크막(111)은 절연막을 포함할 수 있다. 일례로, 비트라인전극(110)은 텅스텐막(W)일 수 있고, 제1하드마스크막(111)은 질화막일 수 있다.
제1배리어막(109)은 서로 다른 물질막이 적층된 적층막일 수 있다. 구체적으로, 제1배리어막(109)은 비트라인콘택플러그(108)와의 콘택저항을 개선하는 역할을 수행하는 제1물질막, 제1물질막 상에서 비트라인콘택플러그(108)와 비트라인전극(110) 사이의 상호 확산을 방지하는 제2물질막 및 제2물질막 상에 비트라인전극(110)의 그레인사이즈(grain size)를 증가시켜 비트라인전극(110)의 저항을 감소시키는 역할을 수행하는 제3물질막이 순차적으로 적층된 적층막일 수 있다.
제1물질막은 실리콘함유막을 포함하는 비트라인콘택플러그(108)와 반응하여 오믹콘택(예컨대, 금속실리사이드)을 형성할 수 있는 물질을 포함할 수 있다. 일례로, 제1물질막은 티타늄막(Ti)일 수 있다.
제2물질막은 비트라인콘택플러그(108)와 비트라인전극(110) 사이의 상호 확산을 방지하는 확산방지막을 형성할 수 있는 물질을 포함할 있다. 일례로, 제2물질막은 텅스텐질화막(WN)을 포함할 수 있다. 참고로, 텅스텐질화막은 공정간(즉, 열공정간) 제1물질막 즉, 티타늄막과 텅스텐질화막의 질소가 반응하여 이들 계면에 티타늄질화막이 형성되며, 티타늄질화막이 비트라인콘택플러그(108)와 비트라인전극(110) 사이의 상호 확산을 방지하는 확산방지막이 기능을 수행할 수 있다.
제3물질막은 텅스텐막을 포함하는 비트라인전극(110)의 그레인사이즈를 증가시켜 비트라인전극(110)의 저항을 감소시킬 수 있는 물질을 포함할 수 있다. 일례로, 제3물질막은 텅스텐실리콘질화막(WSiN)을 포함할 수 있다. 텅스텐실리콘질화막은 비정질상(amorphous state)을 가지며, 비정질상을 갖는 텅스텐실리콘질화막이 텅스텐막에 대한 일종의 시드(seed)로 작용하여 텅스텐막의 그레인사이즈를 증가시킬 수 있다. 참고로, 텅스텐막의 그레인사이즈가 증가할수록 텅스텐막의 저항은 감소한다.
비트라인전극(110) 상에 형성된 제1하드마스크막(111)은 절연막을 포함하며, 공정간 비트라인전극(110)과 제1하드마스크막(111) 사이에 절연물질이 형성되는 것을 방지할 수 있는 절연막으로 형성하는 것이 바람직하다. 일례로, 텅스텐막을 포함하는 비트라인전극(110) 상에 형성되는 제1하드마스크막(111)은 퍼니스를 이용하여 저압에서 형성된 저압질화막(LP-Nitried)일 수 있다. 여기서 압력전압은 0.25torr이다.
주변회로영역의 기판상에는 페리게이트(PG)가 형성되어 있다. 페리게이트(PG)는 게이트절연막(113), 제1게이트전극(114), 제2배리어막(115), 제3배리어막(116), 제2게이트전극(117) 및 제2하드마스크막(118)이 순차적으로 적층된 적층구조물일 수 있다.
제1게이트전극(114), 제2게이트전극(117) 및 제2하드마스크막(118)은 각각 셀영역의 비트라인콘택플러그(108), 비트라인전극(110) 및 제1하드마스크막(111)과 동일한 물질일 수 있다. 이는, GBL 공정으로 이들이 동시에 형성되기 때문이다. 따라서, 제1게이트전극(114)은 실리콘함유막을 포함할 수 있으며, 실리콘함유막은 불순물이 도핑된 도프드 실리콘함유막일 수 있다. 구체적으로, 제1게이트전극(114)은 페리게이트(PG)의 도전타입에 따라 도핑되는 불순물의 도전타입이 결정된다. 일례로, 페리게이트(PG)가 P형 채널을 갖는 경우에 제1게이트전극(114)은 P형 불순물이 도핑된 실리콘함유막을 포함할 수 있다. 제2게이트전극(117)은 금속성막 예컨대, 텅스텐막을 포함할 수 있다. 그리고, 제2하드마스크막(118)은 절연막 예컨대, 퍼니스에서 형성된 저압질화막을 포함할 수 있다.
제2배리어막(115) 및 제3배리어막(116)은 제1배리어막(109)과 동일한 구성을 가질 수 있다. 즉, 제2배리어막(115) 및 제3배리어막(116)은 제1배리어막(109)과 동일하게 제1물질막, 제2물질막 및 제3물질막이 순차적으로 적층된 적층막을 포함할 수 있다. 구체적으로, 제2배리어막(115) 및 제3배리어막(116)은 각각 티타늄막, 텅스텐질화막 및 텅스텐실리콘질화막이 순차적으로 적층된 적층막일 수 있다.
여기서, 제2배리어막(115)의 두께가 제3배리어막(116)의 두께보다 더 클 수 있으며, 제3배리어막(116)은 셀영역의 제1배리어막(109)과 동일한 두께를 가질 수 있다. 즉, 페리게이트(PG)는 제2배리어막(115)의 두께 만큼 비트라인(BL)보다 큰 높이를 갖는다. 이는 페리게이트(PG) 대비 비트라인(BL)이 제2배리어막(115)의 두께만큼 작은 높이를 갖는다는 것을 반증하는 것이다.
셀영역의 비트라인(BL) 양측벽과 주변회로영역의 페리게이트(PG) 양측벽에는 각각 비트라인스페이서(112) 및 페리게이트스페이서(119)가 형성되어 있다. 비트라인스페이서(112) 및 페리게이트스페이서(119)는 절연막을 포함할 수 있다. 일례로, 비트라인스페이서(112) 및 페리게이트스페이서(119)는 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들의 적층막일 수 있다. 그리고, 비트라인(BL)의 양측벽에 형성된 비트라인스페이서(112)와 페리게이트(PG)의 양측벽에 형성된 페리게이트스페이서(119)는 그 두께 및 적층구조가 서로 동일하거나, 또는 서로 상이할 수 있다.
상술한 구조를 갖는 반도체 장치는 셀영역에는 제1배리어막(109)이 형성되어 있고, 주변회로영역에는 제2배리어막(115) 및 제3배리어막(116)이 적층된 구조이다. 이는, 주변회로영역의 페리게이트(PG)의 특성을 유지하면서, 셀영역의 비트라인(BL)의 높이를 낮추어 셀영역의 비트라인(BL)의 기생 캐패시터를 감소시킬 수 있다. 이로써, 비트라인 센싱 마진을 증가시킬 수 있는 효과가 있다.
도 2a 내지 도 2i는 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정단면도이다. 여기서는, 도 1a에 도시된 구조를 갖는 반도체 장치의 제조 방법에 대한 일례를 설명하기로 한다.
도 2a에 도시된 바와 같이, 셀영역(Cell region)과 주변회로영역(Peripheral region)을 구비한 기판(21)에 소자분리막(102)(22)을 형성한다. 이로써, 셀영역과 주변회로영역에 활성영역이 정의된다. 소자분리막(102)(22)은 STI(Shallow Trench Isolation) 공정으로 형성할 수 있다.
다음으로, 셀영역의 기판(21)에 복수의 트렌치(23)를 형성한다. 트렌치(23)를 형성하기 위한 식각공정은 비등방성식각을 포함할 수 있다. 트렌치(23)는 활성영역과 소자분리막(102)(22)을 동시에 가로지르는 라인패턴으로 형성할 수 있다. 이때, 활성영역에 형성되는 트렌치(23)와 소자분리막(102)(22)에 형성되는 트렌치(23)는 서로 동일한 깊이를 갖도록 형성하거나, 또는 소자분리막(102)(22)에 형성되는 트렌치(23)의 깊이가 활성영역에 형성되는 트렌치(23)의 깊이보다 더 크게 형성할 수 있다.
다음으로, 트렌치(23) 표면에 게이트절연막(미도시)을 형성한다. 게이트절연막은 산화막으로 형성할 수 있으며, 산화막은 열산화법(Thermal oxidation) 또는 라디컬산화법(Radical oxidation)을 사용하여 형성할 수 있다.
다음으로, 트렌치(23)를 매립하도록 기판(21) 전면에 게이트도전막을 형성한 후에 평탄화 및 에치백을 순차적으로 진행하여 트렌치(23)를 일부 매립하는 게이트전극(24)을 형성한다. 평탄화는 화학적기계적연마법(CMP)을 사용하여 실시할 수 있다.
다음으로, 트렌치(23)를 매립하도록 기판(21) 전면에 절연물질을 증착한 후에 평탄화를 진행하여 게이트전극(24) 상에서 나머지 트렌치(23)를 매립하는 캡핑막(25)을 형성한다. 캡핑막(25)은 절연막으로 형성할 수 있다. 한편, 캡핑막(25)은 나머지 트렌치(23)를 매립함과 동시에 기판(21) 전면을 덮는 형태로 형성할 수도 있다.
이로써, 트렌치(23), 게이트절연막(미도시), 게이트전극(24) 및 캡핑막(25)을 포함하는 매립게이트를 형성할 수 있다.
다음으로, 기판(21) 전면에 층간절연막(26)을 형성한다. 층간절연막(26)은 산화막, 질화막 및 산화질화막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들의 적층막으로 형성할 수 있다.
다음으로, 층간절연막(26) 상에 페리오픈마스크(PERI Open Mask, 미도시)를 형성하고, 페리오픈마스크를 이용하여 주변회로영역의 기판(21)이 노출되도록 층간절연막(26)을 식각한다.
도 2b에 도시된 바와 같이, 주변회로영역의 기판(21) 상에 게이트절연막(27)을 형성한다. 게이트절연막(27)은 실리콘산화막, 실리콘산화질화막 또는 고유전체물질(High-k)을 포함할 수 있다. 게이트절연막(27)이 고유전체물질을 포함하는 경우, 기판(21)과 게이트절연막(27) 사이에 계면막(Interface layer)을 더 형성할 수 있다. 계면막은 실린콘산화막 또는 실리콘산화질화막을 포함할 수 있다. 고유전체 물질은 실리콘산화물(SiO2)의 유전율(약 3.9)보다 더 큰 유전율을 갖는다.
다음으로, 셀영역의 층간절연막(26)을 선택적으로 식각하여 매립게이트 사이의 기판(21)을 노출시키는 비트라인콘택홀(28)을 형성한다.
도 2c에 도시된 바와 같이, 셀영역의 비트라인콘택홀(28)을 매립하도록 기판(21) 전면에 제1도전막(29)을 형성한다. 제1도전막(29)은 실리콘함유막을 포함할 수 있다. 일례로, 제1도전막(29)은 폴리실리콘막을 포함할 수 있다.
셀영역 및 주변회로영역의 제1도전막(29)은 불순물이 도핑되지 않은 언도프드막(Undoped layer)으로 형성하거나, 또는 불순물이 도핑된 도프드막(Doped layer)으로 형성할 수 있다.
도 2d에 도시된 바와 같이, 제1도전막(29) 상에 제1배리어막(30)을 형성한다. 제1배리어막(30)은 서로 다른 물질막들이 적층된 적층막으로 형성할 수 있다. 일례로, 제1배리어막(30)은 티타늄막(Ti), 텅스텐질화막(WN) 및 텅스텐실리콘질화막(WSiN)을 순차적으로 적층하여 형성할 수 있다. 이때, 티타늄막의 두께는 32Å일수 있고, 텅스텐질화막의 두께는 60Å일수 있으며, 텅스텐실리콘질화막의 두께는 40Å일 수 있다. 제1배리어막(30)은 물리기상증착공정(PVD, Physical Vapor Deposition)을 통해 형성할 수 있다.
도 2e에 도시된 바와 같이, 주변회로영역의 제1배리어막(30) 상에 셀오픈마스크(31)를 형성한다. 셀오픈마스크(31)를 이용하여 셀영역의 제1배리어막(30)을 제거한다. 이로써, 제1배리어막(30A)은 주변회로영역에만 형성됨으로써, 주변회로영역에 형성될 페리게이트(PG) 특성을 확보할 수 있다. 또한, 셀영역의 제1배리어막(30)을 제거함으로, 후속 비트라인(BL)의 높이를 감소시킬 수 있기 때문에 기생 캐패시턴스를 감소시킬 수 있다. 이로써, 비트라인 센싱마진을 증가시킬 수 있는 효과가 있다.
다음으로 셀오픈마스크(31)를 이용하여 제1도전막(29)을 식각한다. 이때, 제1도전막(29)은 층간절연막(26) 표면이 노출될 때까지 식각한다. 이로써, 비트라인콘택홀(28)에 제1도전막(29)이 매립된 예비 비트라인콘택플러그(29A)가 형성된다.
여기서, 셀영역의 제1도전막(29)을 식각하지 않을 수도 있으나, 이 경우 제1도전막(29)에 의하여 셀영역의 후속 비트라인의 높이가 증가하기 때문에 기생 캐패시스턴스가 증가하여 비트라인 센싱마진이 감소하게 된다. 따라서, 기생 캐패시턴스를 감소시키기 위하여 제1도전막(29)을 식각하는 것이 바람직하다.
도 2f에 도시된 바와 같이, 기판(21) 전면에 제2배리어막(32)을 형성한다. 제2배리어막(32)은 서로 다른 물질막들이 적층된 적층막으로 형성할 수 있으며, 제1배리어막(30A)과 동일한 구성으로 형성할 수 있다. 이때, 셀영역에 형성될 비트라인의 높이가 증가하는 것을 방지하기 위해 제2배리어막(32)은 제1배리어막(30A)보다 작은 두께를 갖도록 형성할 수 있다. 일례로, 제2배리어막(32)은 기판(21) 전면에 티타늄막(Ti), 텅스텐질화막(WN) 및 텅스텐실리콘질화막(WSiN)을 적층하여 형성할 수 있으며, 티타늄막의 두께는 25Å일수 있고, 텅스텐질화막의 두께는 20Å일수 있으며, 텅스텐실리콘질화막의 두께는 20Å일수 있다. 제2배리어막(32)은 물리기상증착공정(PVD, Physical Vapor Deposition) 방법을 통해 형성될 수 있다.
여기서, 셀영역의 제2배리어막(32)을 살펴보면, 티타늄막은 셀영역의 예비 비트라인콘택플러그(29A)와 반응하여 예비 비트라인콘택플러그(29A)와 티타늄막 사이에 티타늄실리콘막(TiSix)을 더 형성할 수 있으며, 오믹콘택(Ohmic Contact)을 형성할 수 있다. 그리고, 텅스텐질화막은 예비 비트라인콘택플러그(29A)과 티타늄막 사이에서의 열공정에서 분해되어 잔류된 티타늄막과 반응하여 텅스텐질화막과 티타늄막 사이에 티타늄질화막(TiN)을 더 형성할 수 있다. 이때 티타늄질화막은 배리어역할을 한다. 그리고 텅스텐실리콘질화막은 비정질막으로써 텅스텐질화막 상에 형성될 후속 텅스텐막의 그레인크기를 증가시켜 후속 텅스텐막의 면저항(Rs)을 감소시키는 역할을 한다. 상술한 제2배리어막(32)의 반응관계는 주변회로영역에서도 동일하게 진행된다.
도 2g에 도시된 바와 같이, 제2배리어막(32) 상에 제2도전막(33)을 형성한다.
제2도전막(33)은 셀영역의 후속 비트라인 및 주변영역의 후속 페리게이트의 전체 저항을 감소시키기 위하여 제1도전막(29)보다 저항이 낮은 물질로 형성할 수 있다. 따라서, 제2도전막(33)은 금속성막으로 형성할 수 있다. 금속성막은 금속막, 금속산화막, 금속질화막등을 포함할 수 있다. 일례로, 제2도전막(33)은 텅스텐막을 포함할 수 있다. 그리고, 제2도전막(33)은 210Å 두께로 형성할 수 있다. 반도체 장치가 요구하는 저항특성을 구현하기 위해서는 210Å 이상의 두께가 필요하나, 본 발명의 실시예에서는 제2배리어막(32)에 포함되는 텅스텐실리콘질화막이 텅스텐막의 그레인사이즈를 증가시켜 면저항을 감소시키는 역할을 하기 때문에 제2도전막(33)의 높이를 감소시켜 형성할 수 있다. 이렇게 제2도전막(33)의 높이를 감소시키면 비트라인의 기생 캐패시턴스가 감소하여 비트라인 센싱 마진을 증가시킬 수 있는 효과가 있다.
다음으로, 제2도전막(33) 상에 하드마스크막(34)을 형성한다. 하드마스크막(34)은 절연막을 포함할 수 있다. 일례로, 하드마스크막(34)은 산화막, 질화막, 산화질화막 및 탄소함유막으로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 이들의 적층막으로 형성할 수 있다. 일례로, 하드마스크막(34)은 질화막 예컨대, 실리콘질화막으로 형성할 수 있다.
여기서, 후속 공정을 통해 형성될 셀영역의 비트라인의 높이를 감소시킴에 따른 저항 증가를 보상해주기 위하여, 하드마스크막(34) 공정시 제2도전막(33)의 전면에 절연물질이 형성되는 것을 방지하는 것이 바람직하다. 구체적으로, 하드마스크막(34)을 질화막으로 형성하는 경우에 하드마스크막(34)과 제2도전막(33)이 접하는 계면이 반응하여 제2도전막(33)이 소모되면서 절연물질이 형성되고, 이로 인해 제2도전막(33)의 두께가 감소하는 문제점이 발생한다. 제2도전막(33)의 두께가 감소하면 결과적으로 제2도전막(33)의 체적이 감소하여 저항이 증가한다. 따라서, 제2도전막(33)의 두께가 감소되는 것을 방지하기 위하여 하드마스크막(34)을 퍼니스를 이용하여 저압질화막으로 형성하는 것이 바람직하다.
일례로, 제2도전막(33)을 텅스텐막으로 형성하고, 하드마스크막(34)을 실리콘질화막으로 형성하는 경우에 하드마스크막(34)은 퍼니스를 이용하여 저압질화막으로 형성할 수 있다. 일반적으로 1)챔버에 기판을 로딩하는 단계, 2)챔버에 퍼지가스를 주입 및 퍼지가스를 외부로 배기하는 세정단계 및 3)챔버에 반응가스를 주입하여 질화막을 증착하는 단계를 단위사이클로 하여 복수회 반복실시하나, 본 발명의 실시예에서는 제2도전막(33)과 하드마스크막(34) 사이에 절연물이 형성되는 것을 방지하기 위해, 복수회의 세정 단계 및 증착 단계를 단위사이클로하여 단위사이클을 복수회 반복실시하여 형성한다.
구체적으로, 1) 챔버에 기판을 로딩하는 단계, 2) 챔버에 퍼지가스 주입 및 퍼지가스를 외부로 배기하는 세정 단계를 복수회 반복실시하는 단계 및 3)챔버에 반응가스를 주입하여 질화막을 증착하는 단계를 반복실시하여 저압질화막을 형성한다. 이때, 증착 이전에 복수회의 퍼지를 진행하여 챔버 내부를 세정함으로서 제2도전막(33)과 하드마스크막(34) 사이에 절연물이 형성되는 것을 방지할 수 있다. 이로써 면저항(Rs)이 감소되는 효과가 있다. 퍼지는 질소가스를 사용하여 실시할 수 있고, 5500sccm 내지 6500sccm 범위의 유량을 사용할 수 있다. 증착은 암모니아가스와 다이클로로실란(DCS; SiH2 Cl2)가스를 사용하여 실시할 수 있으며, 암모니아가스 1000sccm 내지 1400sccm 범위의 유량을 사용할 수 있고, DCS가스는 100sccm 내지 140sccm 범위의 유량을 사용할 수 있다. 이때, 압력은 0.25torr로 저압하에서 실시할 수 있다. 0.25torr보다 낮은 압력하에서 공정을 진행하면 단차피복성과 같은 증착특성이 열화되고, 0.25torr보다 높은 압력하에서 공정을 진행하면 증착속도가 저하되어 생산성이 열화 될 수 있다. 그리고, 하드마스크막(34) 형성공정은 710℃ 내지 730℃ 범위의 온도에서 실시할 수 있다.
위와 같은 일련의 공정에 의해, 셀영역의 예비 비트라인콘택플러그(29A), 제2배리어막(32), 제2도전막(33) 및 하드마스크막(34)이 적층된 비트라인스택이 형성된다. 그리고 주변회로영역의 게이트절연막(27), 제1도전막(29), 제1배리어막(30), 제2배리어막(32), 제2도전막(33) 및 하드마스크막(34)이 적층된 페리게이트스택이 형성된다.
도 2h에 도시된 바와 같이, 하드마스크막(34) 상에 제2마스크패턴(미도시)을 형성한다. 제2마스크패턴은 감광막을 이용하여 형성할 수 있다.
제2마스크패턴을 식각마스크로 하여 셀영역의 비트라인 및 주변회로영역의 페리게이트 패터닝을 동시에 실시한다. 일례로, 셀영역의 하드마스크막(34), 제2도전막(33), 제2배리어막(32)을 차례로 식각한다. 이에 따라, 비트라인(BL)이 형성된다. 동시에 주변회로영역의 하드마스크막(34), 제2도전막(33), 제2배리어막(32), 제1배리어막(30)을 식각한다.
도 2i에 도시된 바와 같이, 제2마스크패턴(미도시)를 식각마스크로 하여 셀영역의 예비 비트라인콘택플러그(29A) 및 주변회로영역의 제1도전막(29)을 동시에 식각한다. 이에 따라, 셀영역의 비트라인콘택플러그(29A)가 형성되며, 주변회로영역에 제1게이트전극(29B)이 형성된다.
여기서, 주변회로영역에 제1게이트전극(29B)을 형성하면, 게이트절연막(27) 상에 제1게이트전극(29B), 제1베리어막(30B), 제2베리어막(32B) 및 제2게이트전극(33B)이 적층된 페리게이트(PG)가 형성된다.
다음으로, 제2마스크패턴을 제거한다. 또한, 셀영역의 비트라인(BL) 및 비트라인콘택플러그(29A) 측벽에 비트라인스페이서(35A)를 형성할 수 있다. 동시에 페리게이트(PG)의 양측벽에 페리게이트스페이서(35B)를 형성할 수 있다.
한편, 페리게이트스페이서(35B) 형성 전에 저농도 소스/드레인영역을 형성하고, 페리게이트스페이서(35B) 이후에 고농도 소스/드레인영역을 형성할 수도 있다.
상술한 본 발명의 실시예는 GBL 식각 공정을 설명하고 있다. GBL 식각 공정은 셀영역의 비트라인(BL)과 주변회로영역의 페리게이트스페이서(35B)를 동시에 형성하는 식각 공정이다. 셀영역의 비트라인(BL)은 IGBL(Inner GBL) 구조를 가질 수 있다. IGBL 구조는 비트라인콘택플러그(29A)와 비트라인(BL)의 선폭을 동일하게 형성하는 공정이다. 단, 비트라인콘택홀(28)보다 비트라인콘택플러그(29A) 및 비트라인(BL)의 선폭이 더 작다. 이로써, 후속 스토리지노드콘택(SNC)과의 오버레이 마진을 확보할 수 있다.
도 3은 본 발명의 실시예에 따른 반도체 장치의 비트라인 기생 캐패시턴스를 나타낸 그래프이다.
도 3에 도시한 바와 같이, A 구간은 비트라인 및 페리게이트의 배리어막이 동시에 형성된 경우(비트라인과 페리게이트의 높이가 동일함)를 나타낸 그래프이고, B 구간은 본 발명의 실시예와 같이 비트라인에 형성된 배리어막과 페리게이트에 형성된 배리어막이 서로 상이한 구성을 갖는 경우(비트라인의 높이가 페리게이트의 높이보다 낮음)를 나타낸 그래프이다.
A구간 대비 B구간을 살펴보면, A구간과 다르게 B구간과 같이 비트라인과 페리게이트의 높이를 상이하게 해준 경우(비트라인의 높이가 페리게이트의 높이보다 낮음), 비트라인의 기생 캐패시턴스의 값이 감소된 것을 확인할 수 있다. 이로써 본 발명의 일실시예에 따라 비트라인의 높이를 감소할 경우, 기생 캐패시턴스를 감소시킬 수 있어 비트라인 센싱 마진을 증가시킬 수 있는 효과가 있다.
본 발명의 기술 사상은 바람직한 실시예에 따라 일례로, 기술되었으나 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
101:기판 102:소자분리막(102)
103:트렌치 104:게이트전극
105:캡핑막 106:층간절연막
107 : 비트라인콘택홀 108:비트라인콘택플러그
109:제1베리어막 110:비트라인전극(110)
111:제1하드마스크 112:비트라인스페이서
113:게이트절연막 114:제1게이트전극
115:제2배리어막 116:제3배리어막
117:제2게이트전극 118:제2하드마스크막
119:페리게이트스페이서 BL:비트라인
PG:페리게이트
103:트렌치 104:게이트전극
105:캡핑막 106:층간절연막
107 : 비트라인콘택홀 108:비트라인콘택플러그
109:제1베리어막 110:비트라인전극(110)
111:제1하드마스크 112:비트라인스페이서
113:게이트절연막 114:제1게이트전극
115:제2배리어막 116:제3배리어막
117:제2게이트전극 118:제2하드마스크막
119:페리게이트스페이서 BL:비트라인
PG:페리게이트
Claims (24)
- 셀영역 및 주변회로영역을 갖는 기판;
상기 셀영역의 기판에 형성된 매립게이트;
상기 셀영역의 기판 상에 형성되고 제1배리어막을 포함하는 비트라인; 및
상기 주변회로영역의 기판 상에 형성되고 제2배리어막 및 제3배리어막을 포함하는 게이트전극을 포함하며,
상기 제1배리어막, 제2배리어막 및 제3배리어막은 각각 티타늄막, 텅스텐질화막 및 텅스텐실리콘질화막이 순차적으로 적층되고,
상기 제2배리어막은 상기 제1배리어막의 두께보다 두꺼우며, 상기 제2배리어막에 포함된 상기 텅스텐질화막 및 텅스텐실리콘질화막의 두께는 상기 제1배리어막에 포함된 상기 텅스텐질화막 및 텅스텐실리콘질화막의 두께보다 두꺼운 반도체 장치.
- ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 제1배리어막 및 제3배리어막은 동일한 두께를 갖는 반도체 장치.
- 삭제
- ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제1항에 있어서,
상기 제1배리어막 하부에 형성된 비트라인콘택플러그;
상기 제1배리어막 상에 형성된 제1도전막;
상기 제2배리어막 하부에 형성된 제2도전막; 및
상기 제3배리어막 상에 형성된 제3도전막
을 더 포함하는 반도체 장치.
- ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제4항에 있어서,
상기 비트라인콘택플러그 및 상기 제2도전막은 폴리실리콘막을 포함하는 반도체 장치.
- ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈제4항에 있어서,
상기 제1도전막 및 상기 제3도전막은 텅스텐막을 포함하는 반도체 장치.
- 셀영역 및 주변회로영역을 포함하는 기판 상에 제1도전막을 형성하는 단계;
상기 주변회로영역의 제1도전막 상에 제1적층막을 형성하는 단계;
상기 제1적층막을 포함하는 전면에 제2적층막을 형성하는 단계;
상기 제2적층막 상에 제2도전막을 형성하는 단계; 및
상기 셀영역에 형성된 상기 제1도전막, 제2적층막 및 제2도전막을 식각하여 비트라인을 형성함과 동시에, 상기 주변회로영역에 형성된 상기 제1도전막, 제1적층막, 제2적층막 및 제2도전막을 식각하여 게이트전극을 형성하는 단계를 포함하며,
상기 비트라인의 제2적층막은 제1배리어막을 포함하고, 상기 게이트전극의 제1적층막은 제2배리어막은 포함하고, 상기 게이트전극의 제2적층막은 제3배리어막을 포함하며
상기 제1배리어막, 제2배리어막 및 제3배리어막 각각은 티타늄막, 텅스텐질화막 및 텅스텐실리콘질화막을 순차적으로 적층하여 형성되고,
상기 제2배리어막의 두께는 상기 제1배리어막의 두께보다 두꺼우며, 상기 제2배리어막에 포함된 상기 텅스텐질화막 및 텅스텐실리콘질화막의 두께는 상기 제1배리어막에 포함된 상기 텅스텐질화막 및 텅스텐실리콘질화막의 두께보다 두꺼운 반도체 장치 제조 방법.
- ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈제7항에 있어서,
상기 제1도전막을 형성하는 단계 이전에,
상기 셀영역의 기판 내에 매립게이트를 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.
- ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈제7항에 있어서,
상기 제1도전막은 폴리실리콘막을 형성하는 반도체 장치 제조 방법.
- ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈제7항에 있어서,
상기 주변회로영역의 제1도전막 상에 제1적층막을 형성하는 단계는,
상기 제1도전막 상에 제1적층막을 형성하는 단계;
상기 주변회로영역의 제1적층막 상에 셀오픈마스크를 형성하는 단계; 및
상기 셀오픈마스크를 이용하여 상기 셀영역의 제1적층막을 식각하는 단계
를 포함하는 반도체 장치 제조 방법.
- 삭제
- 삭제
- ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈제7항에 있어서,
상기 제2도전막은 텅스텐막을 포함하는 반도체 장치 제조 방법.
- ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈제13항에 있어서,
상기 텅스텐막 상에 질화막을 포함하는 하드마스크막을 형성하는 반도체 장치 제조 방법.
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120096386A KR101949981B1 (ko) | 2012-08-31 | 2012-08-31 | 반도체 장치 및 그 제조 방법 |
| US13/717,595 US9018708B2 (en) | 2012-08-31 | 2012-12-17 | Semiconductor device and method for fabricating the same |
| CN201310002517.XA CN103681675B (zh) | 2012-08-31 | 2013-01-05 | 半导体器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120096386A KR101949981B1 (ko) | 2012-08-31 | 2012-08-31 | 반도체 장치 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20140028944A KR20140028944A (ko) | 2014-03-10 |
| KR101949981B1 true KR101949981B1 (ko) | 2019-02-20 |
Family
ID=50186285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020120096386A KR101949981B1 (ko) | 2012-08-31 | 2012-08-31 | 반도체 장치 및 그 제조 방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US9018708B2 (ko) |
| KR (1) | KR101949981B1 (ko) |
| CN (1) | CN103681675B (ko) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101994820B1 (ko) * | 2012-07-26 | 2019-07-02 | 에스케이하이닉스 주식회사 | 실리콘함유막과 금속함유막이 적층된 반도체 구조물 및 그의 제조 방법 |
| KR102089514B1 (ko) * | 2013-12-23 | 2020-03-16 | 삼성전자 주식회사 | 반도체 메모리 장치 및 그 제조 방법 |
| KR102321390B1 (ko) * | 2014-12-18 | 2021-11-04 | 에스케이하이닉스 주식회사 | 에어갭을 구비한 반도체장치 및 그 제조 방법 |
| KR102354463B1 (ko) * | 2015-01-09 | 2022-01-24 | 삼성전자주식회사 | 레트로그레이드 채널을 갖는 반도체 소자 및 그 제조방법 |
| KR102518230B1 (ko) * | 2016-08-08 | 2023-04-06 | 에스케이하이닉스 주식회사 | 전자 장치 및 그 제조 방법 |
| KR20210001109A (ko) * | 2019-06-26 | 2021-01-06 | 삼성전자주식회사 | 패턴 형성 방법과 집적회로 소자 및 그 제조 방법 |
| KR20220004253A (ko) * | 2020-07-03 | 2022-01-11 | 에스케이하이닉스 주식회사 | 반도체장치 및 그 제조 방법 |
| CN114400204A (zh) * | 2022-01-13 | 2022-04-26 | 长鑫存储技术有限公司 | 一种半导体结构及其制造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100059894A1 (en) * | 2006-12-12 | 2010-03-11 | Nxp, B.V. | Method of manufacturing openings in a substrate, a via in substrate, and a semiconductor device comprising such a via |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101374317B1 (ko) * | 2007-08-23 | 2014-03-14 | 삼성전자주식회사 | 저항 소자를 갖는 반도체 장치 및 그 형성방법 |
| KR20110003039A (ko) * | 2009-07-03 | 2011-01-11 | 주식회사 하이닉스반도체 | 배리드 게이트를 포함하는 반도체 소자의 제조 방법 |
| KR101171886B1 (ko) * | 2009-07-31 | 2012-08-07 | 에스케이하이닉스 주식회사 | 매립게이트를 구비한 반도체장치 및 그 제조 방법 |
| KR101096875B1 (ko) * | 2009-12-09 | 2011-12-22 | 주식회사 하이닉스반도체 | 매립 게이트를 갖는 반도체 소자 제조 방법 |
| KR101569466B1 (ko) * | 2009-12-31 | 2015-11-17 | 삼성전자주식회사 | 반도체 기억 소자 및 그 형성 방법 |
| KR101164972B1 (ko) * | 2010-12-31 | 2012-07-12 | 에스케이하이닉스 주식회사 | 에어갭 스페이서를 구비한 반도체장치 및 그 제조 방법 |
| KR101204675B1 (ko) * | 2011-02-15 | 2012-11-26 | 에스케이하이닉스 주식회사 | 커패시터 및 금속 콘택을 포함하는 반도체 소자 및 형성 방법 |
-
2012
- 2012-08-31 KR KR1020120096386A patent/KR101949981B1/ko active IP Right Grant
- 2012-12-17 US US13/717,595 patent/US9018708B2/en active Active
-
2013
- 2013-01-05 CN CN201310002517.XA patent/CN103681675B/zh active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20100059894A1 (en) * | 2006-12-12 | 2010-03-11 | Nxp, B.V. | Method of manufacturing openings in a substrate, a via in substrate, and a semiconductor device comprising such a via |
Also Published As
| Publication number | Publication date |
|---|---|
| US20140061806A1 (en) | 2014-03-06 |
| US9018708B2 (en) | 2015-04-28 |
| CN103681675A (zh) | 2014-03-26 |
| KR20140028944A (ko) | 2014-03-10 |
| CN103681675B (zh) | 2018-01-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101949981B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| US11462545B2 (en) | Semiconductor device and method for fabricating the same | |
| EP3375016B1 (en) | Method of making a three-dimensional memory device containing vertically isolated charge storage regions | |
| CN110364529B (zh) | 包括超低k间隔件的半导体器件及其制造方法 | |
| US9419012B1 (en) | Three-dimensional memory structure employing air gap isolation | |
| US9978759B2 (en) | Memory devices and method of forming same | |
| KR100876976B1 (ko) | 반도체 소자의 배선 및 이의 형성 방법 | |
| KR101768396B1 (ko) | 메모리 디바이스 및 그 제조 방법 | |
| KR20150093384A (ko) | 저저항 텅스텐계 매립게이트구조물을 갖는 트랜지스터 및 그 제조 방법, 그를 구비한 전자장치 | |
| US20070059888A1 (en) | Semiconductor integrated circuit device and manufacturing method thereof | |
| US10304731B2 (en) | Damascene oxygen barrier and hydrogen barrier for ferroelectric random-access memory | |
| US20120091533A1 (en) | Semiconductor devices including etching stop films | |
| TWI582841B (zh) | 製造電晶體閘極之方法及包含電晶體閘極之半導體裝置 | |
| US6762110B1 (en) | Method of manufacturing semiconductor device having capacitor | |
| JP2008112826A (ja) | 半導体装置の製造方法 | |
| KR20020031283A (ko) | 반도체집적회로장치 및 그 제조방법 | |
| US20230387328A1 (en) | Semiconductor device and method | |
| KR101046727B1 (ko) | 반도체장치의 매립게이트 제조 방법 | |
| US20080305595A1 (en) | Methods of forming a semiconductor device including openings | |
| KR101060767B1 (ko) | 반도체장치의 접합 형성 방법 | |
| KR100832018B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR20010058947A (ko) | 반도체소자의 캐패시터 형성방법 | |
| JP2013219097A (ja) | 半導体装置の製造方法 | |
| KR20090103330A (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR20060037786A (ko) | 캐패시터의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |