KR20220004253A - 반도체장치 및 그 제조 방법 - Google Patents

반도체장치 및 그 제조 방법 Download PDF

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Abstract

본 기술은 메모리셀영역과 제1트랜지스터를 포함하는 제1주변회로영역 및 제2트랜지스터를 포함하는 제2주변회로영역을 포함하는 주변회로영역을 포함하는 기판을 포함하고, 메모리셀영역의 기판 상부에 위치하는 스토리지노드콘택플러그, 스토리지노드콘택플러그 상의 랜딩패드, 제1트랜지스터에 접속된 제1금속배선, 제2트랜지스터에 접속된 제2금속배선을 포함하되, 랜딩패드 및 제1금속배선의 두께는 제2금속배선의 두께보다 작은 것을 특징으로 한다.

Description

반도체장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체장치 및 그 제조 방법에 관한 것으로, 상세하게는 상부메탈플러그와 금속배선을 구비한 반도체장치 및 그 제조 방법에 관한 것이다.
반도체장치의 집적도가 증가하면서 캐패시터의 점유 면적이 감소하고 있으므로, 센싱마진(Sensing Margin)이 감소하는 문제점이 발생한다. 센싱마진(Sensing Margin)을 개선하기 위해 기생캐패시턴스(Parasitic Capacitance)를 감소시켜야 한다. 기생캐패시턴스를 감소시키기 위해 절연물질의 유전율을 낮추는 방법이 있다. 그러나, 절연물질이 높은 유전율을 갖기 때문에 기생캐패시턴스를 감소시키는데 한계가 있다.
이에 따라, 주변회로영역의 금속배선 높이를 다르게 형성하는 기술이 제안되었다.
본 발명의 실시예들은 낮은 저항의 금속배선을 구비한 반도체장치 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체장치는 메모리셀영역 및 주변회로영역을 포함하고, 주변회로영역은 제1트랜지스터를 포함하는 제1주변회로영역 및 제2트랜지스터를 포함하는 제2주변회로영역을 포함하는 기판; 메모리셀영역의 기판 상부에 위치하는 스토리지노드콘택플러그; 스토리지노드콘택플러그 상의 랜딩패드; 제1트랜지스터에 접속된 제1금속배선; 및 제2트랜지스터에 접속된 제2금속배선을 포함하되, 랜딩패드 및 제1금속배선의 두께는 제2금속배선의 두께보다 작을 수 있다.
본 발명의 실시예에 따른 반도체장치는 제1게이트구조물 및 제1게이트구조물의 양측에 정렬된 제1소스/드레인영역을 포함하는 제1트랜지스터; 제2게이트구조물 및 제2게이트구조물의 양측에 정렬된 제2소스/드레인영역을 포함하는 제2트랜지스터; 제1트랜지스터에 접속된 제1 금속배선; 및 제2트랜지스터에 접속된 제2 금속배선을 포함하되, 제1금속배선의 두께는 제2금속배선의 두께보다 작을 수 있다.
본 발명의 실시예에 따른 반도체장치 제조 방법은 제1트랜지스터와 제2트랜지스터를 포함하는 기판을 준비하는 단계; 기판 상부에 제1트랜지스터에 접속되는 예비 제1금속배선을 형성하는 단계; 기판 상부에 상기 제2트랜지스터에 접속되는 제2금속배선을 형성하는 단계; 예비 제1금속배선 및 제2금속배선을 커버링하는 캡핑층을 형성하는 단계; 캡핑층 상에 제2금속배선 및 제2트랜지스터를 커버링하는 마스크를 형성하는 단계; 및 상기 제2금속배선보다 작은 두께를 갖는 제1금속배선을 형성하기 위해, 상기 마스크를 식각마스크로 이용하여 캡핑층 및 예비 제1금속배선을 식각하는 단계를 포함할 수 있다.
본 기술은, 금속배선의 상부면 레벨을 다르게 형성함으로써, 기생캐패시턴스를 감소시킬 수 있다.
본 기술은, 메모리셀영역의 랜딩패드와 주변회로영역의 일부 금속배선의 상부면을 주변회로영역의 다른 금속배선의 상부면보다 낮은 레벨에 형성함으로써 메모리셀영역 및 주변회로영역의 기생캐패시턴스를 감소시킬 수 있다.
본 기술은, 메모리셀영역의 랜딩패드와 주변회로영역의 금속배선을 동시에 형성함으로써, 공정을 단순화할 수 있다.
도 1a 내지 1b는 실시예에 따른 반도체장치를 도시한 단면도이다.
도 2a 내지 2k는 실시예에 따른 반도체장치를 제조하는 방법의 예시 중 하나이다.
도 3은 실시예에 따른 반도체장치를 도시한 단면도이다.
도 4는 실시예에 따른 반도체장치를 도시한 평면도이다.
도 5a 내지 5b는 다른 실시예에 따른 반도체장치를 도시한 단면도이다.
도 6a 내지 6n는 실시예에 따른 반도체장치를 제조하는 방법의 다른 예시 중 하나이다.
도 7a 내지 7b는 실시예에 따른 반도체장치를 제조하는 방법의 다른 예시 중 하나이다.
도 8은 실시예에 따른 반도체장치를 도시한 단면도이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이므로, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함한다. 즉, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다. 도면의 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다. 설명의 간소화를 위하여 디램(DRAM)을 기준으로 설명하였으나, 본 발명의 개념은 이에 한정되지 않으며, 다른 메모리 또는 반도체장치들에 적용될 수 있다.
도 1a는 일 실시예에 따른 반도체장치를 도시한 단면도이다.
도 1b는 도 1a의 금속배선(119N, 119P) 부분을 확대한 확대도이다.
도 1a을 참조하면, 반도체 장치(100)는 기판(101) 및 기판(101) 상에 형성된 제1, 2영역(T1, T2)을 포함할 수 있다. 제1 영역(T1)은 제1주변회로영역으로 지칭될 수 있다. 제1 영역(T1)은 제1 트랜지스터를 포함할 수 있고, 제1 트랜지스터에 접속된 제1 금속배선(119N)을 포함할 수 있다. 제2 영역(T2)은 제2주변회로영역으로 지칭될 수 있다. 제2 영역(T2)은 제2 트랜지스터를 포함할 수 있고, 제2 트랜지스터에 접속된 제2 금속배선(119P)을 포함할 수 있다.
기판(101)에 소자분리층(103)이 형성될 수 있다. 소자분리층(103)은 트렌치(102) 내에 형성될 수 있다. 소자분리층(103)에 의해 기판(101)에 제1활성영역(104N) 및 제2활성영역(104P)이 정의될 수 있다. 기판(101)은 반도체프로세싱에 적합한 물질일 수 있다. 기판(101)은 반도체기판을 포함할 수 있다. 기판(101)은 실리콘을 함유하는 물질로 이루어질 수 있다. 기판(101)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 기판(101)은 저마늄과 같은 다른 반도체물질을 포함할 수도 있다. 기판(101)은 ⅢⅤ족 반도체기판, 예컨대 GaAs과 같은 화합물반도체기판을 포함할 수도 있다. 기판(101)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다. 소자분리층(103)은 STI(Shallow Trench Isolation) 공정에 의해 형성될 수 있다. 소자분리층(103)은 제1활성영역(104N)과 제2활성영역(104P)을 분리시킬 수 있다. 제1영역(T1)에 제1활성영역(104N)이 형성 될수 있고, 제2영역(T2)에 제2활성영역(104P)이 형성될 수 있다.
제1영역(T1)의 제1트랜지스터는 제1활성영역(104N), 제1활성영역(104N) 상의 제1게이트구조물(113N), 제1게이트구조물(113N)의 양측벽에 형성된 제1게이트스페이서(115N) 및 제1게이트구조물(113N) 양측에 정렬되어 제1활성영역(104N)에 형성된 제1소스/드레인영역(105N)들을 포함할 수 있다. 제1소스/드레인영역(105N)은 N형 불순물 또는 P형 불순물로 도핑될 수 있다. 제1소스/드레인영역(105N)은 비소(As) 또는 인(P) 등의 N형 불순물을 포함할 수 있다. 제1소스/드레인영역(105N)은 저농도 소스/드레인영역과 고농도 소스/드레인영역을 포함할 수 있다.
제1게이트구조물(113N)은 제1활성영역(104N) 상의 제1게이트절연층(107N), 제1게이트절연층(107N) 상의 제1하부게이트전극(109N), 제1하부게이트전극(109N) 상의 제1배리어층(110N), 제1배리어층(110N) 상의 제1상부게이트전극(111N) 및 제1상부게이트전극(111N) 상의 제1게이트하드마스크(112N)를 포함할 수 있다. 즉, 제1게이트구조물(113N)은 제1게이트절연층(107N), 제1하부게이트전극(109N), 제1배리어층(110N) 및 제1상부게이트전극(111N)의 스택을 포함할 수 있다. 제1게이트구조물(113N)은 플라나(Planar)게이트, 리세스(Recess)게이트, 베리드(Buried)게이트, 오메가(Omega)게이트 또는 핀(FIN)게이트 중 적어도 어느 하나일 수 있다. 본 실시예에서 제1게이트구조물(113N)은 플라나게이트일 수 있다.
기판(101) 상에 제1게이트절연층(107N)이 위치할 수 있다. 제1게이트절연층(107N)은 고유전물질(High-k materials), 산화물, 질화물, 산화질화물 또는 이들의 조합을 포함할 수 있다. 예컨대, 고유전물질은 하프늄산화물(HfO2), 하프늄실리케이트(HfSiO), 하프늄실리케이트질화물(HfSiON) 또는 이들의 조합을 포함할 수 있다. 제1게이트절연층(107N)은 계면층(Interface layer, 도시 생략)을 더 포함할 수 있다. 계면층은 실리콘산화물, 실리질화물 또는 이들의 조합을 포함할 수 있다. 제1게이트절연층(107N)은 계면층과 고유전물질이 적층되어 형성될 수 있다.
제1게이트절연층(107N) 상에 제1하부게이트전극(109N)이 위치할 수 있다. 제1하부게이트전극(109N)은 반도체물질을 포함할 수 있다. 제1하부게이트전극(109N)은 N 형 불순물 또는 P형 불순물로 도핑될 수 있다. 예컨대, 임플란트(Implantation) 등의 도핑공정(Doping process)에 의해 불순물이 도핑될 수 있다. 본 실시예에서, 제1하부게이트전극(109N)은 N형 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 다른 실시예에서, 제1하부게이트전극(109N)은 금속함유물질로 형성될 수도 있다.
제1하부게이트전극(109N) 상에 제1배리어층(110N)이 위치할 수 있다. 제1배리어층(110N)의 높이는 제1하부게이트전극(109N)의 높이보다 작을 수 있다. 제1배리어층(110N)은 티타늄(Ti), 티타늄질화물(TiN), 티타늄실리콘질화물(TiSiN), 탄탈륨(Ta) 탄탈륨질화물(TaN), 텅스텐질화물(WN) 또는 이들의 조합을 포함할 수 있다. 본 실시예에서 제1배리어층(110N)은 티타늄질화물(TiN)을 함유하는 물질을 포함할 수 있다.
제1배리어층(110N) 상에 제1상부게이트전극(111N)이 위치할 수 있다. 제1상부게이트전극(111N)은 금속함유물질을 포함할 수 있다. 제1상부게이트전극(111N)은 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 제1상부게이트전극(111N)은 텅스텐(W) 또는 텅스텐화합물을 포함할 수 있다.
제1상부게이트전극(111N) 상에 제1게이트하드마스크(112N)가 위치할 수 있다. 제1게이트하드마스크(112N)는 제1상부게이트전극(111N)에 대하여 식각선택비를 갖는 절연물질로 형성될 수 있다. 제1게이트하드마스크(112N)의 높이는 제1상부게이트전극(111N)의 높이보다 클 수 있다. 제1게이트하드마스크(112N)는 실리콘산화물, 실리콘질화물, 실리콘산질화물 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 제1게이트하드마스크(112N)는 실리콘질화물로 형성될 수 있다.
제1게이트구조물(113N)의 양측벽에 제1게이트스페이서(115N)가 위치할 수 있다. 제1게이트스페이서(115N)는 절연물질로 형성될 수 있다. 제1게이트스페이서(115N)는 저유전물질을 포함할 수 있다. 제1게이트스페이서(115N)는 산화물 또는 질화물을 포함할 수 있다. 제1게이트스페이서(115N)는 실리콘산화물, 실리콘질화물 또는 금속산화물을 포함할 수 있다. 제1게이트스페이서(115N)는 SiO2, Si3N4 또는 SiN을 포함할 수 있다. 제1게이트스페이서(115N)는 다층 스페이서를 포함할 수 있다. 제1게이트스페이서(115N)는 에어갭(air gap, 도시생략)을 포함할 수 있다. 따라서, 제1게이트스페이서(115N)의 양측벽에 한 쌍의 라인형 에어갭이 형성될 수 있다. 한 쌍의 라인형 에어갭은 대칭형일 수 있다. 일부 실시예들에서, 다층 스페이서는 제1스페이서, 제2스페이서 및 제3스페이서를 포함할 수 있고, 제1스페이서와 제2스페이서 사이에 제3스페이서가 위치할 수 있다. 다층 스페이서는 질화물스페이서들 사이에 산화물스페이서가 위치하는 NON 구조를 포함할 수 있다. 다른 실시예에서, 다층 스페이서는 제1스페이서, 제2스페이서 및 제1스페이서와 제2스페이서 사이의 에어갭을 포함할 수 있다.
제1영역(T1)의 제1소스/드레인영역(105N)은 제1금속콘택플러그(118N)를 통해 제1금속배선(119N)에 접속될 수 있다. 제1금속콘택플러그(118N)와 제1소스/드레인영역(105N) 사이에 제1오믹콘택층(116N) 및 제1도전성라이너(117N)가 형성될 수 있다. 제1오믹콘택층(116N)은 금속실리사이드를 포함할 수 있다. 제1도전성라이너(117N)는 금속 또는 금속질화물을 포함할 수 있다. 제1도전성라이너(117N)는 티타늄(Ti), 티타늄질화물(TiN), 티타늄실리콘질화물(TiSiN), 탄탈륨(Ta) 탄탈륨질화물(TaN), 텅스텐질화물(WN) 또는 이들의 조합을 포함할 수 있다. 제1금속콘택플러그(118N)는 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 예를 들어, 제1도전성라이너(117N)는 티타늄질화물을 포함할 수 있고, 제1금속콘택플러그(118N)는 텅스텐(W) 또는 텅스텐화합물을 포함할 수 있다. 다른 실시예에서, 제1금속콘택플러그(118N)는 제1도전성라이너(117N)가 생략된 배리어리스(Barrier-less) 금속구조를 포함할 수 있다.
제1금속콘택플러그(118N)는 제1층간절연층(114N) 내의 콘택홀(도면부호 생략)을 채울 수 있다. 즉, 제1금속콘택플러그(118N)는 제1층간절연층(114N)을 관통하여 제1소스/드레인영역(105N)에 접속될 수 있다. 제1층간절연층(114N)은 절연물질을 포함할 수 있다. 제1층간절연층(114N)은 실리콘산화물, 실리콘질화물, 저유전물질(Low-k material) 또는 이들의 조합을 포함할 수 있다. 제1금속콘택플러그(118N)는 금속함유물질을 포함할 수 있다.
제1금속콘택플러그(118N) 상에 제1금속배선(119N)이 위치할 수 있다. 제1금속배선(119N)은 제1금속콘택플러그(118N) 및 제1오믹콘택층(116N)을 통해 제1소스/드레인영역(105N)에 연결될 수 있다. 제1금속배선(119N)은 금속함유물질을 포함할 수 있다. 제1금속배선(119N)은 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 백금(Pt), 팔라듐(Pd), 주석(Sn), 납(Pb), 아연(Zn), 인듐(In), 카드뮴(Cd), 크롬(Cr) 및 몰리브덴(Mo) 중 어느 하나 이상을 포함할 수 있다. 제1금속배선(119N)은 도전성 물질의 단층막 또는 다층막으로로 이루어질 수 있다. 본 실시예에서 제1금속배선(119N)은 텅스텐(W)을 함유하는 물질을 포함할 수 있다. 제1금속배선(119N)은 텅스텐(W) 또는 텅스텐화합물을 포함할 수 있다.
제1캡핑층(121N)은 제1금속배선(119N) 사이의 공간을 채울 수 있다. 제1캡핑층(121N)은 제1금속배선(119N)의 측벽들을 커버링할 수 있다. 도 2b를 참조할 때, 제1캡핑층(121N)의 두께(W2)는 제1금속배선(119N)의 두께(W1)와 같을 수 있다. 즉, 제1캡핑층(121N)의 저면과 제1금속배선(119N)의 저면은 동일 레벨이고, 제1캡핑층(121N)의 상부면과 제1금속배선(119N)의 상부면도 동일레벨에 있을 수 있다. 제1캡핑층(121N)은 후속 공정으로부터 제1금속배선(119N)을 보호하는 역할을 수행할 수 있다. 제1캡핑층(121N)은 절연물질을 포함할 수 있다. 제1캡핑층(121N)은 실리콘질화물을 포함할 수 있다.
제2영역(T2)의 제2트랜지스터는 제2활성영역(104P), 제2활성영역(104P) 상의 제2게이트구조물(113P), 제2게이트구조물(113P)의 양측벽에 형성된 제2게이트스페이서(115P) 및 제2게이트구조물(113P) 양측에 정렬되어 제2활성영역(104P)에 형성된 제2소스/드레인영역(105P)들을 포함할 수 있다. 제2소스/드레인영역(105P)은 소스/드레인영역이라고 지칭될 수 있다. 제2소스/드레인영역(105P)은 N형 불순물 또는 P형 불순물로 도핑될 수 있다. 제2소스/드레인영역(105P)은 비소(As) 또는 인(P) 등의 N형 불순물을 포함할 수 있다. 제2소스/드레인영역(105P)은 저농도 소스/드레인영역과 고농도 소스/드레인영역을 포함할 수 있다.
제2게이트구조물(113P)은 제2활성영역(104P) 상의 제2게이트절연층(107P), 제2게이트절연층(107P) 상의 제2하부게이트전극(109P), 제2하부게이트전극(109P) 상의 제2배리어층(110P), 제2배리어층(110P) 상의 제1상부게이트전극(111P) 및 제2상부게이트전극(111P) 상의 제2게이트하드마스크(112P)를 포함할 수 있다. 즉, 제2게이트구조물(113P)은 제2게이트절연층(107P), 제2하부게이트전극(109P), 제2배리어층(110P) 및 제2상부게이트전극(111P)의 스택을 포함할 수 있다. 제2게이트구조물(113P)은 플라나(Planar)게이트, 리세스(Recess)게이트, 베리드(Buried)게이트, 오메가(Omega)게이트 또는 핀(FIN)게이트 중 적어도 어느 하나일 수 있다. 본 실시예에서 제2게이트구조물(113P)은 플라나게이트일 수 있다.
기판(101) 상에 제2게이트절연층(107P)이 위치할 수 있다. 제2게이트절연층(107P)은 고유전물질(High-k materials), 산화물, 질화물, 산화질화물 또는 이들의 조합을 포함할 수 있다. 예컨대, 고유전물질은 하프늄산화물(HfO2), 하프늄실리케이트(HfSiO), 하프늄실리케이트질화물(HfSiON) 또는 이들의 조합을 포함할 수 있다. 제2게이트절연층(107P)은 계면층(Interface layer, 도시 생략)을 더 포함할 수 있다. 계면층은 실리콘산화물, 실리질화물 또는 이들의 조합을 포함할 수 있다. 제2게이트절연층(107P)은 계면층과 고유전물질이 적층되어 형성될 수 있다.
제2게이트절연층(107P) 상에 제2하부게이트전극(109P)이 위치할 수 있다. 제2하부게이트전극(109P)은 반도체물질을 포함할 수 있다. 제2하부게이트전극(109P)은 N 형 불순물 또는 P형 불순물로 도핑될 수 있다. 예컨대, 임플란트(Implantation) 등의 도핑공정(Doping process)에 의해 불순물이 도핑될 수 있다. 본 실시예에서, 제2하부게이트전극(109P)은 N형 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 다른 실시예에서, 제2하부게이트전극(109P)은 금속함유물질로 형성될 수도 있다.
제2하부게이트전극(109P) 상에 제2배리어층(110P)이 위치할 수 있다. 제2배리어층(110P)의 높이는 제2하부게이트전극(109P)의 높이보다 작을 수 있다. 제2배리어층(110P)은 티타늄(Ti), 티타늄질화물(TiN), 티타늄실리콘질화물(TiSiN), 탄탈륨(Ta) 탄탈륨질화물(TaN), 텅스텐질화물(WN) 또는 이들의 조합을 포함할 수 있다. 본 실시예에서 제2배리어층(110P)은 티타늄질화물(TiN)을 함유하는 물질을 포함할 수 있다.
제2배리어층(110P) 상에 제2상부게이트전극(111P)이 위치할 수 있다. 제2상부게이트전극(111P)은 금속함유물질을 포함할 수 있다. 제2상부게이트전극(111P)은 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 제2상부게이트전극(111P)은 텅스텐(W) 또는 텅스텐화합물을 포함할 수 있다.
제2상부게이트전극(111P) 상에 제2게이트하드마스크(112P)가 위치할 수 있다. 제2게이트하드마스크(112P)는 제2상부게이트전극(111P)에 대하여 식각선택비를 갖는 절연물질로 형성될 수 있다. 제2게이트하드마스크(112P)의 높이는 제2상부게이트전극(111P)의 높이보다 클 수 있다. 제2게이트하드마스크(112P)는 실리콘산화물, 실리콘질화물, 실리콘산질화물 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 제2게이트하드마스크(112P)는 실리콘질화물로 형성될 수 있다.
제2게이트구조물(113P)의 양측벽에 제2게이트스페이서(115P)가 위치할 수 있다. 제2게이트스페이서(115P)는 절연물질로 형성될 수 있다. 제2게이트스페이서(115P)는 저유전물질을 포함할 수 있다. 제2게이트스페이서(115P)는 산화물 또는 질화물을 포함할 수 있다. 제2게이트스페이서(115P)는 실리콘산화물, 실리콘질화물 또는 금속산화물을 포함할 수 있다. 제2게이트스페이서(115P)는 SiO2, Si3N4 또는 SiN을 포함할 수 있다. 제2게이트스페이서(115P)는 다층 스페이서를 포함할 수 있다. 제2게이트스페이서(115P)는 에어갭(air gap, 도시생략)을 포함할 수 있다. 따라서, 제2게이트스페이서(115P)의 양측벽에 한 쌍의 라인형 에어갭이 형성될 수 있다. 한 쌍의 라인형 에어갭은 대칭형일 수 있다. 일부 실시예들에서, 다층 스페이서는 제1스페이서, 제2스페이서 및 제3스페이서를 포함할 수 있고, 제1스페이서와 제2스페이서 사이에 제3스페이서가 위치할 수 있다. 다층 스페이서는 질화물스페이서들 사이에 산화물스페이서가 위치하는 NON 구조를 포함할 수 있다. 다른 실시예에서, 다층 스페이서는 제1스페이서, 제2스페이서 및 제1스페이서와 제2스페이서 사이의 에어갭을 포함할 수 있다.
제2영역(T2)의 제2소스/드레인영역(105P)은 제2금속콘택플러그(118P)를 통해 제2금속배선(119P)에 접속될 수 있다. 제2금속콘택플러그(118P)와 제2소스/드레인영역(105P) 사이에 제2오믹콘택층(116P) 및 제2도전성라이너(117P)가 형성될 수 있다. 제2오믹콘택층(116P)은 금속실리사이드를 포함할 수 있다. 제2도전성라이너(117P)는 금속 또는 금속질화물을 포함할 수 있다. 제2도전성라이너(117P)는 티타늄(Ti), 티타늄질화물(TiN), 티타늄실리콘질화물(TiSiN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 텅스텐질화물(WN) 또는 이들의 조합을 포함할 수 있다. 제2금속콘택플러그(118P)는 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 예를 들어, 제2도전성라이너(117P)는 티타늄질화물을 포함할 수 있고, 제2금속콘택플러그(118P)는 텅스텐(W) 또는 텅스텐화합물을 포함할 수 있다. 다른 실시예에서, 제2도전성라이너(117P)가 생략된 배리어리스(Barrier-less) 금속구조를 포함할 수 있다.
제2금속콘택플러그(118P)는 제2층간절연층(114P) 내의 콘택홀(도면부호 생략)을 채울 수 있다. 즉, 제2금속콘택플러그(118P)는 제2층간절연층(114P)을 관통하여 제2소스/드레인영역(105P)에 접속될 수 있다. 제2층간절연층(114P)은 절연물질을 포함할 수 있다. 제2층간절연층(114P)은 실리콘산화물, 실리콘질화물, 저유전물질(Low-k material) 또는 이들의 조합을 포함할 수 있다. 제2금속콘택플러그(118P)는 금속함유물질을 포함할 수 있다.
제2금속콘택플러그(118P) 상에 제2금속배선(119P)이 위치할 수 있다. 제2금속배선(119P)은 제2금속콘택플러그(118P) 및 제2오믹콘택층(116P)을 통해 제2소스/드레인영역(105P)에 연결될 수 있다. 제2금속배선(119P)은 금속함유물질을 포함할 수 있다. 제2금속배선(119P)은 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 백금(Pt), 팔라듐(Pd), 주석(Sn), 납(Pb), 아연(Zn), 인듐(In), 카드뮴(Cd), 크롬(Cr) 및 몰리브덴(Mo) 중 어느 하나 이상을 포함할 수 있다. 제2금속배선(119P)은 도전성 물질의 단층막 또는 다층막으로로 이루어질 수 있다. 본 실시예에서 제2금속배선(119P)은 텅스텐(W)을 함유하는 물질을 포함할 수 있다. 제2금속배선(119P)은 텅스텐(W) 또는 텅스텐화합물을 포함할 수 있다.
제2캡핑층(121P)은 제2금속배선(119P) 사이의 공간을 채울 수 있다. 제2캡핑층(121P)은 제2금속배선(119P)의 측벽부 및 상부를 커버링할 수 있다. 제2캡핑층(121P)은 제2금속배선(119P) 및 제2금속배선(119P) 상의 금속배선하드마스크(120)를 캡핑할 수 있다. 도 1b를 참조하면, 제2캡핑층(121P)의 두께(W5)는 제2금속배선(119P)의 두께(W3) 및 금속배선하드마스크(120)의 두께(W4)의 합보다 클 수 있다. 제2캡핑층(121P)의 두께(W5)는 제1캡핑층(121N)의 두께(W2)보다 클 수 있다. 즉, 제2캡핑층(121P)의 저면과 제1캡핑층(121N)의 저면은 동일 레벨이고, 제2캡핑층(121P)의 상부면은 제1캡핑층(121N)의 상부면보다 높은 레벨일 수 있다. 제2캡핑층(121P)은 후속 공정으로부터 제2금속배선(119P)을 보호하는 역할을 수행할 수 있다. 제2캡핑층(121P)은 절연물질을 포함할 수 있다. 제2캡핑층(121P)은 실리콘질화물을 포함할 수 있다. 제2캡핑층(121P)은 제1캡핑층(121N)과 동일한 물질을 포함할 수 있다.
도 1b를 참조할 때, 제1금속배선(119N)의 두께(W1)와 제2금속배선(119P)의 두께(W3)는 다를 수 있다. 본 실시예에서, 제1금속배선(119N)의 두께(W1)가 제2금속배선(119P)의 두께(W3)보다 작을 수 있다. 즉, 제1금속배선(119N)의 저면과 제2금속배선(119P)의 저면은 동일 레벨이고, 제1금속배선(119N)의 상부면은 제2금속배선(119P)의 상부면보다 낮은 레벨에 있을 수 있다. 제1금속배선(119N)의 두께(W1)와 제2금속배선(119P)의 두께(W3) 차이는 130Å 이상 170Å 이하일 수 있다. 본 실시예에서 제1금속배선(119N)의 두께(W1)와 제2금속배선(119P)의 두께(W3) 차이는 150Å일 수 있다. 본 실시예에서 제1금속배선(119N)의 두께(W1)는 제2금속배선(119P)의 두께(W3)보다 150Å 낮을 수 있다.
반도체장치(100)는 CMOSFET를 포함할 수 있고, 제1트랜지스터는 NMOSFET를 포함하고, 제2트랜지스터는 PMOSFET를 포함할 수 있다. 다른 실시예에서, 반도체장치(100)는 서로 다른 NMOSFET를 포함할 수 있고, 제1트랜지스터는 제1 NMOSFET를 포함하고, 제2트랜지스터는 제2 NMOSFET를 포함할 수 있다. 제1 NMOSFET는 얇은 제1게이트절연층을 갖는 NMOSFET일 수 있고, 제2 NMOSFET는 제1게이트절연층보다 두꺼운 제2게이트절연층을 갖는 NMOSFET일 수 있다. 다른 실시예에서, 반도체장치(100)는 서로 다른 PMOSFET를 포함할 수 있고, 제1트랜지스터는 제1 PMOSFET를 포함하고, 제2트랜지스터는 제2 PMOSFET를 포함할 수 있다. 제1 PMOSFET는 얇은 제1게이트절연층을 갖는 PMOSFET일 수 있고, 제2 PMOSFET는 제1게이트절연층보다 두꺼운 제2게이트절연층을 갖는 PMOSFET일 수 있다.
반도체장치(100)는 메모리셀의 주변회로를 포함할 수 있고, 제1트랜지스터는 메모리셀의 비트라인에 접속되는 트랜지스터일 수 있고, 제2트랜지스터는 메모리셀의 워드라인에 접속되는 트랜지스터일 수 있다. 반도체장치(100)는 DRAM의 주변회로를 포함할 수 있고, 제1트랜지스터는 센스앰프(SA)일 수 있고, 제2트랜지스터는 서브워드라인드라이버(SWD)일 수 있다.
본 실시예에 따른 반도체장치(100)는 제1금속배선(119N)의 두께(W1)를 제2금속배선(119P)의 두께(W3)보다 작게 형성하므로, 이웃하는 제1금속배선(119N) 사이의 캐패시턴스를 감소시킬 수 있다. 따라서, Csa를 감소시킬 수 있고, Csa를 감소시킴으로써 센싱마진(sensing margin)을 향상시킬 수 있다. 또한, 반도체장치(100)는 제1금속배선(119N)의 두께(W1)를 제2금속배선(119P)의 두께(W3)보다 작게 형성하므로, 제2영역(T2)에서 반도체장치(100)의 저항을 낮게 유지할 수 있다. 결국, 반도체 장치(100)는 제1영역(T1)의 캐패시턴스 감소로 인한 센싱마진 향상효과와, 제1영역(T1) 이외의 지역에 대한 저항감소효과를 동시에 얻을 수 있다.
도 2a 내지 도 2j는 실시예에 따른 반도체장치를 제조하는 방법의 예시 중 하나이다.
도 2a에 도시된 바와 같이, 기판(11)이 준비된다. 기판(11)은 반도체물질을 포함할 수 있다. 기판(11)은 실리콘 기판, 실리콘저마늄 기판 또는 SOI(Silicon On Insulator) 기판을 포함할 수 있다. 기판(11)은 제1영역(T1) 및 제2영역(T2)을 포함할 수 있다. 제1 영역(T1)은 제1주변회로영역으로 지칭될 수 있고, 제2 영역(T2)은 제2주변회로영역으로 지칭될 수 있다. 제1 영역(T1)은 적어도 하나 이상의 얇은 게이트절연층을 갖는 트랜지스터가 형성될 영역을 지칭할 수 있다. 제2 영역(T2)은 적어도 하나 이상의 두꺼운 게이트절연층을 갖는 트랜지스터가 형성될 영역을 지칭할 수 있다. 제1 영역(T1)은 제1 트랜지스터를 포함할 수 있고, 제2 영역(T2)은 제2 트랜지스터를 포함할 수 있다. 제1 영역(T1)은 센스앰프(SA)이고, 제2 영역(T2)은 서브워드라인드라이버(SWD)일 수 있다.
기판(11)에 소자분리층(13)이 형성될 수 있다. 소자분리층(13)은 STI(Shallow Trench Isolation) 공정에 의해 형성될 수 있다. 소자분리층(13)은 트렌치(12) 내에 형성된다. 소자분리층(13)에 의해 제1활성영역(14N) 및 제2활성영역(14P)이 정의될 수 있다. 소자분리층(13)은 실리콘질화물(Silicon nitride), 실리콘산화물(Silicon oxide) 또는 이들의 조합을 포함할 수 있다.
도 2b에 도시된 바와 같이, 기판(11) 상에 게이트절연층(21A)이 형성될 수 있다. 게이트절연층(21A)은 고유전물질(High-k materials), 산화물, 질화물, 산화질화물 또는 이들의 조합을 포함할 수 있다. 예컨대, 고유전물질은 하프늄산화물(HfO2), 하프늄실리케이트(HfSiO), 하프늄실리케이트질화물(HfSiON) 또는 이들의 조합을 포함할 수 있다. 게이트절연층(21A)은 계면층(Interface layer, 도시 생략)을 더 포함할 수 있다. 계면층은 실리콘산화물, 실리질화물 또는 이들의 조합을 포함할 수 있다. 게이트절연층(21A)은 계면층과 고유전물질이 적층되어 형성될 수 있다.
게이트절연층(21A) 상에 하부게이트전극층(22A)이 형성될 수 있다. 하부게이트전극층(22A)은 반도체물질을 포함할 수 있다. 하부게이트전극층(22A)은 불순물로 도핑될 수 있다. 예컨대, 임플란트(Implantation) 등의 도핑공정(Doping process)에 의해 불순물이 도핑될 수 있다. 본 실시예에서, 하부게이트전극층(22A)은 폴리실리콘을 포함할 수 있다. 다른 실시예에서, 하부게이트전극층(22A)은 금속함유물질로 형성될 수도 있다.
하부게이트전극층(22A) 상에 배리어메탈층(23A)이 형성될 수 있다. 배리어메탈층(23A)의 높이는 하부게이트전극층(22A)의 높이보다 작을 수 있다. 배리어메탈층(23A)은 티타늄질화물(TiN), 탄탈륨질화물(TaN), 텅스텐질화물(WN) 또는 이들의 조합을 포함할 수 있다. 본 실시예에서 배리어메탈층(23A)은 티타늄질화물(TiN)을 함유하는 물질을 포함할 수 있다.
상부게이트전극층(24A)은 하부게이트전극층(22A) 보다 낮은 비저항을 갖는 물질로 형성될 수 있다. 상부게이트전극층(24A)은 하부게이트전극층(22A) 보다 비저항이 낮은 금속물질을 포함할 수 있다. 예컨대, 상부게이트전극층(24A)은 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 상부게이트전극층(24A)은 텅스텐(W) 또는 텅스텐화합물을 포함할 수 있다.
상부게이트전극층(24A) 상에 게이트하드마스크층(25A)이 형성될 수 있다. 게이트하드마스크층(25A)은 상부게이트전극층(24A)에 대하여 식각선택비를 갖는 절연물질로 형성될 수 있다. 게이트하드마스크층(25A)의 높이는 상부게이트전극층(24A)의 높이보다 클 수 있다. 게이트하드마스크층(25A)은 실리콘산화물, 실리콘질화물, 실리콘산질화물 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 게이트하드마스크층(25A)은 실리콘질화물로 형성될 수 있다.
게이트하드마스크층(25A)상에 게이트마스크(26)가 형성될 수 있다. 게이트마스크(26)는 감광막패턴을 포함할 수 있다. 게이트마스크(26)는 어느 한 방향으로 연장되거나 또는 다른 방향으로 연장될 수 있다.
도 2c에 도시된 바와 같이, 기판(11) 상에 제1,2게이트구조물(27N, 27P)이 형성될 수 있다. 제1게이트구조물(27N)은 제1활성영역(14N) 상부에 형성될 수 있고, 제2게이트구조물(27P)은 제2활성영역(14P) 상부에 형성될 수 있다. 제1게이트구조물(27N)은 제1게이트절연층(21N), 제1하부게이트전극(22N), 제1배리어층(23N), 제1상부게이트전극(24N) 및 제1게이트하드마스크(25N)를 포함할 수 있다. 제2게이트구조물(27P)은 제2게이트절연층(21P), 제2하부게이트전극(22P), 제2배리어층(23P), 제2상부게이트전극(24P) 및 제2게이트하드마스크(25P)를 포함할 수 있다.
제1게이트절연층(21N) 및 제2게이트절연층(21P)은 게이트절연층(21A)의 식각에 의해 형성될 수 있다. 제1하부게이트전극(22N) 및 제2하부게이트전극(22P)은 하부게이트전극층(22A)의 식각에 의해 형성될 수 있다. 제1배리어층(23N) 및 제2배리어층(23P)은 배리어메탈층(23A)의 식각에 의해 형성될 수 있다. 제1상부게이트전극(24N) 및 제2상부게이트전극(24P)은 상부게이트전극층(24A)의 식각에 의해 형성될 수 있다. 제1게이트하드마스크(25N) 및 제2게이트하드마스크(25P)는 게이트하드마스크층(25A)의 식각에 의해 형성될 수 있다.
제1게이트구조물(27N)은 플라나(Planar)게이트, 리세스(Recess)게이트, 베리드(Buried)게이트, 오메가(Omega)게이트 또는 핀(FIN)게이트 중 적어도 어느 하나일 수 있다. 본 실시예에서 제1게이트구조물(27N)은 플라나게이트일 수 있다. 제2게이트구조물(27P)은 플라나(Planar)게이트, 리세스(Recess)게이트, 베리드(Buried)게이트, 오메가(Omega)게이트 또는 핀(FIN)게이트 중 적어도 어느 하나일 수 있다. 본 실시예에서 제2게이트구조물(27P)은 플라나게이트일 수 있다.
제1,2게이트구조물(27N, 27P)을 형성한 후에, 게이트마스크(26)를 제거할 수 있다.
도 2d에 도시된 바와 같이, 제1게이트구조물(27N)의 양측벽에 제1스페이서(28N)가 위치할 수 있다. 제1스페이서(28N)는 절연물질로 형성될 수 있다. 제1스페이서(28N)는 저유전물질을 포함할 수 있다. 제1스페이서(28N)는 산화물 또는 질화물을 포함할 수 있다. 제1스페이서(28N)는 실리콘산화물, 실리콘질화물 또는 금속산화물을 포함할 수 있다. 제1스페이서(28N)는 SiO2, Si3N4 또는 SiN을 포함할 수 있다. 제1스페이서(28N)는 다층 스페이서를 포함할 수 있다. 제1스페이서(28N)는 에어갭(air gap, 도시생략)을 포함할 수 있다. 따라서, 제1스페이서(28N)의 양측벽에 한 쌍의 라인형 에어갭이 형성될 수 있다. 한 쌍의 라인형 에어갭은 대칭형일 수 있다. 일부 실시예들에서, 다층 스페이서는 제1스페이서, 제2스페이서 및 제3스페이서를 포함할 수 있고, 제1스페이서와 제2스페이서 사이에 제3스페이서가 위치할 수 있다. 다층 스페이서는 질화물스페이서들 사이에 산화물스페이서가 위치하는 NON 구조를 포함할 수 있다. 다른 실시예에서, 다층 스페이서는 제1스페이서, 제2스페이서 및 제1스페이서와 제2스페이서 사이의 에어갭을 포함할 수 있다.
제2게이트구조물(27P)의 양측벽에 제2스페이서(28P)가 위치할 수 있다. 제2스페이서(28P)는 절연물질로 형성될 수 있다. 제2스페이서(28P)는 저유전물질을 포함할 수 있다. 제2스페이서(28P)는 산화물 또는 질화물을 포함할 수 있다. 제2스페이서(28P)는 실리콘산화물, 실리콘질화물 또는 금속산화물을 포함할 수 있다. 제2스페이서(28P)는 SiO2, Si3N4 또는 SiN을 포함할 수 있다. 제2스페이서(28P)는 다층 스페이서를 포함할 수 있다. 제2스페이서(28P)는 에어갭(air gap, 도시생략)을 포함할 수 있다. 따라서, 제2스페이서(28P)의 양측벽에 한 쌍의 라인형 에어갭이 형성될 수 있다. 한 쌍의 라인형 에어갭은 대칭형일 수 있다. 일부 실시예들에서, 다층 스페이서는 제1스페이서, 제2스페이서 및 제3스페이서를 포함할 수 있고, 제1스페이서와 제2스페이서 사이에 제3스페이서가 위치할 수 있다. 다층 스페이서는 질화물스페이서들 사이에 산화물스페이서가 위치하는 NON 구조를 포함할 수 있다. 다른 실시예에서, 다층 스페이서는 제1스페이서, 제2스페이서 및 제1스페이서와 제2스페이서 사이의 에어갭을 포함할 수 있다.
후속하여, 기판(11)에 불순물이 도핑될 수 있다. 따라서, 기판(11) 내의 제1게이트구조물(27N) 양측에 제1소스/드레인영역(29N)이 형성될 수 있다. 기판(11) 내의 제2게이트구조물(27P) 양측에 제2소스/드레인영역(29P)이 형성될 수 있다. 제1,2소스/드레인영역(29N,29P)은 N형 불순물 또는 P형 불순물을 포함할 수 있다. 제1,2소스/드레인영역(29N,29P)은 저농도 소스/드레인영역과 고동도 소스/드레인영역을 포함할 수 있다. 고농도 소스/드레인영역은 저농도 소스/드레인영역보다 접합깊이가 깊을 수 있다. 고농도 소스/드레인영역은 저농도 소스/드레인영역보다 도핑농도가 더 클 수 있다.
도 2e에 도시된 바와 같이, 제1,2게이트구조물(27N,27P) 사이를 채우는 층간절연층(30)이 형성될 수 있다. 층간절연층(30)은 제1,2게이트구조물(27N,27P)의 상부면이 노출되도록 평탄화될 수 있다. 층간절연층(30)의 평탄화 공정시 제1,2게이트구조물(27N,27P)의 상부면이 노출되도록 제1,2스페이서(28N,28P)가 평탄화될 수 있다. 층간절연층(30)은 제1,2게이트구조물(27N,27P)과 평행하게 연장될 수 있다. 층간절연층(30)은 제1,2스페이서(28N,28P)에 대해 식각선택비를 갖는 물질로 형성될 수 있다. 층간절연층(30)은 절연물질을 포함할 수 있다. 층간절연층(30)은 실리콘산화물 또는 실리콘질화물을 포함할 수 있다. 층간절연층(30)은 스핀온절연물질(SOD)을 포함할 수 있다
후속하여 층간절연층(30) 내에 콘택홀(31)이 형성될 수 있다. 콘택홀(31)을 형성하기 위해 콘택마스크패턴(도시 생략)이 형성될 수 있다. 콘택마스크패턴을 식각마스크로 이용하여 층간절연층(30)을 식각할 수 있다. 따라서, 제1,2소스/드레인영역(29N,29P)의 표면을 노출시키는 콘택홀(31)이 형성될 수 있다.
도 2f에 도시된 바와 같이, 콘택홀(31) 내에 제1,2오믹콘택층(32N,32P)이 형성될 수 있다 제1소스/드레인영역(29N) 상에 제1오믹콘택층(32N)이 형성될 수 있다. 제2소스/드레인영역(29P) 상에 제2오믹콘택층(32P)이 형성될 수 있다. 제1,2오믹콘택층(32N,32P)을 형성하기 위해 실리사이드화금속층(Silicidable metal layer)의 증착 및 어닐링(annealing)공정이 수행될 수 있다. 제1,2오믹콘택층(32N,32P)은 금속실리사이드를 포함할 수 있다. 제1,2오믹콘택층(32N,32P)은 코발트실리사이드(CoSix)를 포함할 수 있다. 본 실시예에서, 제1,2오믹콘택층(32N,32P)은 'CoSi2상'의 코발트실리사이드(CoSix)를 포함할 수 있다. 따라서, 콘택저항을 개선시킬 수 있고, 저저항의 코발트실리사이드(CoSix)를 형성할 수 있다.
후속하여, 제1오믹콘택층(32N) 상에 제1도전성라이너(33N)가 형성될 수 있다. 제1도전성라이너(33N)는 콘택홀(31) 내부에 형성될 수 있다. 제1도전성라이너(33N)는 제1오믹콘택층(32N)의 상부면 및 층간절연층(30)의 측벽을 커버링 할 수 있다. 제2오믹콘택층(32P) 상에 제2도전성라이너(33P)가 형성될 수 있다. 제2도전성라이너(33P)는 콘택홀(31) 내부에 형성될 수 있다. 제2도전성라이너(33P)는 제2오믹콘택층(32P)의 상부면 및 층간절연층(30)의 측벽을 커버링 할 수 있다. 제1,2도전성라이너(33N,33P)는 금속 또는 금속질화물을 포함할 수 있다. 제1,2도전성라이너(33N,33P)는 티타늄(Ti), 티타늄질화물(TiN), 티타늄실리콘질화물(TiSiN), 탄탈륨(Ta) 탄탈륨질화물(TaN), 텅스텐질화물(WN) 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 제1,2도전성라이너(33N,33P)는 티타늄질화물을 포함할 수 있다.
제1도전성라이너(33N) 상에 제1금속콘택플러그(34N)가 형성될 수 있다. 제1금속콘택플러그(34N)는 제1도전성라이너(33N) 상에서 콘택홀(31)을 채우면서 형성될 수 있다. 제2도전성라이너(33P) 상에 제2금속콘택플러그(34P)가 형성될 수 있다. 제2금속콘택플러그(34P)는 제2도전성라이너(33P) 상에서 콘택홀(31)을 채우면서 형성될 수 있다. 제1,2금속콘택플러그(34N,34P)를 평탄화하는 공정을 포함할 수 있다. 따라서, 제1,2금속콘택플러그(34N,34P)의 상부면은 층간절연층(30)의 상부면과 동일한 레벨일 수 있다.
제1,2금속콘택플러그(34N,34P)는 금속함유물질을 포함할 수 있다. 제1,2금속콘택플러그(34N,34P)는 금속물질 또는 금속화합물을 포함할 수 있다. 제1,2금속콘택플러그(34N,34P)는 텅스텐(W)함유물질을 포함할 수 있다. 제1,2금속콘택플러그(34N,34P)는 텅스텐 또는 텅스텐화합물을 포함할 수 있다.
제1,2금속콘택플러그(34N,34P)는 화학기상증착(CVD), 물리기상증착(PVD) 또는 원자층증착(ALD) 방법에 의해 형성될 수 있다. 제1,2금속콘택플러그(34N,34P)는 증착효과를 증가시키기 위해 플라즈마를 사용할 수도 있다. 즉, 제1,2금속콘택플러그(34N,34P)는 PECVD(Plasma Enhanced CVD), PEALD(Plasma Enhanced ALD) 등의 방법에 의해 형성될 수 있다. 본 실시예에서 제1,2금속콘택플러그(34N,34P)는 화학기상증착(CVD)에 의해 형성될 수 있다. 본 실시예에서, 제1,2금속콘택플러그(34N,34P)는 텅스텐(W) 또는 CVD-W을 포함할 수 있다.
도 2g에 도시된 바와 같이, 제1,2금속콘택플러그(34N,34P) 및 층간절연층(30) 상에 금속배선층(35A)이 형성될 수 있다.
금속배선층(35A)은 화학기상증착(CVD), 물리기상증착(PVD) 또는 원자층증착(ALD) 방법에 의해 형성될 수 있다. 금속배선층(35A)은 증착효과를 증가시키기 위해 플라즈마를 사용할 수도 있다. 즉, 금속배선층(35A)은 PECVD(Plasma Enhanced CVD), PEALD(Plasma Enhanced ALD) 등의 방법에 의해 형성될 수 있다. 본 실시예에서 금속배선층(35A)은 물리기상증착(PVD)에 의해 형성될 수 있다. 본 실시예에서, 제1,2금속콘택플러그(34N,34P)와 금속배선층(35A)의 형성방법은 다를 수 있다. 다른 실시예에서, 제1,2금속콘택플러그(34N,34P)와 금속배선층(35A)은 일체로 형성될 수 있다.
금속배선층(35A)은 금속함유물질을 포함할 수 있다. 금속배선층(35A)은 금속물질 또는 금속화합물을 포함할 수 있다. 금속배선층(35A)은 금속함유물질을 포함할 수 있다. 금속배선층(35A)은 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 백금(Pt), 팔라듐(Pd), 주석(Sn), 납(Pb), 아연(Zn), 인듐(In), 카드뮴(Cd), 크롬(Cr) 및 몰리브덴(Mo) 중 어느 하나 이상을 포함할 수 있다. 금속배선층(35A)은 도전성 물질의 단층막 또는 다층막으로로 이루어질 수 있다. 본 실시예에서 금속배선층(35A)은 텅스텐(W)을 함유하는 물질을 포함할 수 있다. 금속배선층(35A)은 텅스텐(W), PVD-W 또는 텅스텐화합물을 포함할 수 있다.
금속배선층(35A) 상에 금속배선하드마스크층(36A) 및 금속배선마스크(37)가 차례로 형성될 수 있다. 금속배선하드마스크층(36A)은 절연물질을 포함할 수 있다. 금속배선마스크(37)는 감광막패턴을 포함할 수 있다. 금속배선마스크(37)는 어느 한 방향으로 연장된 라인형상일 수 있다.
도 2h에 도시된 바와 같이, 제1금속콘택플러그(34N) 및 층간절연층(30) 상에, 제1트랜지스터에 접속되는 예비제1금속배선(35N') 및 제1금속배선하드마스크(36N)가 형성될 수 있다. 제2금속콘택플러그(34P) 및 층간절연층(30) 상에, 제2트랜지스터에 접속되는 제2금속배선(35P) 및 제2금속배선하드마스크(36P)가 형성될 수 있다.
금속배선마스크(37)를 이용하여 금속배선하드마스크층(36A)을 식각함으로써 제1,2금속배선하드마스크(36N,36P)를 형성할 수 있다. 패터닝된 제1,2금속배선하드마스크(36N,36P)를 이용하여 금속배선층(33A)을 식각함으로써 예비제1금속배선(35N') 및 제2금속배선(35P)을 형성할 수 있다. 예비제1금속배선(35N') 및 제2금속배선(35P)의 선폭은 제1,2금속콘택플러그(34N,34P)의 선폭과 같거나 다를 수 있다. 예비제1금속배선(35N') 및 제2금속배선(35P)의 선폭은 제1,2금속콘택플러그(34N,34P)의 선폭보다 넓을 수 있다. 예비제1금속배선(35N')은 제1금속콘택플러그(34N)를 통해 제1소스/드레인영역(29N)에 접속될 수 있다. 제2금속배선(35P)은 제2금속콘택플러그(34P)를 통해 제2소스/드레인영역(29P)에 접속될 수 있다.
도 2i에 도시된 바와 같이, 층간절연층(30) 상에 캡핑층(37A)이 형성될 수 있다. 캡핑층(37A)은 예비제1금속배선(35N'), 제2금속배선(35P) 및 제1,2금속배선하드마스크(36N,36P)를 커버링할 수 있다. 캡핑층(37A)의 두께(H3)는 제2금속배선(35P)의 두께(H1)와 제1,2금속배선하드마스크(36N,36P)의 두께(H2)의 합보다 클 수 있다. 캡핑층(37A)은 절연물질을 포함할 수 있다. 캡핑층(37A)은 실리콘질화물을 포함할 수 있다. 캡핑층(37A)은 스텝커버리지가 좋지 않은 물질(Poor step-coverage material)을 포함할 수 있다. 예를 들어, 캡핑층(37A)은 플라즈마화학기상증착법(PECVD)을 이용하여 형성될 수 있다.
제2금속배선하드마스크(36P) 상에 제2금속배선(35P) 및 제2 영역(T2)을 커버링하는 커버링마스크(38)가 형성될 수 있다. 커버링마스크(38)는 감광막패턴을 포함할 수 있다. 커버링마스크(38)는 제2영역(T2)에만 형성되므로 후속되는 식각공정에서 제2영역(T2) 이외의 부분은 보호되지 않을 수 있다.
도 2j에 도시된 바와 같이, 제2금속배선(35P)보다 작은 두께를 갖는 제1금속배선(35N)을 형성하기 위해, 커버링마스크(38)를 이용하여 캡핑층(37A), 제1금속배선하드마스크(36N) 및 예비제1금속배선(35N')을 식각할 수 있다. 그에 따라, 제1영역(T1)에 제1캡핑층(37N) 및 제1금속배선(35N)이 형성되고, 제2영역(T2)에 제2캡핑층(37P)이 형성될 수 있다. 제1영역(T1)에서, 제1금속배선하드마스크(36N)는 모두 제거되고 제1캡핑층(37N)의 일부가 잔류하며, 제1금속배선(35N)이 형성될 수 있다. 제1캡핑층(37N)은 제1금속배선(35N)의 측벽들을 커버링할 수 있다. 제2캡핑층(37P)은 제2금속배선(35P)의 측벽들 및 상부를 커버링할 수 있다. 제2캡핑층(37P)은 제1캡핑층(37N)과 동일한 물질을 포함할 수 있다.
도 2k는 도 2j의 A영역의 확대도이다. 이를 참조하면, 제1금속배선(35N)은 예비제1금속배선(35N') 보다 두께가 작을 수 있다. 제1금속배선(35N)의 두께(H5)와 제1캡핑층(37N)의 두께(H4)는 동일할 수 있다. 따라서, 제1금속배선(35N)의 상부면은 노출될 수 있다. 제1캡핑층(37N)의 두께(H4)는 제2캡핑층(37P)의 두께(H3)보다 낮을 수 있다. 제2캡핑층(37P)의 두께(H3)는 제2금속배선(35P)의 두께(H1) 및 제2금속배선하드마스크(36P)의 두께(H2)의 합보다 클 수 있다.
제1금속배선(35N)의 두께(H5)와 제2금속배선(35P)의 두께(H1)는 같거나 다를 수 있다. 제1금속배선(35N)의 두께(H5)는 제2금속배선(35P)의 두께(H1)보다 작을 수 있다. 즉, 제1금속배선(35N)의 저부와 제2금속배선(35P)의 저부는 동일레벨이고, 제1금속배선(35N) 상부면은 제2금속배선(35P)의 상부면보다 낮은 레벨일 수 있다. 제1금속배선(35N)의 두께(H5)와 제2금속배선(35P)의 두께(H1) 차이는 120Å이상 180Å 이하일 수 있다. 제1금속배선(35N)의 두께(H5)는 제2금속배선(35P)의 두께(H1)보다 150Å 작을 수 있다.
본 실시예에 따른 반도체장치는 제1금속배선(35N)의 두께(H5)를 제2금속배선(35P)의 두께(H1)보다 작게 형성하므로, 이웃하는 제1금속배선(35N) 사이의 캐패시턴스를 감소시킬 수 있다. 따라서, Csa를 감소시킬 수 있고, Csa를 감소시킴으로써 센싱마진(sensing margin)을 향상시킬 수 있다. 또한, 반도체장치는 제1금속배선(35N)의 두께(H5)를 제2금속배선(35P)의 두께(H1)보다 작게 형성하므로, 제2영역(T2)에서 반도체장치의 저항을 낮게 유지할 수 있다. 결국, 반도체 장치는 캐패시턴스 감소로 인한 센싱마진 향상효과 및 제1트랜지스터 이외의 지역에 대한 저항감소효과를 동시에 얻을 수 있다.
도 3은 다른 실시예에 따른 반도체장치를 도시한 단면도이다.
도 3을 참조하면, 반도체 장치(200)는 도 1a의 반도체장치(100)와 유사할 수 있다. 도 1a의 반도체장치(100)와 중복되는 구성요소는 같은 도면부호를 사용할 수 있다. 이하, 중복되는 구성요소들에 대한 자세한 설명은 생략하기로 한다.
기판(101) 및 기판(101) 상에 형성된 제1, 2영역(T1, T2)을 포함할 수 있다. 제1 영역(T1)은 제1주변회로영역으로 지칭될 수 있고, 제2 영역(T2)은 제2주변회로영역으로 지칭될 수 있다. 제1 영역(T1)은 제1 트랜지스터를 포함할 수 있고, 제2 영역(T2)은 제2 트랜지스터를 포함할 수 있다.
제1영역(T1)의 제1트랜지스터는 제1활성영역(104N), 제1활성영역(104N) 상의 제1게이트구조물(113N), 제1게이트구조물(113N)의 양측벽에 형성된 제1게이트스페이서(115N) 및 제1게이트구조물(113N) 양측에 정렬되어 제1활성영역(104N)에 형성된 제1소스/드레인영역(105N)들을 포함할 수 있다. 제2영역(T2)의 제2트랜지스터는 제2활성영역(104P), 제2활성영역(104P) 상의 제2게이트구조물(113P), 제2게이트구조물(113P)의 양측벽에 형성된 제2게이트스페이서(115P) 및 제2게이트구조물(113P) 양측에 정렬되어 제2활성영역(104P)에 형성된 제2소스/드레인영역(105P)들을 포함할 수 있다.
제1게이트구조물(113N)은 제1활성영역(104N) 상의 제1게이트절연층(107N), 제1게이트절연층(107N) 상의 제1하부게이트전극(109N), 제1하부게이트전극(109N) 상의 제1배리어층(110N), 제1배리어층(110N) 상의 제1상부게이트전극(111N) 및 제1상부게이트전극(111N) 상의 제1게이트하드마스크(112N)를 포함할 수 있다. 제2게이트구조물(113P)은 제2활성영역(104P) 상의 제2게이트절연층(107P), 제2게이트절연층(107P) 상의 제2하부게이트전극(109P), 제2하부게이트전극(109P) 상의 제2배리어층(110P), 제2배리어층(110P) 상의 제2상부게이트전극(111P) 및 제2상부게이트전극(111P) 상의 제2게이트하드마스크(112P)를 포함할 수 있다.
제1영역(T1)의 제1소스/드레인영역(105N)은 제1금속콘택플러그(118N)를 통해 제1금속배선(119N)에 접속될 수 있다. 제1금속콘택플러그(118N)와 제1소스/드레인영역(105N) 사이에 제1오믹콘택층(116N) 및 제1도전성라이너(117N)가 형성될 수 있다. 제1금속콘택플러그(118N)는 제1층간절연층(114N)을 관통하여 제1소스/드레인영역(105N)에 접속될 수 있다. 제2영역(T2)의 제2소스/드레인영역(105P)은 제2금속콘택플러그(118P)를 통해 제2금속배선(119P)에 접속될 수 있다. 제2금속콘택플러그(118P)와 제2소스/드레인영역(105P) 사이에 제2오믹콘택층(116P) 및 제2도전성라이너(117P)가 형성될 수 있다. 제2금속콘택플러그(118P)는 제2층간절연층(114P)을 관통하여 제2소스/드레인영역(105P)에 접속될 수 있다.
제1영역(T1)의 제1상부게이트전극(111N)은 제1게이트콘택플러그(118GN)를 통해 제1게이트금속배선(119GN)에 접속될 수 있다. 제1게이트콘택플러그(118GN)와 제1상부게이트전극(111N) 사이에 제1게이트도전성라이너(117GN)가 형성될 수 있다. 제1게이트콘택플러그(118GN)는 제1게이트도전성라이너(117GN)가 생략된 배리어리스(Barrier-less) 금속구조를 포함할 수 있다. 제1게이트도전성라이너(117GN)는 제1도전성라이너(117N)와 같은 물질을 포함할 수 있다. 제1게이트도전성라이너(117GN)는 금속 또는 금속질화물을 포함할 수 있다. 제1게이트도전성라이너(117GN)는 티타늄(Ti), 티타늄질화물(TiN), 티타늄실리콘질화물(TiSiN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 텅스텐질화물(WN) 또는 이들의 조합을 포함할 수 있다. 제1게이트도전성라이너(117GN)는 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 제1게이트콘택플러그(118GN)는 제1게이트하드마스크(112N)를 관통하여 제1상부게이트전극(111N)에 접속될 수 있다.
제1금속콘택플러그(118N) 상에 제1금속배선(119N)이 위치할 수 있다. 제1게이트콘택플러그(118GN) 상에 제1게이트금속배선(119GN)이 위치할 수 있다. 제1게이트금속배선(119GN)은 제1금속배선(119N)과 같은 물질을 포함할 수 있다. 제1게이트금속배선(119GN)은 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 백금(Pt), 팔라듐(Pd), 주석(Sn), 납(Pb), 아연(Zn), 인듐(In), 카드뮴(Cd), 크롬(Cr) 및 몰리브덴(Mo) 중 어느 하나 이상을 포함할 수 있다. 제1게이트금속배선(119GN)은 도전성 물질의 단층막 또는 다층막으로로 이루어질 수 있다. 본 실시예에서 제1게이트금속배선(119GN)은 텅스텐(W)을 함유하는 물질을 포함할 수 있다. 제1게이트금속배선(119GN)은 텅스텐(W) 또는 텅스텐화합물을 포함할 수 있다. 제1게이트금속배선(119GN)은 제1게이트콘택플러그(118GN)를 통해 제1상부전극(111N)에 연결될 수 있다.
제1캡핑층(121N)은 제1금속배선(119N) 및 제1게이트금속배선(119GN) 사이의 공간을 채울 수 있다. 제1캡핑층(121N)은 제1금속배선(119N)의 측벽들을 커버링할 수 있다. 제1캡핑층(121N)은 제1게이트금속배선(119GN)의 측벽들을 커버링할 수 있다. 제1캡핑층(121N)의 두께는 제1게이트금속배선(119GN)의 두께와 같을 수 있다. 즉, 제1캡핑층(121N)의 저면과 제1게이트금속배선(119GN)의 저면은 동일 레벨이고, 제1캡핑층(121N)의 상부면과 제1게이트금속배선(119GN)의 상부면도 동일레벨에 있을 수 있다. 제1캡핑층(121N)은 후속 공정으로부터 제1금속배선(119N) 및 제1게이트금속배선(119GN)을 보호하는 역할을 수행할 수 있다. 제1캡핑층(121N)은 절연물질을 포함할 수 있다. 제1캡핑층(121N)은 실리콘질화물을 포함할 수 있다.
제2영역(T2)의 제2상부게이트전극(111P)은 제2게이트콘택플러그(118GP)를 통해 제2게이트금속배선(119GP)에 접속될 수 있다. 제2게이트콘택플러그(118GP)와 제2상부게이트전극(111P) 사이에 제2게이트도전성라이너(117GP)가 형성될 수 있다. 제2게이트콘택플러그(118GP)는 제2게이트도전성라이너(117GP)가 생략된 배리어리스(Barrier-less) 금속구조를 포함할 수 있다. 제2게이트도전성라이너(117GP)는 제2도전성라이너(117P)와 같은 물질로 형성될 수 있다. 제2게이트도전성라이너(117GP)는 금속 또는 금속질화물을 포함할 수 있다. 제2게이트도전성라이너(117GP)는 티타늄(Ti), 티타늄질화물(TiN), 티타늄실리콘질화물(TiSiN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 텅스텐질화물(WN) 또는 이들의 조합을 포함할 수 있다. 제2게이트도전성라이너(117GP)는 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 제2게이트콘택플러그(118GP)는 제2게이트하드마스크(112P)를 관통하여 제1상부게이트전극(111P)에 접속될 수 있다.
제2금속콘택플러그(118P) 상에 제2금속배선(119P)이 위치할 수 있다. 제2게이트콘택플러그(118GP) 상에 제2게이트금속배선(119GP)이 위치할 수 있다. 제2금속배선(119P)은 제2금속콘택플러그(118P) 및 제2오믹콘택층(116P)을 통해 제2소스/드레인영역(105P)에 연결될 수 있다. 제2게이트금속배선(119GP)은 제2금속배선(119P)과 같은 물질을 포함할 수 있다. 제2게이트금속배선(119GP)은 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 백금(Pt), 팔라듐(Pd), 주석(Sn), 납(Pb), 아연(Zn), 인듐(In), 카드뮴(Cd), 크롬(Cr) 및 몰리브덴(Mo) 중 어느 하나 이상을 포함할 수 있다. 제2게이트금속배선(119GP)은 도전성 물질의 단층막 또는 다층막으로로 이루어질 수 있다. 본 실시예에서 제2게이트금속배선(119GP)은 텅스텐(W)을 함유하는 물질을 포함할 수 있다. 제2게이트금속배선(119GP)은 텅스텐(W) 또는 텅스텐화합물을 포함할 수 있다. 제2게이트금속배선(119GP)은 제2게이트콘택플러그(118GP)를 통해 제2상부전극(111P)에 연결될 수 있다.
제2캡핑층(121P)은 제2금속배선(119P) 및 제2게이트금속배선(119GP) 사이의 공간을 채울 수 있다. 제2캡핑층(121P)은 제2금속배선(119P)의 측벽들을 커버링할 수 있다. 제2캡핑층(121P)은 제2게이트금속배선(119GP)의 측벽들을 커버링할 수 있다. 제2캡핑층(121P)의 두께는 제2게이트금속배선(119GP)의 두께보다 클 수 있다. 즉, 제2캡핑층(121P)의 저면과 제2게이트금속배선(119GP)의 저면은 동일 레벨이고, 제2캡핑층(121P)의 상부면은 제2게이트금속배선(119GP)의 상부면보다 높은레벨에 있을 수 있다. 제2캡핑층(121P)은 후속 공정으로부터 제2금속배선(119P) 및 제2게이트금속배선(119GP)을 보호하는 역할을 수행할 수 있다. 제2캡핑층(121P)은 절연물질을 포함할 수 있다. 제2캡핑층(121P)은 실리콘질화물을 포함할 수 있다.
제1게이트금속배선(119GN)의 두께와 제2게이트금속배선(119GP)의 두께는 다를 수 있다. 본 실시예에서, 제1게이트금속배선(119GN)의 두께가 제2게이트금속배선(119GP)의 두께보다 작을 수 있다. 즉, 제1게이트금속배선(119GN)의 저면과 제2게이트금속배선(119GP)의 저면은 동일 레벨이고, 제1게이트금속배선(119GN)의 상부면은 제2게이트금속배선(119GP)의 상부면보다 낮은 레벨에 있을 수 있다. 제1게이트금속배선(119GN)의 두께와 제2게이트금속배선(119GP)의 두께 차이는 130Å 이상 170Å 이하일 수 있다. 본 실시예에서 제1게이트금속배선(119GN)의 두께와 제2게이트금속배선(119GP)의 두께 차이는 150Å일 수 있다. 본 실시예에서 제1게이트금속배선(119GN)의 두께는 제2게이트금속배선(119GP)의 두께보다 150Å 낮을 수 있다.
반도체장치(200)는 CMOSFET를 포함할 수 있고, 제1트랜지스터는 NMOSFET를 포함하고, 제2트랜지스터는 PMOSFET를 포함할 수 있다. 다른 실시예에서, 반도체장치(200)는 서로 다른 NMOSFET를 포함할 수 있다. 제1 NMOSFET는 얇은 제1게이트절연층을 갖는 NMOSFET일 수 있고, 제2 NMOSFET는 제1게이트절연층보다 두꺼운 제2게이트절연층을 갖는 NMOSFET일 수 있다. 다른 실시예에서, 반도체장치(200)는 서로 다른 PMOSFET를 포함할 수 있다. 제1 PMOSFET는 얇은 제1게이트절연층을 갖는 PMOSFET일 수 있고, 제2 PMOSFET는 제1게이트절연층보다 두꺼운 제2게이트절연층을 갖는 PMOSFET일 수 있다.
반도체장치(200)는 DRAM의 주변회로를 포함할 수 있다. 반도체장치(200)는 메모리셀의 주변회로를 포함할 수 있고, 제1트랜지스터는 메모리셀의 비트라인에 접속되는 트랜지스터일 수 있고, 제2트랜지스터는 메모리셀의 워드라인에 접속되는 트랜지스터일 수 있다. 제1트랜지스터는 센스앰프(SA)일 수 있고, 제2트랜지스터는 서브워드라인드라이버(SWD)일 수 있다.
본 실시예에 따른 반도체장치(200)는 제1게이트금속배선(119GN)의 두께를 제2게이트금속배선(119GP)의 두께보다 작게 형성하므로, 이웃하는 제1게이트금속배선(119GN) 사이의 캐패시턴스를 감소시킬 수 있다. 따라서, Csa를 감소시킬 수 있고, Csa를 감소시킴으로써 센싱마진(sensing margin)을 향상시킬 수 있다. 또한, 반도체장치(200)는 제1게이트금속배선(119GN)의 두께를 제2게이트금속배선(119GP)의 두께보다 작게 형성하므로, 제2영역(T2)에서 반도체장치(200)의 저항을 낮게 유지할 수 있다. 결국, 반도체 장치(200)는 제1영역(T1)의 캐패시턴스 감소로 인한 센싱마진 향상효과와, 제1영역(T1) 이외의 지역에 대한 저항감소효과를 동시에 얻을 수 있다.
도 4은 실시예에 따른 반도체장치를 도시한 평면도이다.
반도체장치(300)는 메모리셀영역(MC)과 주변회로영역(TR)을 포함할 수 있다.
메모리셀영역(MC)에는 복수의 메모리셀이 형성될 수 있다. 각각의 메모리셀은 메모리셀활성영역(204C), 매립워드라인(BG), 비트라인구조물(BL) 및 캐패시터(CAP)를 포함할 수 있다. 매립워드라인(BG)은 제1방향(X)으로 연장될 수 있고, 비트라인구조물(BL)은 제2방향(Y)으로 연장될 수 있다. 제1방향(X)과 제2방향(Y)은 서로 교차할 수 있다. 각각의 비트라인구조물(BL)은 비트라인(226), 비트라인스페이서(229) 및 비트라인콘택플러그(222)를 포함할 수 있다. 메모리셀영역(MC)은 스토리지노드콘택플러그(235) 및 랜딩패드(234)를 포함할 수 있다. 랜딩패드(234)는 스토리지노드콘택플러그(235) 및 비트라인(226)에 오버랩될 수 있다.
주변회로영역(TR)에는 주변회로를 구성하는 트랜지스터(이하, '주변트랜지스터'라고 약칭함)가 형성될 수 있다. 주변회로영역(TR)은 제1영역(T1) 및 제2영역(T2)을 포함할 수 있다. 제1 영역(T1)은 제1주변회로영역으로 지칭될 수 있고, 제2 영역(T2)은 제2주변회로영역으로 지칭될 수 있다. 제1 영역(T1)은 적어도 하나 이상의 얇은 게이트절연층을 갖는 트랜지스터가 형성될 영역을 지칭할 수 있다. 제2 영역(T2)은 적어도 하나 이상의 두꺼운 게이트절연층을 갖는 트랜지스터가 형성될 영역을 지칭할 수 있다. 제1 영역(T1)은 제1 트랜지스터를 포함할 수 있고, 제2 영역(T2)은 제2 트랜지스터를 포함할 수 있다. 제1 영역(T1)은 센스앰프(SA)이고, 제2 영역(T2)은 서브워드라인드라이버(SWD)일 수 있다. 제1영역(T1)의 제1트랜지스터는 메모리셀의 비트라인에 접속되는 트랜지스터일 수 있고, 제2영역(T2)의 제2트랜지스터는 메모리셀의 워드라인에 접속되는 트랜지스터일 수 있다. 주변회로영역(TR)은 주변회로활성영역(204N, 204P) 및 게이트전극(211N, 211P)을 포함할 수 있다.
도 5a는 도 4의 반도체장치를 도시한 단면도이다. 도 5a는 도 4의 A-A' 및 B-B'선에 따른 단면도이다.
도 5b는 도 5a의 K영역을 확대한 확대도이다.
도 5a를 참조하면, 반도체장치(300)는 기판(201), 기판(201) 상에 형성된 메모리셀영역(MC), 메모리셀영역(MC)에 접속된 랜딩패드(234), 기판(201) 상에 형성된 제1,2영역(T1,T2) 및 제1,2영역(T1,T2) 각각에 접속된 제1,2금속배선(217N,217P)을 포함할 수 있다. 제1 영역(T1)은 제1주변회로영역으로 지칭될 수 있고, 제2 영역(T2)은 제2주변회로영역으로 지칭될 수 있다. 제1 영역(T1)은 적어도 하나 이상의 얇은 게이트절연층을 갖는 트랜지스터가 형성될 영역을 지칭할 수 있다. 제2 영역(T2)은 적어도 하나 이상의 두꺼운 게이트절연층을 갖는 트랜지스터가 형성될 영역을 지칭할 수 있다. 제1 영역(T1)은 제1 트랜지스터를 포함할 수 있고, 제2 영역(T2)은 제2 트랜지스터를 포함할 수 있다. 제1 영역(T1)은 센스앰프(SA)이고, 제2 영역(T2)은 서브워드라인드라이버(SWD)일 수 있다.
기판(201)에 소자분리층(203)이 형성될 수 있다. 소자분리층(203)은 트렌치(202) 내에 형성될 수 있다. 소자분리층(203)에 의해 기판(201)에 복수의 활성영역 (204C, 204N, 204P)이 정의될 수 있다. 소자분리층(203)에 의해 메모리셀영역(MC)에 메모리셀활성영역(204C)이 정의될 수 있다. 복수의 메모리셀활성영역(204C)은 소자분리층(203)에 의해 고립된 형상을 가질 수 있다. 소자분리층(203)에 의해 주변회로영역(TR)에 제1활성영역(204N) 및 제2활성영역(204P)이 정의될 수 있다.
소자분리층(203)에 의해 메모리셀영역(MC)에 메모리셀활성영역(204C)이 정의될 수 있다. 복수의 메모리셀활성영역(204C)은 소자분리층(203)에 의해 고립된 형상을 가질 수 있다. 소자분리층(203)에 의해 주변회로영역(TR)에 제1활성영역(204N) 및 제2활성영역(204P)이 정의될 수 있다.
기판(201)은 반도체프로세싱에 적합한 물질일 수 있다. 기판(201)은 반도체기판을 포함할 수 있다. 기판(201)은 실리콘을 함유하는 물질로 이루어질 수 있다. 기판(201)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 기판(201)은 저마늄과 같은 다른 반도체물질을 포함할 수도 있다. 기판(201)은 ⅢⅤ족 반도체기판, 예컨대 GaAs과 같은 화합물반도체기판을 포함할 수도 있다. 기판(201)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다. 소자분리층(203)은 STI(Shallow Trench Isolation) 공정에 의해 형성될 수 있다.
이하, 주변회로영역(TR)의 구조를 살펴보도록 한다.
제1영역(T1)의 제1트랜지스터는 제1활성영역(204N), 제1활성영역(204N) 상의 제1게이트구조물(211N), 제1게이트구조물(211N) 양측벽에 형성된 제1게이트스페이서(212N) 및 제1게이트구조물(211N) 양측에 정렬되어 제1활성영역(204N)에 형성된 제1소스/드레인영역(205N)들을 포함할 수 있다. 제1소스/드레인영역(205N)은 N형 불순물 또는 P형 불순물로 도핑될 수 있다. 제1소스/드레인영역(205N)은 비소(As) 또는 인(P) 등의 N형 불순물을 포함할 수 있다. 제1소스/드레인영역(205N)은 저농도 소스/드레인영역과 고농도 소스/드레인영역을 포함할 수 있다.
제1게이트구조물(211N)은 제1활성영역(204N) 상의 제1게이트절연층(206N), 제1게이트절연층(206N) 상의 제1하부게이트전극(207N), 제1하부게이트전극(207N) 상의 제1배리어층(208N), 제1배리어층(208N) 상의 제1상부게이트전극(209N), 제1상부게이트전극(209N) 상의 제1게이트하드마스크(210N)를 포함할 수 있다. 즉, 제1게이트구조물(211N)은 제1게이트절연층(206N), 제1하부게이트전극(207N), 제1배리어층(208N) 및 제1상부게이트전극(209N)의 스택을 포함할 수 있다. 제1게이트구조물(211N)은 플라나(Planar)게이트, 리세스(Recess)게이트, 베리드(Buried)게이트, 오메가(Omega)게이트 또는 핀(FIN)게이트 중 적어도 어느 하나일 수 있다. 본 실시예에서 제1게이트구조물(211N)은 플라나게이트일 수 있다.
기판(201) 상에 제1게이트절연층(206N)이 위치할 수 있다. 제1게이트절연층(206N)은 고유전물질(High-k materials), 산화물, 질화물, 산화질화물 또는 이들의 조합을 포함할 수 있다. 예컨대, 고유전물질은 하프늄산화물(HfO2), 하프늄실리케이트(HfSiO), 하프늄실리케이트질화물(HfSiON) 또는 이들의 조합을 포함할 수 있다. 제1게이트절연층(206N)은 계면층(Interface layer, 도시 생략)을 더 포함할 수 있다. 계면층은 실리콘산화물, 실리질화물 또는 이들의 조합을 포함할 수 있다. 제1게이트절연층(206N)은 계면층과 고유전물질이 적층되어 형성될 수 있다.
제1게이트절연층(206N) 상에 제1하부게이트전극(207N)이 형성될 수 있다. 제1하부게이트전극(207N)은 반도체물질을 포함할 수 있다. 제1하부게이트전극(207N)은 불순물로 도핑될 수 있다. 예컨대, 임플란트(Implantation) 등의 도핑공정(Doping process)에 의해 불순물이 도핑될 수 있다. 본 실시예에서, 제1하부게이트전극(207N)은 폴리실리콘을 포함할 수 있다. 다른 실시예에서, 제1하부게이트전극(207N)은 금속함유물질로 형성될 수도 있다.
제1하부게이트전극(207N) 상에 제1배리어층(208N)이 위치할 수 있다. 제1배리어층(208N)의 높이는 제1하부게이트전극(207N)의 높이보다 작을 수 있다. 제1배리어층(208N)은 티타늄(Ti), 티타늄질화물(TiN), 티타늄실리콘질화물(TiSiN), 탄탈륨(Ta) 탄탈륨질화물(TaN), 텅스텐질화물(WN) 또는 이들의 조합을 포함할 수 있다. 본 실시예에서 제1배리어층(208N)은 티타늄질화물(TiN)을 함유하는 물질을 포함할 수 있다.
제1배리어층(208N) 상에 제1상부게이트전극(209N)이 위치할 수 있다. 제1상부게이트전극(209N)은 금속함유물질을 포함할 수 있다. 제1상부게이트전극(209N)은 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 제1상부게이트전극(209N)은 텅스텐(W) 또는 텅스텐화합물을 포함할 수 있다.
제1상부게이트전극(209N) 상에 제1게이트하드마스크(210N)가 위치할 수 있다. 제1게이트하드마스크(210N)는 제1상부게이트전극(209N)에 대하여 식각선택비를 갖는 절연물질로 형성될 수 있다. 제1게이트하드마스크(210N)의 높이는 제1상부게이트전극(209N)의 높이보다 클 수 있다. 제1게이트하드마스크(210N)는 실리콘산화물, 실리콘질화물, 실리콘산질화물 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 제1게이트하드마스크(210N)는 실리콘질화물로 형성될 수 있다.
제1게이트구조물(211N)의 양측벽에 제1게이트스페이서(212N)가 위치할 수 있다. 제1게이트스페이서(212N)는 절연물질로 형성될 수 있다. 제1게이트스페이서(212N)는 저유전물질을 포함할 수 있다. 제1게이트스페이서(212N)는 산화물 또는 질화물을 포함할 수 있다. 제1게이트스페이서(212N)는 실리콘산화물, 실리콘질화물 또는 금속산화물을 포함할 수 있다. 제1게이트스페이서(212N)는 SiO2, Si3N4 또는 SiN을 포함할 수 있다. 제1게이트스페이서(212N)는 다층 스페이서를 포함할 수 있다. 제1게이트스페이서(212N)는 에어갭(air gap, 도시생략)을 포함할 수 있다. 따라서, 제1게이트스페이서(212N)의 양측벽에 한 쌍의 라인형 에어갭이 형성될 수 있다. 한 쌍의 라인형 에어갭은 대칭형일 수 있다. 일부 실시예들에서, 다층 스페이서는 제1스페이서, 제2스페이서 및 제3스페이서를 포함할 수 있고, 제1스페이서와 제2스페이서 사이에 제3스페이서가 위치할 수 있다. 다층 스페이서는
제1영역(T1)의 제1소스/드레인영역(205N)들은 제1금속콘택플러그(216N)를 통해 제1금속배선(217N)에 접속될 수 있다. 제1금속콘택플러그(216N)와 제1소스/드레인영역(205N)들 사이에 제1오믹콘택층(214N) 및 제1도전성라이너(215N)가 형성될 수 있다. 제1오믹콘택층(214N)은 금속실리사이드를 포함할 수 있다. 제1도전성라이너(215N)는 티타늄(Ti), 티타늄질화물(TiN), 티타늄실리콘질화물(TiSiN), 탄탈륨(Ta) 탄탈륨질화물(TaN), 텅스텐질화물(WN) 또는 이들의 조합을 포함할 수 있다. 제1금속콘택플러그(216N)는 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 예를 들어, 제1도전성라이너(215N)는 티타늄질화물을 포함할 수 있고, 제1금속콘택플러그(216N)는 텅스텐(W) 또는 텅스텐화합물을 포함할 수 있다. 다른 실시예에서, 제1도전성라이너(215N)가 생략된 배리어리스(Barrier-less) 금속구조를 포함할 수 있다.
제1금속콘택플러그(216N)는 제1층간절연층(213N) 내의 콘택홀(도면부호 생략)을 채울 수 있다. 즉, 제1금속콘택플러그(216N)는 제1층간절연층(213N)을 관통하여 제1소스/드레인영역(205N)들에 접속될 수 있다. 제1층간절연층(213N)은 절연물질을 포함할 수 있다. 제1층간절연층(213N)은 실리콘산화물, 실리콘질화물, 저유전물질(Low-k material) 또는 이들의 조합을 포함할 수 있다. 제1금속콘택플러그(216N)는 금속함유물질을 포함할 수 있다.
제1금속콘택플러그(216N) 상에 제1금속배선(217N)이 위치할 수 있다. 제1금속배선(217N)은 제1금속콘택플러그(216N) 및 제1오믹콘택층(214N)을 통해 제1소스/드레인영역(205N)에 연결될 수 있다. 제1금속배선(217N)은 금속함유물질을 포함할 수 있다. 제1금속배선(217N)은 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 백금(Pt), 팔라듐(Pd), 주석(Sn), 납(Pb), 아연(Zn), 인듐(In), 카드뮴(Cd), 크롬(Cr) 및 몰리브덴(Mo) 중 어느 하나 이상을 포함할 수 있다. 제1금속배선(217N)은 도전성 물질의 단층막 또는 다층막으로로 이루어질 수 있다. 본 실시예에서 제1금속배선(217N)은 텅스텐(W)을 함유하는 물질을 포함할 수 있다. 제1금속배선(217N)은 텅스텐(W) 또는 텅스텐화합물을 포함할 수 있다.
제1캡핑층(219N)은 제1금속배선(217N) 사이의 공간을 채울 수 있다. 제1캡핑층(219N)은 제1금속배선(217N)의 측벽부를 커버링할 수 있다. 도 5b를 참조할 때, 제1캡핑층(219N)의 두께(D2)는 제1금속배선(217N)의 두께(D1)와 같을 수 있다. 즉, 제1캡핑층(219N)의 저면과 제1금속배선(217N)의 저면은 동일 레벨이고, 제1캡핑층(219N)의 상부면과 제1금속배선(217N)의 상부면도 동일레벨에 있을 수 있다. 제1캡핑층(219N)은 후속 공정으로부터 제1금속배선(217N)을 보호하는 역할을 수행할 수 있다. 제1캡핑층(219N)은 절연물질을 포함할 수 있다. 제1캡핑층(219N)은 실리콘질화물을 포함할 수 있다.
제2영역(T2)의 제2트랜지스터는 제2활성영역(204P), 제2활성영역(204P) 상의 제2게이트구조물(211P), 제2게이트구조물(211P) 양측벽에 형성된 제2게이트스페이서(212P) 및 제2게이트구조물(211P) 양측에 정렬되어 제2활성영역(204P)에 형성된 제2소스/드레인영역(205P)들을 포함할 수 있다. 제2소스/드레인영역(205P)은 N형 불순물 또는 P형 불순물로 도핑될 수 있다. 제2소스/드레인영역(205P)은 비소(As) 또는 인(P) 등의 N형 불순물을 포함할 수 있다. 제2소스/드레인영역(205P)은 저농도 소스/드레인영역과 고농도 소스/드레인영역을 포함할 수 있다.
제2게이트구조물(211P)은 제2활성영역(204P) 상의 제2게이트절연층(206P), 제2게이트절연층(206P) 상의 제2하부게이트전극(207P), 제2하부게이트전극(207P) 상의 제2배리어층(208P), 제2배리어층(208P) 상의 제2상부게이트전극(209P), 제2상부게이트전극(209P) 상의 제2게이트하드마스크(210P)를 포함할 수 있다. 즉, 제2게이트구조물(211P)은 제2게이트절연층(206P), 제2하부게이트전극(207P), 제2배리어층(208P) 및 제2상부게이트전극(209P)의 스택을 포함할 수 있다.
기판(201) 상에 제2게이트구조물(211P)이 위치할 수 있다. 제2게이트구조물(211P)은 플라나(Planar)게이트, 리세스(Recess)게이트, 베리드(Buried)게이트, 오메가(Omega)게이트 또는 핀(FIN)게이트 중 적어도 어느 하나일 수 있다. 본 실시예에서 제2게이트구조물(211P)은 플라나게이트일 수 있다.
제2게이트절연층(206P)은 고유전물질(High-k materials), 산화물, 질화물, 산화질화물 또는 이들의 조합을 포함할 수 있다. 예컨대, 고유전물질은 하프늄산화물(HfO2), 하프늄실리케이트(HfSiO), 하프늄실리케이트질화물(HfSiON) 또는 이들의 조합을 포함할 수 있다. 제2게이트절연층(206P)은 계면층(Interface layer, 도시 생략)을 더 포함할 수 있다. 계면층은 실리콘산화물, 실리질화물 또는 이들의 조합을 포함할 수 있다. 제2게이트절연층(206P)은 계면층과 고유전물질이 적층되어 형성될 수 있다.
제2게이트절연층(206P) 상에 제2하부게이트전극(207P)이 형성될 수 있다. 제2하부게이트전극(207P)은 반도체물질을 포함할 수 있다. 제2하부게이트전극(207P)은 불순물로 도핑될 수 있다. 예컨대, 임플란트(Implantation) 등의 도핑공정(Doping process)에 의해 불순물이 도핑될 수 있다. 본 실시예에서, 제2하부게이트전극(207P)은 폴리실리콘을 포함할 수 있다. 다른 실시예에서, 제2하부게이트전극(207P)은 금속함유물질로 형성될 수도 있다.
제2하부게이트전극(207P) 상에 제2배리어층(208P)이 위치할 수 있다. 제2배리어층(208P)의 높이는 제2하부게이트전극(207P)의 높이보다 작을 수 있다. 제2배리어층(208P)은 티타늄(Ti), 티타늄질화물(TiN), 티타늄실리콘질화물(TiSiN), 탄탈륨(Ta) 탄탈륨질화물(TaN), 텅스텐질화물(WN) 또는 이들의 조합을 포함할 수 있다. 본 실시예에서 제2배리어층(208P)은 티타늄질화물(TiN)을 함유하는 물질을 포함할 수 있다.
제2배리어층(208P)상에 제2상부게이트전극(209P)이 위치할 수 있다. 제2상부게이트전극(209P)은 금속함유물질을 포함할 수 있다. 제2상부게이트전극(209P)은 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 제2상부게이트전극(209P)은 텅스텐(W) 또는 텅스텐화합물을 포함할 수 있다.
제2상부게이트전극(209P)상에 제2게이트하드마스크(210P)가 위치할 수 있다. 제2게이트하드마스크(210P)는 제2상부게이트전극(209P)에 대하여 식각선택비를 갖는 절연물질로 형성될 수 있다. 제2게이트하드마스크(210P)의 높이는 제2상부게이트전극(209P)의 높이보다 클 수 있다. 제2게이트하드마스크(210P)는 실리콘산화물, 실리콘질화물, 실리콘산질화물 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 제2게이트하드마스크(210P)는 실리콘질화물로 형성될 수 있다.
제2게이트구조물(211P)의 양측벽에 제2게이트스페이서(212P)가 위치할 수 있다. 제2게이트스페이서(212P)는 절연물질로 형성될 수 있다. 제2게이트스페이서(212P)는 저유전물질을 포함할 수 있다. 제2게이트스페이서(212P)는 산화물 또는 질화물을 포함할 수 있다. 제2게이트스페이서(212P)는 실리콘산화물, 실리콘질화물 또는 금속산화물을 포함할 수 있다. 제2게이트스페이서(212P)는 SiO2, Si3N4 또는 SiN을 포함할 수 있다. 제2게이트스페이서(212P)는 다층 스페이서를 포함할 수 있다. 제2게이트스페이서(212P)는 에어갭(air gap, 도시생략)을 포함할 수 있다. 따라서, 제2게이트스페이서(212P)의 양측벽에 한 쌍의 라인형 에어갭이 형성될 수 있다. 한 쌍의 라인형 에어갭은 대칭형일 수 있다. 일부 실시예들에서, 다층 스페이서는 제1스페이서, 제2스페이서 및 제3스페이서를 포함할 수 있고, 제1스페이서와 제2스페이서 사이에 제3스페이서가 위치할 수 있다. 다층 스페이서는 질화물스페이서들 사이에 산화물스페이서가 위치하는 NON 구조를 포함할 수 있다. 다른 실시예에서, 다층 스페이서는 제1스페이서, 제2스페이서 및 제1스페이서와 제2스페이서 사이의 에어갭을 포함할 수 있다.
제2영역(T2)의 제2소스/드레인영역(205P)들은 제2금속콘택플러그(216P)를 통해 제2금속배선(217P)에 접속될 수 있다. 제2금속콘택플러그(216P)와 제2소스/드레인영역(205P)들 사이에 제2오믹콘택층(214P) 및 제2도전성라이너(215P)가 형성될 수 있다. 제2오믹콘택층(214P)은 금속실리사이드를 포함할 수 있다. 제2도전성라이너(215P)는 티타늄(Ti), 티타늄질화물(TiN), 티타늄실리콘질화물(TiSiN), 탄탈륨(Ta) 탄탈륨질화물(TaN), 텅스텐질화물(WN) 또는 이들의 조합을 포함할 수 있다. 제2금속콘택플러그(216P)는 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 예를 들어, 도전성라이너(215P)는 티타늄질화물을 포함할 수 있고, 제2금속콘택플러그(216P)는 텅스텐(W) 또는 텅스텐화합물을 포함할 수 있다. 다른 실시예에서, 제2도전성라이너(215P)가 생략된 배리어리스(Barrier-less) 금속구조를 포함할 수 있다.
제2금속콘택플러그(216P)는 제2층간절연층(213P) 내의 콘택홀(도면부호 생략)을 채울 수 있다. 즉, 제2금속콘택플러그(216P)는 제2층간절연층(213P)을 관통하여 제2소스/드레인영역(205P)들에 접속될 수 있다. 제2층간절연층(213P)은 절연물질을 포함할 수 있다. 제2층간절연층(213P)은 실리콘산화물, 실리콘질화물, 저유전물질(Low-k material) 또는 이들의 조합을 포함할 수 있다. 제2금속콘택플러그(216P)는 금속함유물질을 포함할 수 있다.
제2금속콘택플러그(216P) 상에 제2금속배선(217P)이 위치할 수 있다. 제2금속배선(217P)은 제2금속콘택플러그(216P) 및 제2오믹콘택층(214P)을 통해 제2소스/드레인영역(205P)에 연결될 수 있다.
도 5b를 참조할 때, 제1금속배선(217N)의 두께(D1)와 제2금속배선(217P)의 두께(D3)는 다를 수 있다. 본 실시예에서, 제1금속배선(217N)의 두께(D1)가 제2금속배선(217P)의 두께(D3)보다 작을 수 있다. 즉, 제1금속배선(217N)의 저면과 제2금속배선(217P)의 저면은 동일 레벨이고, 제1금속배선(217N)의 상부면은 제2금속배선(217P)의 상부면보다 낮은 레벨에 있을 수 있다. 제1금속배선(217N)의 두께(D1)와 제2금속배선(217P)의 두께(D3) 차이는 130Å 이상 170Å 이하일 수 있다. 본 실시예에서 제1금속배선(217N)의 두께(D1)와 제2금속배선(217P)의 두께(D3) 차이는 150Å일 수 있다. 본 실시예에서 제1금속배선(217N)의 두께(D1)는 제2금속배선(217P)의 두께(D3)보다 150Å 낮을 수 있다.
제2금속배선(217P)은 금속함유물질을 포함할 수 있다. 제2금속배선(217P)은 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 백금(Pt), 팔라듐(Pd), 주석(Sn), 납(Pb), 아연(Zn), 인듐(In), 카드뮴(Cd), 크롬(Cr) 및 몰리브덴(Mo) 중 어느 하나 이상을 포함할 수 있다. 제2금속배선(217P)은 도전성 물질의 단층막 또는 다층막으로로 이루어질 수 있다. 본 실시예에서 제2금속배선(217P)은 텅스텐(W)을 함유하는 물질을 포함할 수 있다. 제2금속배선(217P)은 텅스텐(W) 또는 텅스텐화합물을 포함할 수 있다.
제2캡핑층(219P)은 제2금속배선(217P) 사이의 공간을 채울 수 있다. 제2캡핑층(219P)은 제2금속배선(217P)의 측벽부 및 상부를 커버링할 수 있다. 제2캡핑층(219P)은 제2금속배선(217P) 사이의 공간을 채울 수 있다. 제2캡핑층(219P)은 제2금속배선(217P) 및 금속배선하드마스크(218)를 캡핑할 수 있다. 도 5b를 참조하면, 제2캡핑층(219P)의 두께(D5)는 제2금속배선(217P)의 두께(D3) 및 금속배선하드마스크(218)의 두께(D4)의 합보다 클 수 있다. 제2캡핑층(219P)의 두께(D5)는 제1캡핑층(219N)의 두께(D2)보다 클 수 있다. 즉, 제2캡핑층(219P)의 저면과 제1캡핑층(219N)의 저면은 동일 레벨이고, 제2캡핑층(219P)의 상부면은 제1캡핑층(219N)의 상부면보다 높은 레벨일 수 있다. 제2캡핑층(219P)은 후속 공정으로부터 제2금속배선(217P)을 보호하는 역할을 수행할 수 있다. 제2캡핑층(219P)은 절연물질을 포함할 수 있다. 제2캡핑층(219P)은 실리콘질화물을 포함할 수 있다. 제2캡핑층(219P)은 제1캡핑층(219N)과 동일한 물질을 포함할 수 있다.
이하, 메모리셀영역(MC)의 구조를 살펴보도록 한다.
메모리셀활성영역(204C)은 셀소스/드레인영역(220)을 포함할 수 있다. 셀소스/드레인영역(220)은 N형 불순물 또는 P형 불순물로 도핑될 수 있다. 셀소스/드레인영역(220)은 비소(As) 또는 인(P) 등의 N형 불순물을 포함할 수 있다.
기판(201) 상에 비트라인콘택플러그(222)가 형성될 수 있다. 비트라인콘택플러그(222)는 셀소스/드레인영역(220)에 접속될 수 있다. 비트라인콘택플러그(222)는 비트라인콘택홀(221) 내에 위치할 수 있다. 비트라인콘택홀(221)은 셀영역층간절연층(224) 내에 형성될 수 있다. 셀영역층간절연층(224)은 기판(201)상에 형성될 수 있다. 셀영역층간절연층(224)은 절연물질을 포함할 수 있다. 비트라인콘택플러그(222)의 하부면은 기판(201)의 상부면보다 레벨이 낮을 수 있다. 비트라인콘택플러그(222)의 폭은 비트라인콘택홀(221)의 직경보다 작을 수 있다. 비트라인콘택플러그(222)는 폴리실리콘 또는 금속물질로 형성될 수 있다.
비트라인콘택플러그(222) 양측벽에 절연플러그(223)가 형성될 수 있다. 절연플러그(223)는 비트라인콘택홀(221) 내에 위치할 수 있다. 절연플러그(223)는 비트라인콘택플러그(222)의 양측에 독립적으로 형성될 수 있다. 즉, 비트라인콘택홀(221) 내에 비트라인콘택플러그(222) 및 절연플러그(223)가 위치할 수 있고, 절연플러그(223)는 비트라인콘택플러그(222)에 의해 분리될 수 있다. 절연플러그(223)의 상부면은 비트라인콘택플러그(222)의 상부면과 동일레벨일 수 있다. 절연플러그(223)는 절연물질을 포함할 수 있다. 절연플러그(223)는 실리콘질화물을 포함할 수 있다.
비트라인콘택플러그(222) 상에 비트라인구조물(228)이 형성될 수 있다. 비트라인구조물(228)은 셀배리어층(225), 비트라인(226) 및 비트라인하드마스크(227)의 스택을 포함할 수 있다.
비트라인콘택플러그(222) 상에 셀배리어층(225)이 형성될 수 있다. 셀배리어층(225)은 티타늄(Ti), 티타늄질화물(TiN), 티타늄실리콘질화물(TiSiN), 탄탈륨(Ta) 탄탈륨질화물(TaN), 텅스텐질화물(WN) 또는 이들의 조합을 포함할 수 있다. 본 실시예에서 셀배리어층(225)은 티타늄질화물(TiN)을 함유하는 물질을 포함할 수 있다. 셀배리어층(225)의 높이는 제1,2배리어층(208N,208P)의 높이와 동일할 수 있다. 셀배리어층(225)은 제1,2배리어층(208N,208P)과 동일한 물질을 포함할 수 있다.
비트라인(226)과 비트라인콘택플러그(222)는 선폭이 동일할 수 있다. 비트라인(226)은 셀배리어층(225)을 커버링하면서 어느 한 방향으로 연장될 수 있다. 비트라인(226)은 금속함유물질을 포함할 수 있다. 비트라인(226)은 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 비트라인(226)은 텅스텐(W) 또는 텅스텐화합물을 포함할 수 있다. 비트라인(226)과 제1,2상부게이트전극(209N, 209P)은 동일 물질일 수 있다.
비트라인하드마스크(227)는 절연물질을 포함할 수 있다. 비트라인하드마스크(227)는 실리콘질화물을 포함할 수 있다. 비트라인하드마스크(227)와 제1,2게이트하드마스크(210N,210P)는 동일 물질일 수 있다.
비트라인구조물(228)의 양측벽에 비트라인스페이서(229)가 형성될 수 있다. 비트라인스페이서(229)는 절연물질로 형성될 수 있다. 비트라인스페이서(229)는 저유전물질을 포함할 수 있다. 비트라인스페이서(229)는 산화물 또는 질화물을 포함할 수 있다. 비트라인스페이서(229)는 실리콘산화물, 실리콘질화물 또는 금속산화물을 포함할 수 있다. 비트라인스페이서(229)는 SiO2, Si3N4 또는 SiN을 포함할 수 있다. 비트라인스페이서(229)는 다층 스페이서를 포함할 수 있다. 비트라인스페이서(229)는 에어갭(air gap, 도시생략)을 포함할 수 있다. 따라서, 비트라인스페이서(229)의 양측벽에 한 쌍의 라인형 에어갭이 형성될 수 있다. 한 쌍의 라인형 에어갭은 대칭형일 수 있다. 일부 실시예들에서, 다층 스페이서는 제1스페이서, 제2스페이서 및 제3스페이서를 포함할 수 있고, 제1스페이서와 제2스페이서 사이에 제3스페이서가 위치할 수 있다. 다층 스페이서는 질화물스페이서들 사이에 산화물스페이서가 위치하는 NON 구조를 포함할 수 있다. 다른 실시예에서, 다층 스페이서는 제1스페이서, 제2스페이서 및 제1스페이서와 제2스페이서 사이의 에어갭을 포함할 수 있다.
이웃하는 셀소스/드레인영역(220) 상에 스토리지노드콘택플러그(235)가 형성될 수 있다. 스토리지노드콘택플러그(235)는 하부플러그(230), 셀오믹콘택층(231), 셀도전성라이너(232) 및 상부플러그(233)를 포함할 수 있다.
셀영역층간절연층(224) 내에 하부플러그(230)가 형성될 수 있다. 하부플러그(230)는 비트라인(226) 및 비트라인콘택플러그(222)에 이웃할 수 있다. 하부플러그(230)는 벌브 형상(bulb type)을 포함할 수 있다. 따라서, 하부플러그(230)와 셀소스/드레인영역(220)의 접촉면적이 커질 수 있다. 하부플러그(230) 상에 셀오믹콘택층(231)이 형성될 수 있다. 셀오믹콘택층(231)은 금속실리사이드(Metal silicide)를 포함할 수 있다. 셀오믹콘택층(231)에 의해 콘택저항이 감소할 수 있다. 셀도전성라이너(232)는 티타늄(Ti), 티타늄질화물(TiN), 티타늄실리콘질화물(TiSiN), 탄탈륨(Ta) 탄탈륨질화물(TaN), 텅스텐질화물(WN) 또는 이들의 조합을 포함할 수 있다.
스토리지노드콘택플러그(235) 상에 랜딩패드(234)가 형성될 수 있다. 스토리지노드콘택플러그(235)와 랜딩패드(234)는 세미메탈플러그(Semi-Metal Plug; SMP)라고 지칭될 수 있다. 랜딩패드(234)는 스토리지노드콘택플러그(235)에 전기적으로 접속될 수 있다. 랜딩패드(234)의 일부는 비트라인구조물(228)에 오버랩될 수 있다. 따라서, 오버랩마진(overlap margin)을 확보할 수 있다. 랜딩패드(234) 상에 스토리지노드를 포함하는 캐패시터(도시하지 않음)를 포함할 수 있다.
하부플러그(230)는 실리콘함유물질일 수 있고, 상부플러그(233) 및 랜딩패드(234)는 금속함유물질일 수 있다. 하부플러그(230)는 폴리실리콘을 포함할 수 있고, 상부플러그(233) 및 랜딩패드(234)는 텅스텐(W)을 포함할 수 있다. 상부플러그(233)와 랜딩패드(234)는 형성방법이 같거나 다를 수 있다. 본 실시예에서, 상부플러그(233)는 화학기상증착(CVD)공정을 통해 형성될 수 있고, 랜딩패드(234)는 물리기상증착(PVD)공정을 통해 형성될 수 있다. 다른 실시예에서, 상부플러그(233)와 랜딩패드(234)는 동시에 형성될 수 있다.
도 5b를 참조할 때, 랜딩패드(234)의 두께(D6)는 제1,2금속배선(217N,217P)의 두께(D1, D3)와 같거나 다를 수 있다. 본 실시예에서, 랜딩패드(234)의 두께(D6)는 제1금속배선(217N)의 두께(D1)와 동일할 수 있다. 랜딩패드(234)의 두께(D6)는 제2금속배선(217P)의 두께(D3)와 다를 수 있다. 랜딩패드(234)의 두께(D6)는 제2금속배선(217P)의 두께(D3)보다 작을 수 있다. 즉, 랜딩패드(234)의 저부 및 제1금속배선(217N)의 저부는 동일레벨이고, 랜딩패드(234)의 상부면은 제1금속배선(217N)의 상부면과 동일레벨일 수 있다. 랜딩패드(234)의 저부 및 제2금속배선(217P)의 저부는 동일레벨이고, 랜딩패드(234)의 상부면은 제2금속배선(217P)의 상부면보다 낮은레벨일 수 있다. 랜딩패드(234)의 두께(D6)와 제2금속배선(217P)의 두께(D3) 차이는 130Å 이상 170Å 이하일 수 있다. 본 실시예에서 랜딩패드(234)의 두께(D6)와 제2금속배선(217P)의 두께(D3) 차이는 150Å일 수 있다. 본 실시예에서 랜딩패드(234)의 두께(D6)는 제2금속배선(217P)의 두께(D3)보다 150Å 낮을 수 있다.
랜딩패드(234)는 금속함유물질을 포함할 수 있다. 랜딩패드(234)는 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 백금(Pt), 팔라듐(Pd), 주석(Sn), 납(Pb), 아연(Zn), 인듐(In), 카드뮴(Cd), 크롬(Cr) 및 몰리브덴(Mo) 중 어느 하나 이상을 포함할 수 있다. 랜딩패드(234)는 도전성 물질의 단층막 또는 다층막으로로 이루어질 수 있다. 본 실시예에서 랜딩패드(234)는 텅스텐(W)을 함유하는 물질을 포함할 수 있다. 랜딩패드(234)는 텅스텐(W) 또는 텅스텐화합물을 포함할 수 있다. 랜딩패드(234)는 제1,2금속배선(217N,217P) 동일 물질을 포함할 수 있다.
셀캡핑층(219C)은 상부플러그(233) 및 랜딩패드(234) 사이의 공간을 채울 수 있다. 셀캡핑층(219C)은 랜딩패드(234)의 측벽들을 커버링할 수 있다. 셀캡핑층(219C)은 비트라인스페이서(229)의 상부를 커버링할 수 있다. 셀캡핑층(219C)은 랜딩패드(234)의 상부면이 노출되도록 평탄화될 수 있다. 셀캡핑층(219C)은 랜딩패드(234)와 평행하게 연장될 수 있다. 따라서, 셀캡핑층(219C)의 상부면은 랜딩패드(234)의 상부면과 동일레벨일 수 있다. 셀캡핑층(219C)의 상부면은 제1캡핑층(219N)의 상부면과 동일레벨일 수 있다. 셀캡핑층(219C)은 후속 공정으로부터 비트라인구조물(228) 및 스토리지노드콘택플러그(235)를 보호할 수 있다. 셀캡핑층(219C)은 절연물질을 포함할 수 있다. 셀캡핑층(219C)은 실리콘질화물을 포함할 수 있다.
랜딩패드(234), 셀캡핑층(219C), 제1,2금속배선(217N,217P) 및 제1,2캡핑층(219N, 219P) 상에 식각정지층(236)이 형성될 수 있다. 랜딩패드(234) 상에 랜딩패드(234)와 전기적으로 연결되는 메모리요소(237)가 형성될 수 있다. 메모리요소(237)는 다양한 형태로 구현될 수 있다. 메모리요소(237)는 캐패시터(Capacitor)일 수 있다. 따라서, 메모리요소(237)는 랜딩패드(234)와 접촉하는 스토리지노드를 포함할 수 있다. 스토리지노드는 실린더 또는 필라 형태일 수 있다. 스토리지노드의 표면상에 캐패시터 유전층이 형성될 수 있다. 캐패시터 유전층은 지르코늄산화물, 알루미늄산화물 또는 하프늄산화물 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 예를 들어, 캐패시터 유전층은 제1지르코늄산화물, 알루미늄산화물 및 제2지르코늄산화물이 적층된 ZAZ 구조가 될 수 있다. 캐패시터 유전층 상에 플레이트노드가 형성된다. 스토리지노드와 플레이트노드는 금속함유물질을 포함할 수 있다. 메모리요소(237)는 가변저항체를 포함할 수 있다. 가변 저항체는 상변화 물질을 포함할 수 있다. 다른 실시예에서, 가변저항체는 전이 금속 산화물을 포함할 수 있다. 또다른 실시예에서, 가변저항체는 자기 터널 접합(Magnetic Tunnel Junction: MTJ)일 수 있다.
반도체장치(300)는 CMOSFET를 포함할 수 있고, 제1트랜지스터는 NMOSFET를 포함하고, 제2트랜지스터는 PMOSFET를 포함할 수 있다. 다른 실시예에서, 반도체장치(300)는 서로 다른 NMOSFET를 포함할 수 있고, 제1트랜지스터는 제1NMOSFET를 포함하고, 제2트랜지스터는 제2NMOSFET를 포함할 수 있다. 제1NMOSFET는 얇은 제1게이트절연층을 갖는 NMOSFET일 수 있고, 제2NMOSFET는 제1게이트절연층보다 두꺼운 제2게이트절연층을 갖는 NMOSFET일 수 있다. 다른 실시예에서, 반도체장치(300)는 서로 다른 PMOSFET를 포함할 수 있고, 제1트랜지스터는 제1PMOSFET를 포함하고, 제2트랜지스터는 제2PMOSFET를 포함할 수 있다. 제1PMOSFET는 얇은 제1게이트절연층을 갖는 PMOSFET일 수 있고, 제2PMOSFET는 두꺼운 제2게이트절연층을 갖는 PMOSFET일 수 있다.
반도체장치(300)는 메모리셀의 주변회로를 포함할 수 있고, 제1트랜지스터는 메모리셀의 비트라인에 접속되는 트랜지스터일 수 있고, 제2트랜지스터는 메모리셀의 워드라인에 접속되는 트랜지스터일 수 있다. 반도체장치(300)는 DRAM의 주변회로를 포함할 수 있고, 제1영역(T1)의 제1트랜지스터는 센스앰프(SA)일 수 있고, 제2영역(T2)의 제2트랜지스터는 서브워드라인드라이버(SWD)일 수 있다.
본 실시예에 따른 반도체장치(300)는 제1금속배선(217N)의 두께(D1)를 제2금속배선(217P)의 두께(D3)보다 작게 형성하므로, 이웃하는 제1금속배선(217N) 사이의 캐패시턴스를 감소시킬 수 있다. 따라서, Csa를 감소시킬 수 있고, Csa를 감소시킴으로써 센싱마진(sensing margin)을 향상시킬 수 있다. 또한, 반도체장치(300)는 제1금속배선(217N)의 두께(D1)를 제2금속배선(217P)의 두께(D3)보다 작게 형성하므로, 제2영역(T2)에서 반도체장치(300)의 저항을 낮게 유지할 수 있다. 결국, 반도체 장치(300)는 캐패시턴스 감소로 인한 센싱마진 향상효과 및 제1트랜지스터 이외의 지역에 대한 저항감소효과를 동시에 얻을 수 있다.
도 6a 내지 도 6n은 실시예에 따른 반도체장치를 제조하는 방법의 예시 중 하나이다.
도 7a 내지 도 7b는 도 4의 C-C'선에 따른 단면도로서, 실시예에 따른 반도체장치를 제조하는 방법의 예시 중 하나이다.
도 6a에 도시된 바와 같이, 기판(11)이 준비된다. 기판(11)은 메모리셀영역(MC) 및 주변회로영역(TR)을 포함할 수 있다. 메모리셀영역(MC)에는 복수의 메모리셀이 형성될 수 있다. 주변회로영역(TR)에는 주변트랜지스터가 형성될 수 있다. 주변회로영역(TR)은 제1영역(T1) 및 제2영역(T2)을 포함할 수 있다. 제1 영역(T1)은 제1주변회로영역으로 지칭될 수 있고, 제2 영역(T2)은 제2주변회로영역으로 지칭될 수 있다. 제1영역(T1)은 적어도 하나 이상의 얇은 게이트절연층을 갖는 트랜지스터가 형성될 영역을 지칭할 수 있다. 제2영역(T2)은 적어도 하나 이상의 두꺼운 게이트절연층을 갖는 트랜지스터가 형성될 영역을 지칭할 수 있다. 제1 영역(T1)은 제1 트랜지스터를 포함할 수 있고, 제2 영역(T2)은 제2 트랜지스터를 포함할 수 있다. 제1영역(T1)은 센스앰프(SA)이고, 제2영역(T2)은 서브워드라인드라이버(SWD)일 수 있다.
기판(11)은 반도체프로세싱에 적합한 물질일 수 있다. 기판(11)은 반도체기판을 포함할 수 있다. 기판(11)은 실리콘을 함유하는 물질로 이루어질 수 있다. 기판(11)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 기판(11)은 저마늄과 같은 다른 반도체물질을 포함할 수도 있다. 기판(11)은 ⅢⅤ족 반도체기판, 예컨대 GaAs과 같은 화합물반도체기판을 포함할 수도 있다. 기판(11)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다.
기판(11)에 소자분리층(13)이 형성될 수 있다. 소자분리층(13)은 STI(Shallow Trench Isolation) 공정에 의해 형성될 수 있다. 소자분리층(13)은 트렌치(12) 내에 형성된다. 소자분리층(13)에 의해 메모리셀영역(MC)에 복수의 메모리셀활성영역(14C)이 정의될 수 있다. 복수의 메모리셀활성영역(14C)은 소자분리층(13)에 의해 고립된 형상을 포함할 수 있다. 소자분리층(13)에 의해 제1영역(T1)에 제1활성영역(14N)이 정의될 수 있다. 소자분리층(13)에 의해 제2영역(T2)에 제2활성영역(14P)이 정의될 수 있다. 소자분리층(13)은 실리콘질화물(Silicon nitride), 실리콘산화물(Silicon oxide) 또는 이들의 조합을 포함할 수 있다.
메모리셀활성영역(14C) 내에 셀소스/드레인영역(50)이 형성될 수 있다. 셀소스/드레인영역(50)을 형성하기 위해 도핑공정(Doping process)이 수행될 수 있다. 도핑공정은 임플란트(Implantation) 또는 플라즈마도핑(Plasma doping, PLAD) 등의 공정을 포함할 수 있다. 셀소스/드레인영역(50)은 동일 도전형의 불순물로 도핑될 수 있다. 셀소스/드레인영역(50)은 소스영역 및 드레인영역에 대응될 수 있다. 셀소스/드레인영역(50)은 동일 깊이를 가질 수 있다. 셀소스/드레인영역(50)은 비트라인콘택플러그 또는 스토리지노드콘택플러그(235)가 접속될 영역일 수 있다.
메모리셀영역(MC)에서, 기판(11) 상에 셀영역층간절연층(51)이 형성될 수 있다. 셀영역층간절연층(51)은 실리콘산화물, 실리콘질화물, 저유전물질(Low-k materials) 또는 이들의 조합을 포함할 수 있다.
도 7a는 도 3의 C-C'선에 따른 단면도이다.
도 7a를 참조하면, 기판(11) 내에 매립워드라인구조물이 형성될 수 있다. 매립워드라인구조물은 게이트트렌치(40), 게이트트렌치(40)의 바닥면과 측벽을 커버링하는 게이트절연층(41), 게이트절연층(41) 상에서 게이트트렌치(40)를 부분적으로 채우는 매립워드라인(42), 매립워드라인(42) 상에 형성된 게이트캡핑층(43)을 포함할 수 있다.
매립워드라인구조물을 형성하는 방법은 다음과 같다.
먼저, 기판(11) 내에 게이트트렌치(40)가 형성될 수 있다. 게이트트렌치(40)는 메모리셀활성영역(14C) 및 소자분리층(13)을 횡단하는 라인 형상을 가질 수 있다. 게이트트렌치(40)는 기판(11) 상에 마스크패턴(도시 생략)을 형성하고, 마스크 패턴을 식각 마스크로 이용한 식각 공정에 의해 형성될 수 있다. 게이트트렌치(40)를 형성하기 위해, 식각장벽으로서 셀영역층간절연층(51)이 사용될 수 있다. 셀영역층간절연층(51)은 마스크패턴에 의해 패터닝된 형상일 수 있다. 셀영역층간절연층(51)은 실리콘산화물을 포함할 수 있다. 셀영역층간절연층(51)은 TEOS를 포함할 수 있다. 게이트트렌치(40)의 저면은 소자분리층(13)의 저면보다 높은 레벨일 수 있다. 게이트트렌치(40)의 깊이는 후속 매립워드라인의 평균 단면적을 크게 할 수 있는 충분한 깊이를 가질 수 있다. 이에 따라, 매립워드라인의 저항을 감소시킬 수 있다. 도시하지 않았으나, 소자분리층(13)의 일부를 리세스시켜 게이트트렌치(40) 아래의 메모리셀활성영역(14C)의 상부를 돌출시킬 수 있다. 예를 들어, 게이트트렌치(40) 아래의 소자분리층(13)을 선택적으로 리세스시킬 수 있다. 이에 따라, 게이트트렌치(40) 아래에 핀영역(fin region, 도면부호 생략)이 형성될 수 있다. 핀영역은 채널영역의 일부가 될 수 있다.
다음으로, 게이트트렌치(40)의 바닥면 및 측벽들 상에 게이트절연층(41)이 형성될 수 있다. 게이트절연층(41)을 형성하기 전에, 게이트트렌치(40) 표면의 식각손상을 치유할 수 있다. 예컨대, 열산화 처리에 의해 희생산화물을 형성한 후, 희생산화물을 제거할 수 있다. 게이트절연층(41)은 열산화 공정(Thermal Oxidation)에 의해 형성될 수 있다. 예컨대, 게이트트렌치(40)의 바닥 및 측벽들을 산화시켜 게이트절연층(41)을 형성할 수 있다. 다른 실시예에서, 게이트절연층(41)은 화학기상증착(Chemical Vapor Deposition; CVD) 또는 원자층증착(Atomic Layer Deposition; ALD) 등의 증착법에 의해 형성될 수 있다.
게이트절연층(41)은 고유전물질, 산화물, 질화물, 산화 질화물 또는 이들의 조합을 포함할 수 있다. 고유전물질은 하프늄함유물질을 포함할 수 있다. 하프늄함유물질은 하프늄산화물, 하프늄실리콘산화물, 하프늄실리콘산화질화물 또는 그들의 조합을 포함할 수 있다. 다른 실시예에서, 고유전물질은 란탄산화물, 란탄알루미늄산화물, 지르코늄산화물, 지르코늄실리콘산화물, 지르코늄실리콘산화질화물, 알루미늄산화물 및 그들의 조합을 포함할 수 있다. 고유전물질로는 공지된 다른 고유전물질이 선택적으로 사용될 수도 있다. 다른 실시예에서, 게이트절연층(41)은 라이너폴리실리콘층을 증착한 후, 라이너폴리실리콘층을 라디칼산화시켜 형성할 수 있다. 또다른 실시예에서, 게이트절연층(41)은 라이너실리콘질화물층을 형성한 후, 라이너실리콘질화물층을 라디칼산화시켜 형성할 수도 있다.
다음으로, 게이트절연층(41) 상에 매립워드라인(42)이 형성될 수 있다. 매립워드라인(42)을 형성하기 위해, 게이트트렌치(40)를 채우도록 도전층(도시 생략)을 형성한 후 리세싱 공정을 수행할 수 있다. 리세싱 공정은 에치백(etchback) 공정으로 수행하거나 또는 CMP(Chemical mechanical polishing) 공정 및 에치백공정을 순차적으로 수행할 수 있다. 매립워드라인(42)은 게이트트렌치(40)를 부분으로 채우는 리세스된 형상을 가질 수 있다. 즉, 매립워드라인(42)의 상부 표면은 메모리셀활성영역(14C)의 상부 표면보다 낮은 레벨일 수 있다.
매립워드라인(42)은 금속, 금속질화물 또는 이들의 조합을 포함할 수 있다. 예컨대, 매립워드라인(42)은 티타늄질화물(TiN), 텅스텐(W) 또는 티타늄질화물/텅스텐(TiN/W)으로 형성될 수 있다. 티타늄질화물/텅스텐(TiN/W)은 티타늄질화물을 컨포멀하게 형성한 후 텅스텐을 이용하여 게이트트렌치(40)를 부분적으로 채우는 구조일 수 있다. 매립워드라인(42)으로서 티타늄질화물은 단독으로 사용될 수 있으며, 이를 "TiN Only" 구조의 매립워드라인(42)이라고 지칭할 수 있다.
다음으로, 매립워드라인(42) 상에 게이트캡핑층(43)이 형성될 수 있다. 매립워드라인(42) 상에서 게이트트렌치(40)의 나머지 부분이 게이트캡핑층(43)으로 채워진다. 게이트캡핑층(43)의 상부 표면은 셀영역층간절연층(51)의 상부 표면과 동일 레벨일 수 있다. 이를 위해, 게이트캡핑층(43) 형성시 CMP 공정이 수행될 수 있다. 게이트캡핑층(43)은 절연물질을 포함한다. 게이트캡핑층(43)은 실리콘질화물을 포함할 수 있다. 다른 실시예에서, 게이트캡핑층(43)은 실리콘산화물을 포함할 수 있다. 또다른 실시예에서, 게이트캡핑층(43)은 NON(Nitride-Oxide-Nitride) 구조일 수 있다.
게이트캡핑층(43) 형성 이후에, 메모리셀활성영역(14C) 내에 셀소스/드레인영역(50)이 형성될 수 있다. 셀소스/드레인영역(50)을 형성하기 위해 도핑공정(Doping process)이 수행될 수 있다. 도핑공정은 임플란트(Implantation) 또는 플라즈마도핑(Plasma doping, PLAD) 등의 공정을 포함할 수 있다. 셀소스/드레인영역(50)은 동일 도전형의 불순물로 도핑될 수 있다. 셀소스/드레인영역(50)은 소스영역 및 드레인영역에 대응될 수 있다. 셀소스/드레인영역(50)은 동일 깊이를 가질 수 있다. 셀소스/드레인영역(50)은 비트라인콘택플러그 또는 스토리지노드콘택플러그(235)가 접속될 영역일 수 있다.
매립워드라인(42), 셀소스/드레인영역(50)에 의해 메모리셀영역(MC)에 셀트랜지스터가 형성될 수 있다.
도 6b 및 도 7b에 도시된 바와 같이 셀영역층간절연층(51) 내에 비트라인오프닝(52)이 형성될 수 있다. 비트라인오프닝(52)은 비트라인오프닝마스크(도시 생략)를 식각마스크로 이용하여 셀영역층간절연층(51)을 식각함으로써 형성될 수 있다. 비트라인오프닝마스크는 감광막패턴(photoresist pattern)을 포함할 수 있다. 비트라인오프닝마스크는 주변회로영역(TR)을 커버링할 수 있다. 따라서, 비트라인오프닝(52)의 식각공정시 주변회로영역(TR)은 보호될 수 있다. 탑뷰(Top View)로 볼 때, 비트라인오프닝(52)은 원형(circle) 또는 타원형(oval)일 수 있다. 비트라인오프닝(52)에 의해 기판(11)의 일부분이 노출될 수 있다. 비트라인오프닝(52)의 직경은 셀소스/드레인영역(50)의 직경보다 더 넓을 수 있다. 따라서, 비트라인오프닝(52)에 의해 셀소스/드레인영역(50) 주변의 소자분리층(13) 일부가 노출될 수 있다. 비트라인오프닝(52)의 하부면은 기판(11)의 상부면보다 낮은 레벨에 위치할 수 있다.
주변회로영역(TR)의 기판(11) 상에 게이트절연층(53A)이 형성될 수 있다. 게이트절연층(53A)의 높이는 셀영역층간절연층(51)의 높이보다 작을 수 있다. 게이트절연층(53A)이 형성되는 동안에, 메모리셀영역(MC)은 마스크패턴(도시 생략)에 의해 커버링되어 있으므로 주변회로영역(TR)에만 게이트절연층(53A)을 형성할 수 있다. 게이트절연층(53A)은 고유전물질(High-k materials), 산화물, 질화물, 산화질화물 또는 이들의 조합을 포함할 수 있다. 예컨대, 고유전물질은 하프늄산화물(HfO2), 하프늄실리케이트(HfSiO), 하프늄실리케이트질화물(HfSiON) 또는 이들의 조합을 포함할 수 있다. 게이트절연층(53A)은 계면층(도시 생략)을 더 포함할 수 있다. 계면층은 실리콘산화물, 실리질화물 또는 이들의 조합을 포함할 수 있다. 게이트절연층(53A)은 계면층과 고유전물질이 적층되어 형성될 수 있다.
도 7b는 도 4의 C-C'선에 따른 단면도이다.
도 7b를 참조하면, 비트라인오프닝(52)을 형성하기 위한 식각 공정에서 셀소스/드레인영역(50), 소자분리층(13) 및 게이트캡핑층(43)의 일부가 식각될 수 있다. 즉, 비트라인오프닝(52) 아래의 게이트캡핑층(43), 셀소스/드레인영역(50) 및 소자분리층(13)이 일정 깊이 리세스될 수 있다. 이에 따라, 비트라인오프닝(52)의 저부를 기판(11) 내부로 확장시킬 수 있다. 비트라인오프닝(52)이 확장됨에 따라, 일부 셀소스/드레인영역(50)의 표면이 리세스될 수 있고, 일부 셀소스/드레인영역(50)의 표면은 활성영역(14C)의 상부 표면보다 낮은 레벨이 될 수 있다. 비트라인오프닝(52)은 '비트라인콘택홀'이라고 지칭될 수 있다. 비트라인오프닝(52)은 도 5a의 비트라인콘택홀(221)에 대응될 수 있다
도 6c에 도시된 바와 같이, 메모리셀영역(MC)에서, 비트라인오프닝(52) 내에 예비플러그(54A)가 형성될 수 있다. 예비플러그(54A)는 비트라인오프닝(52)을 채울 수 있다. 예비플러그(54A)의 상부면은 셀영역층간절연층(51)의 상부면과 동일한 레벨일 수 있다. 주변회로영역(TR)에서, 게이트절연층(53A)상에 하부게이트전극층(55A)이 형성될 수 있다.
예비플러그(54A) 및 하부게이트전극층(55A)은 동시에 형성될 수 있다. 예비플러그(54A) 및 하부게이트전극층(55A)을 형성하기 위해 셀영역층간절연층(51), 비트라인오프닝(52) 및 게이트절연층(53A)을 커버링하는 도전층(55')을 형성할 수 있다. 그 후, 예비플러그(54A)의 상부면이 노출되도록 도전층(55')을 평탄화하는 공정을 포함할 수 있다. 따라서, 예비플러그(54A)의 상부면이 노출될 수 있다. 예비플러그(54A)의 상부면은 셀영역층간절연층(51)의 상부면과 동일한 레벨일 수 있다. 예비플러그(54A)의 상부면은 하부게이트전극층(55A)의 상부면과 동일한 레벨일 수 있다. 다른 실시예에서, 예비플러그(54A)및 하부게이트전극층(55A)은 선택적에피택셜성장(SEG)에 의해 형성될 수도 있다. 예를 들어, 예비플러그(54A)는 SEG SiP(Silicon Phosphorus)을 포함할 수 있다. 이와 같이, 선택적에피택셜성장에 의해 보이드없이 예비플러그(54A)를 형성할 수 있다.
예비플러그(54A) 및 하부게이트전극층(55A)은 동일한 물질을 포함할 수 있다. 예비플러그(54A) 및 하부게이트전극층(55A)은 반도체물질을 포함할 수 있다. 예비플러그(54A) 및 하부게이트전극층(55A)은 실리콘함유 물질을 포함할 수 있다. 예비플러그(54A) 및 하부게이트전극층(55A)은 폴리실리콘을 포함할 수 있다. 폴리실리콘은 불순물이 도핑될 수 있다.
도 6d에 도시된 바와 같이, 셀영역층간절연층(51), 예비플러그(54A)및 하부게이트전극층(55A) 상에 배리어메탈층(56A)이 형성될 수 있다. 배리어메탈층(56A)의 높이는 하부게이트전극층(55A)의 높이보다 작을 수 있다. 배리어메탈층(56A)의 높이는 게이트절연층(53A)의 높이보다 작을 수 있다. 배리어메탈층(56A)은 티타늄질화물(TiN), 탄탈륨질화물(TaN), 텅스텐질화물(WN) 또는 이들의 조합을 포함할 수 있다. 본 실시예에서 배리어메탈층(56A)은 티타늄질화물(TiN)을 함유하는 물질을 포함할 수 있다.
배리어메탈층(56A)상에 금속층(57A)이 형성될 수 있다. 금속층(57A)은 예비플러그(54A)및 하부게이트전극층(55A)보다 낮은 비저항을 갖는 물질로 형성될 수 있다. 금속층(57A)은 예비플러그(54A)및 하부게이트전극층(55A)보다 비저항이 낮은 금속물질을 포함할 수 있다. 예컨대, 금속층(57A)은 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 금속층(57A)은 텅스텐(W) 또는 텅스텐화합물을 포함할 수 있다.
금속층(57A) 상에 하드마스크층(58A)이 형성될 수 있다. 하드마스크층(58A)은 절연물질로 형성될 수 있다. 하드마스크층(58A)은 금속층(57A)에 대하여 식각선택비를 갖는 물질로 형성될 수 있다. 하드마스크층(58A)은 실리콘산화물, 실리콘질화물, 실리콘산질화물 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 하드마스크층(58A)은 실리콘질화물로 형성될 수 있다.
하드마스크층(58A) 상에 하드마스크패턴(HMP)이 형성될 수 있다. 하드마스크패턴(HMP)은 감광막패턴을 포함할 수 있다. 하드마스크패턴(HMP)은 어느 한 방향으로 연장된 라인 형상을 포함할 수 있다. 메모리셀영역(MC)의 하드마스크패턴(HMP)의 선폭은 비트라인오프닝(52)의 직경보다 작을 수 있다. 메모리셀영역(MC)의 하드마스크패턴(HMP)의 선폭은 주변회로영역(TR)의 하드마스크패턴(HMP)의 선폭보다 작을 수 있다.
도 6e에 도시된 바와 같이, 비트라인구조물(BL), 제1게이트구조물(PG1) 및 제2게이트구조물(PG2)이 형성될 수 있다. 비트라인구조물(BL)은 메모리셀영역(MC)에 형성될 수 있고, 제1게이트구조물(PG1) 및 제2게이트구조물(PG2)은 주변회로영역(TR)에 형성될 수 있다. 비트라인구조물(BL), 제1게이트구조물(PG1) 및 제2게이트구조물(PG2)은 동시에 형성될 수 있다. 비트라인구조물(BL)은 비트라인콘택플러그(54), 셀배리어층(56C), 비트라인(57C) 및 비트라인하드마스크(58C)를 포함할 수 있다. 제1게이트구조물(PG1)은 제1게이트절연층(53N), 제1하부게이트전극(55N), 제1배리어층(56N), 제1상부게이트전극(57N) 및 제1게이트하드마스크(58N)를 포함할 수 있다. 제2게이트구조물(PG2)은 제2게이트절연층(53P), 제2하부게이트전극(55P), 제2배리어층(56P), 제2상부게이트전극(57P) 및 제2게이트하드마스크(58P)를 포함할 수 있다.
비트라인구조물(BL)의 형성 방법을 살펴보기로 한다.
하드마스크패턴(HMP)을 식각마스크로 이용하여 하드마스크층(58A)을 식각할 수 있다. 이에 따라, 비트라인하드마스크(58C)가 형성될 수 있다. 비트라인하드마스크(58C)를 식각마스크로 이용하여 금속층(57A), 배리어메탈층(56A) 및 예비플러그(54A)를 식각할 수 있다. 이에 따라, 비트라인(57C), 셀배리어층(56C) 및 비트라인콘택플러그(54)가 형성될 수 있다. 비트라인콘택플러그(54), 셀배리어층(56C), 비트라인(57C) 및 비트라인하드마스크(58C)의 선폭은 동일할 수 있다.
셀소스/드레인영역(50) 상에 비트라인콘택플러그(54)가 형성될 수 있다. 비트라인콘택플러그(54)는 셀소스/드레인영역(50)과 비트라인(53)을 상호 접속시킬 수 있다. 비트라인콘택플러그(54)의 선폭은 비트라인오프닝(52)의 직경보다 작을 수 있다. 따라서, 비트라인콘택플러그(54)의 양측벽에 갭(G)이 형성될 수 있다. 갭(G)은 비트라인콘택플러그(54)의 양측벽에 독립적으로 형성될 수 있다. 따라서, 비트라인오프닝(52) 내에 하나의 비트라인콘택플러그(54)와 한 쌍의 갭(G)이 위치하고, 한 쌍의 갭(G)은 비트라인콘택플러그(54)에 의해 분리될 수 있다.
비트라인(57C)은 비트라인콘택플러그(54)를 커버링하면서 어느 한 방향으로 연장될 수 있다. 비트라인(57C)은 라인 형상으로 연장될 수 있다.
제1게이트구조물(PG1)의 형성 방법을 살펴보기로 한다.
하드마스크패턴(HMP)을 식각마스크로 이용하여 하드마스크층(58A)을 식각할 수 있다. 이에 따라, 제1게이트하드마스크(58N)가 형성될 수 있다. 제1게이트하드마스크(58N)를 식각마스크로 이용하여 금속층(57A), 배리어메탈층(56A) 및 예비플러그(54A)를 식각할 수 있다. 이에 따라, 제1게이트절연층(53N), 제1하부게이트전극(55N), 제1배리어층(56N), 제1상부게이트전극(57N)이 형성될 수 있다. 제1게이트절연층(53N), 제1하부게이트전극(55N), 제1배리어층(56N), 제1상부게이트전극(57N)의 선폭은 동일할 수 있다.
제2게이트구조물(PG2)의 형성 방법을 살펴보기로 한다.
하드마스크패턴(HMP)을 식각마스크로 이용하여 하드마스크층(58A)을 식각할 수 있다. 이에 따라, 제2게이트하드마스크(58P)가 형성될 수 있다. 제2게이트하드마스크(58P)를 식각마스크로 이용하여 금속층(57A), 배리어메탈층(56A) 및 예비플러그(54A)를 식각할 수 있다. 이에 따라, 제2게이트절연층(53P), 제2하부게이트전극(55P), 제2배리어층(56P), 제2상부게이트전극(57P)이 형성될 수 있다. 제2게이트절연층(53P), 제2하부게이트전극(55P), 제2배리어층(56P), 제2상부게이트전극(57P)의 선폭은 동일할 수 있다.
비트라인구조물(BL), 제1게이트구조물(PG1) 및 제2게이트구조물(PG2)은 동시에 형성될 수 있다. 비트라인구조물(BL), 제1게이트구조물(PG1) 및 제2게이트구조물(PG2)은 1회의 식각 공정에 의해 동시에 형성될 수 있다. 따라서, 식각 공정을 단순화시킬 수 있다. 비트라인구조물(BL), 제1게이트구조물(PG1) 및 제2게이트구조물(PG2)을 형성한 후에, 하드마스크패턴(HMP)을 제거할 수 있다.
후속하여, 비트라인콘택플러그(54)의 양측벽에 절연플러그(59) 형성할 수 있다. 절연플러그(59)는 비트라인오프닝(52) 내에 위치할 수 있다. 절연플러그(59)는 갭(G)을 채우는 필라형상(Pillar Shape)일 수 있다. 절연플러그(59)에 의해 후속공정에서 임의의 물질이 갭(G)에 채워지는 것이 방지될 수 있다. 절연플러그(59)는 비트라인콘택플러그(54)의 양측에 독립적으로 형성될 수 있다. 즉, 비트라인오프닝(52) 내에 비트라인콘택플러그(54) 및 절연플러그(59)가 위치할 수 있고, 절연플러그(59)는 비트라인콘택플러그(54)에 의해 분리될 수 있다. 절연플러그(59)는 라인형상일 수 있다. 절연플러그(59)의 상부면은 비트라인콘택플러그(54)의 상부면과 동일레벨일 수 있다.
절연플러그(59)는 절연물질을 포함할 수 있다. 절연플러그(59)는 산화물 또는 질화물을 포함할 수 있다. 절연플러그(59)는 실리콘산화물, 실리콘질화물 또는 금속산화물을 포함할 수 있다. 절연플러그(59)는 SiO2, Si3N4 또는 SiN을 포함할 수 있다.
도 6f에 도시된 바와 같이, 비트라인구조물(BL)의 양측벽에 비트라인스페이서(60C)가 형성될 수 있다. 비트라인스페이서(60C)는 절연물질로 형성될 수 있다. 비트라인스페이서(60C)는 저유전물질을 포함할 수 있다. 비트라인스페이서(60C)는 산화물 또는 질화물을 포함할 수 있다. 비트라인스페이서(60C)는 실리콘산화물, 실리콘질화물 또는 금속산화물을 포함할 수 있다. 비트라인스페이서(60C)는 SiO2, Si3N4 또는 SiN을 포함할 수 있다. 비트라인스페이서(60C)는 다층 스페이서를 포함할 수 있다. 비트라인스페이서(60C)는 에어갭(air gap, 도시생략)을 포함할 수 있다. 따라서, 비트라인스페이서(60C)의 양측벽에 한 쌍의 라인형 에어갭이 형성될 수 있다. 한 쌍의 라인형 에어갭은 대칭형일 수 있다. 일부 실시예들에서, 다층 스페이서는 제1스페이서, 제2스페이서 및 제3스페이서를 포함할 수 있고, 제1스페이서와 제2스페이서 사이에 제3스페이서가 위치할 수 있다. 다층 스페이서는 질화물스페이서들 사이에 산화물스페이서가 위치하는 NON 구조를 포함할 수 있다. 다른 실시예에서, 다층 스페이서는 제1스페이서, 제2스페이서 및 제1스페이서와 제2스페이서 사이의 에어갭을 포함할 수 있다.
제1게이트구조물(PG1)의 양측벽에 제1게이트스페이서(60N)가 형성될 수 있다. 제1게이트스페이서(60N)는 절연물질로 형성될 수 있다. 제1게이트스페이서(60N)는 저유전물질을 포함할 수 있다. 제1게이트스페이서(60N)는 산화물 또는 질화물을 포함할 수 있다. 제1게이트스페이서(60N)는 실리콘산화물, 실리콘질화물 또는 금속산화물을 포함할 수 있다. 제1게이트스페이서(60N)는 SiO2, Si3N4 또는 SiN을 포함할 수 있다. 제1게이트스페이서(60N)는 다층 스페이서를 포함할 수 있다. 제1게이트스페이서(60N)는 에어갭(air gap, 도시생략)을 포함할 수 있다. 따라서, 제1게이트스페이서(60N)의 양측벽에 한 쌍의 라인형 에어갭이 형성될 수 있다. 한 쌍의 라인형 에어갭은 대칭형일 수 있다. 일부 실시예들에서, 다층 스페이서는 제1스페이서, 제2스페이서 및 제3스페이서를 포함할 수 있고, 제1스페이서와 제2스페이서 사이에 제3스페이서가 위치할 수 있다. 다층 스페이서는 질화물스페이서들 사이에 산화물스페이서가 위치하는 NON 구조를 포함할 수 있다. 다른 실시예에서, 다층 스페이서는 제1스페이서, 제2스페이서 및 제1스페이서와 제2스페이서 사이의 에어갭을 포함할 수 있다.
제2게이트구조물(PG2)의 양측벽에 제2게이트스페이서(60P)가 형성될 수 있다. 제2게이트스페이서(60P)는 절연물질로 형성될 수 있다. 제2게이트스페이서(60P)는 저유전물질을 포함할 수 있다. 제2게이트스페이서(60P)는 산화물 또는 질화물을 포함할 수 있다. 제2게이트스페이서(60P)는 실리콘산화물, 실리콘질화물 또는 금속산화물을 포함할 수 있다. 제2게이트스페이서(60P)는 SiO2, Si3N4 또는 SiN을 포함할 수 있다. 제2게이트스페이서(60P)는 다층 스페이서를 포함할 수 있다. 제2게이트스페이서(60P)는 에어갭(air gap, 도시생략)을 포함할 수 있다. 따라서, 제2게이트스페이서(60P)의 양측벽에 한 쌍의 라인형 에어갭이 형성될 수 있다. 한 쌍의 라인형 에어갭은 대칭형일 수 있다. 일부 실시예들에서, 다층 스페이서는 제1스페이서, 제2스페이서 및 제3스페이서를 포함할 수 있고, 제1스페이서와 제2스페이서 사이에 제3스페이서가 위치할 수 있다. 다층 스페이서는 질화물스페이서들 사이에 산화물스페이서가 위치하는 NON 구조를 포함할 수 있다. 다른 실시예에서, 다층 스페이서는 제1스페이서, 제2스페이서 및 제1스페이서와 제2스페이서 사이의 에어갭을 포함할 수 있다.
비트라인스페이서(60C) 및 제1,2게이트스페이서(60N, 60P)는 동시에 형성될 수 있다. 비트라인스페이서(60C) 및 제1,2게이트스페이서(60N, 60P)는 후속 공정으로부터 비트라인구조물(BL), 제1게이트구조물(PG1) 및 제2게이트구조물(PG2)을 보호할 수 있다.
후속하여, 제1게이트구조물(PG1) 양측의 제1활성영역(14N) 내에 불순물이 도핑되어 제1소스/드레인영역(61N)을 형성할 수 있다. 제2게이트구조물(PG2) 양측의 제2활성영역(14P) 내에 불순물이 도핑되어 제2소스/드레인영역(61P)을 형성할 수 있다. 제1,2소스/드레인영역(61N,61P)은 N형 불순물 또는 P형 불순물로 도핑될 수 있다. 제1,2소스/드레인영역(61N,61P)은 비소(As) 또는 인(P) 등의 N형 불순물을 포함할 수 있다. 제1,2소스/드레인영역(61N,61P)은 저농도 소스/드레인영역과 고농도 소스/드레인영역을 포함할 수 있다. 제1,2소스/드레인영역(61N,61P)은 두 단계에 걸쳐 형성될 수 있다. 제1,2소스/드레인영역(61N,61P)은 접합깊이가 깊은 영역과 접합깊이가 얕은 영역을 포함할 수 있다.
도 6g에 도시된 바와 같이, 비트라인구조물(BL), 제1게이트구조물(PG1) 및 제2게이트구조물(PG2)의 사이를 채우는 층간절연층(62)이 형성될 수 있다. 층간절연층(62)은 비트라인구조물(BL), 제1게이트구조물(PG1) 및 제2게이트구조물(PG2)의 상부가 노출되도록 평탄화될 수 있다. 층간절연층(62)의 평탄화 공정시, 비트라인구조물(BL)의 상부면이 노출되도록 비트라인스페이서(60C)가 평탄화될 수 있다. 층간절연층(62)의 평탄화 공정시, 제1,2게이트구조물(PG1, PG2)의 상부면이 노출되도록 제1,2게이트스페이서(60N, 60P)가 평탄화될 수 있다. 층간절연층(62)은 비트라인구조물(BL)과 평행하게 연장될 수 있다. 층간절연층(62)은 제1,2게이트구조물(PG1, PG2)과 평행하게 연장될 수 있다.
층간절연층(62)은 비트라인스페이서(60C) 및 제1,2게이트스페이서(60N,60P)에 대해 식각선택비를 갖는 물질로 형성될 수 있다. 층간절연층(62)은 절연물질을 포함할 수 있다. 층간절연층(62)은 산화물 또는 질화물을 포함할 수 있다. 층간절연층(62)은 실리콘산화물, 실리콘질화물 또는 금속산화물을 포함할 수 있다. 층간절연층(62)은 SiO2, Si3N4 또는 SiN을 포함할 수 있다. 층간절연층(62)은 스핀온절연물질(SOD)을 포함할 수 있다.
후속하여, 주변회로영역(TR)의 층간절연층(62)상에 페리마스크패턴(63)이 형성될 수 있다. 페리마스크패턴(63)은 메모리셀영역(MC)만 오픈시키고, 주변회로영역(TR)은 커버링할 수 있다. 따라서, 후속 공정에서 주변회로영역(TR)만 보호될 수 있다.
후속하여, 메모리셀영역(MC)의 층간절연층(62) 내에 스토리지노드컨택오프닝(64)이 형성될 수 있다. 스토리지노드컨택오프닝(64)은 스토리지노드컨택오프닝마스크(도시 생략)를 식각마스크로 이용하여 메모리셀영역(MC)의 층간절연층(62)을 식각함으로써 형성될 수 있다. 스토리지노드컨택오프닝마스크는 감광막패턴(photoresist pattern)을 포함할 수 있다. 스토리지노드컨택오프닝마스크는 주변회로영역(TR)을 커버링할 수 있다. 따라서, 스토리지노드컨택오프닝(64)의 식각공정시 주변회로영역(TR)은 보호될 수 있다.
스토리지노드컨택오프닝(64)은 비트라인구조물(BL) 사이에 형성될 수 있다. 스토리지노드컨택오프닝(64)의 바닥면은 기판(11) 내부로 확장될 수 있다. 스토리지노드컨택오프닝(64)을 형성하는 동안 소자분리층(13), 셀영역층간절연층(51) 및 셀소스/드레인영역(50)이 일정 깊이 리세스될 수 있다. 스토리지노드컨택오프닝(64)에 의해 기판(11)의 일부분이 노출될 수 있다. 스토리지노드컨택오프닝(64)의 하부면은 기판(11)의 상부면보다 낮은 레벨에 위치할 수 있다. 스토리지노드컨택오프닝(64)의 바닥면은 비트라인콘택플러그(54)의 바닥면보다 높은 레벨일 수 있다.
스토리지노드컨택오프닝(64)을 형성하기 위해 딥아웃(Dip-out) 및 트리밍공정이 수행될 수 있다. 딥아웃에 의해 비트라인스페이서(60C)의 손실없이 스토리지노드컨택오프닝(64)을 형성할 수 있다. 트리밍 공정에 의해 스토리지노드컨택오프닝(64)의 측면 및 하부 면적이 확장될 수 있다. 트리밍 공정에 의해 셀영역층간절연층(51) 및 기판(11)의 일부가 제거될 수 있다. 셀영역층간절연층(51)은 건식식각에 의해 식각될 수 있다. 본 실시예에서, 셀영역층간절연층(51)은 등방성식각에 의해 식각될 수 있다. 이에 따라, 스토리지노드컨택오프닝(64)을 통해 셀소스/드레인영역(50)이 노출될 수 있다. 스토리지노드컨택오프닝(64)의 하부는 측면방향으로 확장되어 벌브 형상(Bulb type)을 가질 수 있다.
후속하여, 스토리지노드컨택오프닝(64) 내에 스토리지노드컨택플러그가 형성될 수 있다. 스토리지노드컨택플러그는 하부플러그(65)와 후속공정에서 형성되는 셀오믹컨택층, 셀도전성라이너 및 상부플러그를 포함할 수 있다. 먼저, 하부플러그(65)가 형성될 수 있다. 비트라인(57C)과 하부플러그(65) 사이에 비트라인스페이서(60C)가 위치할 수 있다. 비트라인콘택플러그(54)와 하부플러그(65) 사이에 절연플러그(59)가 위치할 수 있다. 하부플러그(65)의 바닥면은 셀소스/드레인영역(50)과 접속될 수 있다. 하부플러그(65)의 상부면은 비트라인(57C)의 상부면보다 낮은 레벨에 위치할 수 있다.
하부플러그(65)를 형성하기 위해 스토리지노드컨택오프닝(64)을 채우도록 폴리실리콘을 증착한 후 평탄화 및 에치백 공정이 순차적으로 수행될 수 있다. 하부플러그(65)를 형성하는 동안, 주변회로영역(TR)은 페리마스크패턴(63)에 의해 보호될 수 있다.
하부플러그(65)는 실리콘함유 물질을 포함할 수 있다. 하부플러그(65)는 불순물로 도핑될 수 있다. 예컨대, 임플란트(Implantation) 등의 도핑공정(Doping process)에 의해 불순물이 도핑될 수 있다. 본 실시예에서, 제 하부플러그(65)는 폴리실리콘을 포함할 수 있다.
페리마스크패턴(63)은 하부플러그(65)를 형성한 후에 제거될 수 있다.
도 6h에 도시된 바와 같이 주변회로영역(TR)에서, 층간절연층(62) 내에 금속배선오프닝(66)이 형성될 수 있다. 금속배선오프닝(66)을 형성하기 위해 금속배선콘택마스크(도시 생략)가 형성될 수 있다. 금속배선콘택마스크는 메모리셀영역(MC)을 커버링할 수 있다. 따라서, 후속 식각공정에서 메모리셀영역(MC)은 보호될 수 있다. 금속배선콘택마스크를 식각마스크로 이용하여, 주변회로영역(TR)의 층간절연층(62)을 식각할 수 있다. 이에 따라, 금속배선오프닝(66)이 형성될 수 있고, 제1,2소스/드레인영역(61N,61P)의 표면이 노출될 수 있다.
후속하여, 하부플러그(65) 상에 셀오믹콘택층(67C)이 형성될 수 있다. 제1소스/드레인영역(61N)의 노출된 표면 상에 제1오믹콘택층(67N)이 형성될 수 있다. 제2소스/드레인영역(61P)의 노출된 표면 상에 제2오믹콘택층(67P)이 형성될 수 있다. 셀오믹콘택층(67C), 제1오믹콘택층(67N) 및 제2오믹콘택층(67P)을 형성하기 위해 실리사이드화금속층(Silicidable metal layer)의 증착 및 어닐링(annealing)이 수행될 수 있다. 셀오믹콘택층(67C), 제1오믹콘택층(67N) 및 제2오믹콘택층(67P)은 동시에 형성될 수 있다.
셀오믹콘택층(67C), 제1오믹콘택층(67N) 및 제2오믹콘택층(67P)은 금속실리사이드를 포함할 수 있다. 셀오믹콘택층(67C), 제1오믹콘택층(67N) 및 제2오믹콘택층(67P)은 코발트실리사이드(CoSix)를 포함할 수 있다. 본 실시예에서, 셀오믹콘택층(67C), 제1오믹콘택층(67N) 및 제2오믹콘택층(67P)은 'CoSi2상'의 코발트실리사이드를 포함할 수 있다. 따라서, 콘택저항을 개선시킴과 동시에 저저항의 코발트실리사이드를 형성할 수 있다.
도 6i에 도시된 바와 같이, 셀오믹콘택층(67C)의 상부면 및 비트라인스페이서(60C)의 일부 측면부에 셀도전성라이너(68C)가 형성될 수 있다. 제1오믹콘택층(67N)의 상부면 및 금속배선오프닝(66)의 노출면에 제1도전성라이너(68N)가 형성될 수 있다. 제2오믹콘택층(67P)의 상부면 및 금속배선오프닝(66)의 노출면에 제2도전성라이너(68P)가 형성될 수 있다. 셀도전성라이너(68C) 및 제1,2도전성라이너(68N, 68P)는 금속 또는 금속질화물을 포함할 수 있다. 셀도전성라이너(68C) 및 제1,2도전성라이너(68N, 68P)는 티타늄(Ti), 티타늄질화물(TiN), 티타늄실리콘질화물(TiSiN), 탄탈륨(Ta) 탄탈륨질화물(TaN), 텅스텐질화물(WN) 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 셀도전성라이너(68C) 및 제1,2도전성라이너(68N, 68P)는 티타늄질화물을 포함할 수 있다.
후속하여, 셀도전성라이너(68C) 상에 상부플러그(69C)가 형성될 수 있다. 상부플러그(69C)는 스토리지노드컨택오프닝(64)의 나머지를 채울 수 있다. 제1도전성라이너(68N) 상에 제1금속콘택플러그(69N)가 형성될 수 있다. 제2도전성라이너(68P) 상에 제2금속콘택플러그(69P)가 형성될 수 있다. 제1,2금속콘택플러그(69N, 69P)는 금속배선오프닝(66)의 나머지를 채울 수 있다.
상부플러그(69C) 및 제1,2금속콘택플러그(69N, 69P)의 형성방법은 같거나 다를 수 있다. 본 실시예에서, 상부플러그(69C) 및 제1,2금속콘택플러그(69N, 69P)의 형성방법은 동일할 수 있다. 본 실시예에서, 상부플러그(69C) 및 제1,2금속콘택플러그(69N, 69P)는 동시에 형성될 수 있다. 상부플러그(69C) 및 제1,2금속콘택플러그(69N, 69P)는 화학기상증착(CVD), 물리기상증착(PVD) 또는 원자층증착(ALD) 방법에 의해 형성될 수 있다. 상부플러그(69C) 및 제1,2금속콘택플러그(69N, 69P)는 증착효과를 증가시키기 위해 플라즈마를 사용할 수도 있다. 즉, 상부플러그(69C) 및 제1,2금속콘택플러그(69N, 69P)는 PECVD(Plasma Enhanced CVD), PEALD(Plasma Enhanced ALD) 등의 방법에 의해 형성될 수 있다. 본 실시예에서 상부플러그(69C) 및 제1,2금속콘택플러그(69N, 69P)는 화학기상증착(CVD)에 의해 형성될 수 있다.
후속하여, 상부플러그(69C) 및 제1,2금속콘택플러그(69N, 69P)를 평탄화하는 공정이 수행될 수 있다. 상부플러그(69C)는 비트라인구조물(BL)의 상부면이 노출되도록 평탄화될 수 있다. 제1,2금속콘택플러그(69N, 69P)는 제1,2게이트구조물(PG1, PG2)의 상부면이 노출되도록 평탄화될 수 있다. 따라서, 상부플러그(69C)의 상부면과 제1,2금속콘택플러그(69N, 69P)의 상부면은 동일레벨에 있을 수 있다.
상부플러그(69C) 및 제1,2금속콘택플러그(69N, 69P)는 동일한 물질을 포함할 수 있다. 상부플러그(69C) 및 제1,2금속콘택플러그(69N, 69P)는 금속함유물질을 포함할 수 있다. 상부플러그(69C) 및 제1,2금속콘택플러그(69N, 69P)는 텅스텐(W)함유물질을 포함할 수 있다. 상부플러그(69C) 및 제1,2금속콘택플러그(69N, 69P)는 텅스텐 또는 텅스텐화합물을 포함할 수 있다.
도 6j에 도시된 바와 같이, 상부플러그(69C) 및 제1,2금속콘택플러그(69N, 69P) 상에 금속배선층(70A)이 형성될 수 있다. 금속배선층(70A)은 화학기상증착(CVD), 물리기상증착(PVD) 또는 원자층증착(ALD) 방법에 의해 형성될 수 있다. 금속배선층(70A)은 증착효과를 증가시키기 위해 플라즈마를 사용할 수도 있다. 즉, 금속배선층(70A)은 PECVD(Plasma Enhanced CVD), PEALD(Plasma Enhanced ALD) 등의 방법에 의해 형성될 수 있다. 본 실시예에서 금속배선층(70A)은 물리기상증착(PVD)에 의해 형성될 수 있다. 다른 실시예에서, 금속배선층(70A)은 상부플러그(69C)와 같은 방법에 의해 형성될 수 있다. 금속배선층(70A)은 상부플러그(69C)와 동시에 형성될 수도 있다.
금속배선층(70A)은 금속함유물질을 포함할 수 있다. 금속배선층(70A)은 단층막 또는 다층막으로 이루어질 수 있다. 금속배선층(70A)은 도전성 물질을 포함할 수 있다. 금속배선층(70A)은 금속함유물질을 포함할 수 있다. 금속배선층(70A)은 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 백금(Pt), 팔라듐(Pd), 주석(Sn), 납(Pb), 아연(Zn), 인듐(In), 카드뮴(Cd), 크롬(Cr) 및 몰리브덴(Mo) 중 어느 하나 이상을 포함할 수 있다. 본 실시예에서, 금속배선층(70A)은 텅스텐(W) 함유물질을 포함할 수 있다. 금속배선층(70A)은 텅스텐(W), PVD-W 또는 텅스텐화합물을 포함할 수 있다.
금속배선층(70A)상에 금속배선하드마스크층(71A) 및 금속배선마스크(72)가 차례로 형성될 수 있다. 금속배선하드마스크층(71A)은 절연물질을 포함할 수 있다. 금속배선마스크(72)는 감광막패턴을 포함할 수 있다. 금속배선마스크(72)는 어느 한 방향으로 연장된 라인형상일 수 있다.
도 6k에 도시된 바와 같이, 금속배선마스크(72)를 식각마스크로 이용하여 금속배선하드마스크층(71A)을 식각할 수 있다. 금속배선하드마스크층(71A)을 식각함으로써 패드하드마스크(71C) 및 제1,2금속하드마스크(71N,71P)를 형성할 수 있다.
메모리셀영역(MC)에서, 패드하드마스크(71C)를 식각마스크로 하여 금속배선층(70A)을 식각할 수 있다. 이에 따라, 예비랜딩패드(70C')가 형성될 수 있다. 예비랜딩패드(70C’)는 부분적으로 비트라인구조물(BL)과 오버랩될 수 있다. 예비랜딩패드(70C’)는 상부플러그(69C)와 전기적으로 접속될 수 있다. 금속배선층(70A)을 식각함에 따라, 상부플러그(69C) 및 비트라인스페이서(60C)의 상부가 노출될 수 있다. 상부플러그(69C) 내에 랜딩패드홀(70H)이 형성될 수 있다. 랜딩패드홀(70H)의 모양은 일정하지 않을 수 있다. 랜딩패드홀(70H)의 저면은 비트라인하드마스크(58C)의 저면보다 높은 레벨일 수 있다.
제1영역(T1)에서, 제1금속하드마스크(71N)를 식각마스크로 하여 금속배선층(70A)을 식각할 수 있다. 이에 따라, 예비제1금속배선(70N')이 형성될 수 있다. 예비제1금속배선(70N')은 제1금속콘택플러그(69N)를 통해 제1소스/드레인영역(61N)에 접속될 수 있다. 다른 실시예에서, 예비제1금속배선(70N')과 제1금속콘택플러그(69N)는 일체로 형성될 수 있다.
제2영역(T2)에서, 제2금속하드마스크(71P)를 식각마스크로 하여 금속배선층(70A)을 식각할 수 있다. 이에 따라, 제2금속배선(70P)이 형성될 수 있다. 제2금속배선(70P)은 제2금속콘택플러그(69P)를 통해 제2소스/드레인영역(61P)에 접속될 수 있다. 다른 실시예에서, 제2금속배선(70P)과 제2금속콘택플러그(69P)는 일체로 형성될 수 있다.
예비랜딩패드(70C’), 예비제1금속배선(70N') 및 제2금속배선(70P)은 동시에 형성될 수 있다. 예비제1금속배선(70N') 및 제2금속배선(70P)의 두께는 예비랜딩패드(70C’)의 두께와 동일할 수 있다.
도 6l에 도시된 바와 같이, 기판(110) 상에 캡핑층(73A)이 형성될 수 있다. 캡핑층(73A)은 패드하드마스크(71C), 예비랜딩패드(70C’), 제1,2금속하드마스크(71N,71P), 예비제1금속배선(70N') 및 제2금속배선(70P)을 커버링할 수 있다. 캡핑층(73A)은 랜딩패드홀(70H)을 채울 수 있다. 캡핑층(73A)의 두께는 예비랜딩패드(70C’)의 두께와 패드하드마스크(71C)의 두께의 합보다 클 수 있다.
캡핑층(73A)은 스텝커버리지가 좋지 않은 물질(Poor step-coverage material)을 포함할 수 있다. 예를 들어, 캡핑층(73A)은 플라즈마화학기상증착법(PECVD)을 이용하여 형성될 수 있다. 캡핑층(73A)은 절연물질을 포함할 수 있다. 캡핑층(73A)은 산화물 또는 질화물을 포함할 수 있다. 캡핑층(73A)은 실리콘산화물 또는 실리콘질화물을 포함할 수 있다. 캡핑층(73A)은 실리콘질화물을 포함할 수 있다.
캡핑층(73A)상에 제2금속배선(70P) 및 제2영역(T2)을 커버링하는 주변회로마스크(74)가 형성될 수 있다. 주변회로마스크(74)는 감광막패턴을 포함할 수 있다. 제2영역(T2)에만 주변회로마스크(74)가 형성됨에 따라 후속 식각공정에서 제2영역(T2)이 보호될 수 있다.
도 6m에 도시된 바와 같이, 주변회로마스크(74)를 식각마스크로 이용하여 캡핑층(73A), 패드하드마스크(71C) 및 제1금속하드마스크(71N)를 식각할 수 있다. 패드하드마스크(71C)를 식각마스크로 이용하여 캡핑층(73A) 및 예비랜딩패드(70C’)를 식각할 수 있다. 그에 따라, 메모리셀영역(MC)에 셀캡핑층(73C) 및 랜딩패드(70C)가 형성될 수 있다. 제1금속하드마스크(71N)를 식각마스크로 이용하여 캡핑층(73A) 및 예비제1금속배선(70N')을 식각할 수 있다. 그에 따라, 제1영역(T1)에 제1캡핑층(73N) 및 제1금속배선(70N)이 형성될 수 있다. 랜딩패드(70C)와 제1금속배선(70N)은 동시에 형성될 수 있다. 랜딩패드(70C)의 두께(HC)와 제1금속배선(70N)의 두께(HN)는 동일할 수 있다. 랜딩패드(70C)의 두께(HC)와 제1금속배선(70N)의 두께(HN)는 제2금속배선(70P)의 두께(HP)와 같거나 다를 수 있다.
랜딩패드(70C)의 두께(HC)는 제2금속배선(70P)의 두께(HP)보다 작을 수 있다. 즉, 랜딩패드(70C)의 저면은 제2금속배선(70P)의 저면과 동일레벨에 있고, 랜딩패드(70C)의 상부면은 제2금속배선(70P)의 상부면보다 낮은 레벨에 있을 수 있다. 랜딩패드(70C)의 두께(HC)와 제2금속배선(70P)의 두께(HP)차이는 120A 이상 180A 이하일 수 있다. 랜딩패드(70C)의 두께(HC)와 제2금속배선(70P)의 두께(HP) 차이는 150A일 수 있다.
제1금속배선(70N)의 두께(HN)는 제2금속배선(70P)의 두께(HP)보다 작을 수 있다. 즉, 제1금속배선(70N)의 저면은 제2금속배선(70P)의 저면과 동일레벨에 있고, 제1금속배선(70N)의 상부면은 제2금속배선(70P)의 상부면보다 낮은 레벨에 있을 수 있다. 제1금속배선(70N)의 두께(HN)와 제2금속배선(70P)의 두께(HP) 차이는 120A 이상 180A 이하일 수 있다. 제1금속배선(70N)의 두께(HN)와 제2금속배선(70P)의 두께(HP) 차이는 150A일 수 있다.
셀캡핑층(73C)은 상부플러그(69C) 및 랜딩패드(70C) 사이의 공간을 채울 수 있다. 셀캡핑층(73C)은 비트라인스페이서(60C)의 상부를 커버링할 수 있다. 셀캡핑층(73C)은 랜딩패드(70C)의 상부면이 노출되도록 평탄화될 수 있다. 셀캡핑층(73C)은 랜딩패드(70C)와 평행하게 연장될 수 있다. 셀캡핑층(73C)의 두께는 랜딩패드(70C)의 두께(HC)와 같을 수 있다. 즉, 셀캡핑층(73C)의 저면과 랜딩패드(70C)의 저면은 동일 레벨이고, 셀캡핑층(73C)의 상부면과 랜딩패드(70C)의 상부면도 동일레벨에 있을 수 있다. 셀캡핑층(73C)은 후속 공정으로부터 랜딩패드(70C)를 보호하는 역할을 수행할 수 있다.
제1캡핑층(73N)은 제1금속배선(70N) 사이의 공간을 채울 수 있다. 제1캡핑층(73N)은 제1금속배선(70N)의 측벽부를 커버링할 수 있다. 제1캡핑층(73N)의 두께는 제1금속배선(70N)의 두께(HN)와 같을 수 있다. 즉, 제1캡핑층(73N)의 저면과 제1금속배선(70N)의 저면은 동일 레벨이고, 제1캡핑층(73N)의 상부면과 제1금속배선(70N)의 상부면도 동일레벨에 있을 수 있다. 제1캡핑층(73N)의 두께와 셀캡핑층(73C)의 두께는 동일할 수 있다. 제1캡핑층(73N)은 후속 공정으로부터 제1금속배선(70N)을 보호하는 역할을 수행할 수 있다.
제2캡핑층(73P)은 제2금속배선(70P) 사이의 공간을 채울 수 있다. 제2캡핑층(73P)은 제2금속배선(70P)의 측벽부 및 상부를 커버링할 수 있다. 제2캡핑층(73P)은 제2금속배선(70P) 및 제2금속하드마스크(71P)를 캡핑할 수 있다. 제2캡핑층(73P)의 두께는 제2금속배선(70P)의 두께(HP) 및 금속배선하드마스크(120)의 두께의 합보다 클 수 있다. 제2캡핑층(73P)의 두께와 제1캡핑층의 두께는 다를 수 있다. 제2캡핑층(73P)의 두께는 제1캡핑층(73N)의 두께보다 클 수 있다. 즉, 제2캡핑층(73P)의 저면과 제1캡핑층(73N)의 저면은 동일 레벨이고, 제2캡핑층(73P)의 상부면은 제1캡핑층(121N)의 상부면보다 높은 레벨일 수 있다. 제2캡핑층(73P)의 두께는 랜딩패드(70C)의 두께보다 클 수 있다. 즉, 제2캡핑층(73P)의 저면과 랜딩패드(70C)의 저면은 동일 레벨이고, 제2캡핑층(73P)의 상부면은 랜딩패드(70C)의 상부면보다 높은 레벨일 수 있다. 제2캡핑층(73P)은 제1캡핑층(73N)과 동일한 물질을 포함할 수 있다.
도 6n에 도시된 바와 같이, 랜딩패드(70C), 셀캡핑층(73C), 제1,2금속배선(70N, 70P) 및 제1,2캡핑층(73N, 73P) 상에 식각정지층(75)이 형성될 수 있다. 랜딩패드(70C) 상에 랜딩패드(70C)와 전기적으로 연결되는 메모리요소(76)가 형성될 수 있다. 메모리요소(76)는 다양한 형태로 구현될 수 있다. 메모리요소(76)는 캐패시터(Capacitor)일 수 있다. 따라서, 메모리요소(76)는 랜딩패드(70C)와 접촉하는 스토리지노드를 포함할 수 있다. 스토리지노드는 실린더 또는 필라 형태일 수 있다. 스토리지노드의 표면상에 캐패시터 유전층이 형성될 수 있다. 캐패시터 유전층은 지르코늄산화물, 알루미늄산화물 또는 하프늄산화물 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 예를 들어, 캐패시터 유전층은 제1지르코늄산화물, 알루미늄산화물 및 제2지르코늄산화물이 적층된 ZAZ 구조가 될 수 있다. 캐패시터 유전층 상에 플레이트노드가 형성된다. 스토리지노드와 플레이트노드는 금속함유물질을 포함할 수 있다. 메모리요소(76)는 가변저항체를 포함할 수 있다. 가변 저항체는 상변화 물질을 포함할 수 있다. 다른 실시예에서, 가변저항체는 전이 금속 산화물을 포함할 수 있다. 또다른 실시예에서, 가변저항체는 자기 터널 접합(Magnetic Tunnel Junction: MTJ)일 수 있다.
반도체장치(300)는 CMOSFET를 포함할 수 있고, 제1트랜지스터는 NMOSFET를 포함하고, 제2트랜지스터는 PMOSFET를 포함할 수 있다. 다른 실시예에서, 반도체장치(300)는 서로 다른 NMOSFET를 포함할 수 있고, 제1트랜지스터는 제1NMOSFET를 포함하고, 제2트랜지스터는 제2NMOSFET를 포함할 수 있다. 제1NMOSFET는 얇은 제1게이트절연층을 갖는 NMOSFET일 수 있고, 제2NMOSFET는 제1게이트절연층보다 두꺼운 제2게이트절연층을 갖는 NMOSFET일 수 있다. 다른 실시예에서, 반도체장치(300)는 서로 다른 PMOSFET를 포함할 수 있고, 제1트랜지스터는 제1PMOSFET를 포함하고, 제2트랜지스터는 제2PMOSFET를 포함할 수 있다. 제1PMOSFET는 얇은 제1게이트절연층을 갖는 PMOSFET일 수 있고, 제2PMOSFET는 제1게이트절연층보다 두꺼운 제2게이트절연층을 갖는 PMOSFET일 수 있다.
반도체장치(300)는 메모리셀의 주변회로를 포함할 수 있고, 제1트랜지스터는 메모리셀의 비트라인에 접속되는 트랜지스터일 수 있고, 제2트랜지스터는 메모리셀의 워드라인에 접속되는 트랜지스터일 수 있다. 반도체장치(300)는 DRAM의 주변회로를 포함할 수 있고, 제1영역(T1)의 제1트랜지스터는 센스앰프(SA)일 수 있고, 제2영역(T2)의 제2트랜지스터는 서브워드라인드라이버(SWD)일 수 있다.
상술한 실시예에 따르면, 제1금속배선(70N)의 두께(HN)를 제2금속배선(70P)의 두께(HP)보다 작게 형성함으로써, 제1금속배선(70N) 사이의 캐패시턴스를 감소시킬 수 있다. 따라서, Csa를 감소시킬 수 있고, Csa를 감소시킴으로써 센싱마진(sensing margin)을 향상시킬 수 있다. 또한, 제1금속배선(70N)의 두께(HN)를 제2금속배선(70P)의 두께(HP)보다 작게 형성함으로써, 제2영역(T2)에서 반도체장치의 저항을 낮게 유지할 수 있다. 결국, 반도체 장치는 제1영역(T1)의 캐패시턴스 감소로 인한 센싱마진 향상효과 및 제1영역(T1) 이외의 지역에 대한 저항감소효과를 동시에 얻을 수 있다.
도 8은 다른 실시예에 따른 반도체장치를 도시한 단면도이다.
도 8을 참조하면, 반도체 장치(400)는 도 5a의 반도체장치(300)와 유사할 수 있다. 도 5a의 반도체장치(300)와 중복되는 구성요소는 같은 도면부호를 사용할 수 있다. 이하, 중복되는 구성요소들에 대한 자세한 설명은 생략하기로 한다.
반도체장치(400)는 기판(201), 기판(201) 상에 형성된 메모리셀영역(MC), 제1영역(T1) 및 제2영역(T2)을 포함할 수 있다. 제1 영역(T1)은 제1주변회로영역으로 지칭될 수 있고, 제2 영역(T2)은 제2주변회로영역으로 지칭될 수 있다.
제1영역(T1)의 제1트랜지스터는 제1활성영역(204N), 제1활성영역(204N) 상의 제1게이트구조물(211N), 제1게이트구조물(211N) 양측벽에 형성된 제1게이트스페이서(212N) 및 제1게이트구조물(211N) 양측에 정렬되어 제1활성영역(204N)에 형성된 제1소스/드레인영역(205N)들을 포함할 수 있다. 제2영역(T2)의 제2트랜지스터는 제2활성영역(204P), 제2활성영역(204P) 상의 제2게이트구조물(211P), 제2게이트구조물(211P) 양측벽에 형성된 제2게이트스페이서(212P) 및 제2게이트구조물(211P) 양측에 정렬되어 제2활성영역(204P)에 형성된 제2소스/드레인영역(205P)들을 포함할 수 있다. 제1영역(T1)의 제1소스/드레인영역(205N)들은 제1금속콘택플러그(216N)를 통해 제1금속배선(217N)에 접속될 수 있다. 제1금속콘택플러그(216N)와 제1소스/드레인영역(205N)들 사이에 제1오믹콘택층(214N) 및 제1도전성라이너(215N)가 형성될 수 있다.
제1게이트구조물(211N)은 제1활성영역(204N) 상의 제1게이트절연층(206N), 제1게이트절연층(206N) 상의 제1하부게이트전극(207N), 제1하부게이트전극(207N) 상의 제1배리어층(208N), 제1배리어층(208N) 상의 제1상부게이트전극(209N), 제1상부게이트전극(209N) 상의 제1게이트하드마스크(210N)를 포함할 수 있다. 제2게이트구조물(211P)은 제2활성영역(204P) 상의 제2게이트절연층(206P), 제2게이트절연층(206P) 상의 제2하부게이트전극(207P), 제2하부게이트전극(207P) 상의 제2배리어층(208P), 제2배리어층(208P) 상의 제2상부게이트전극(209P), 제2상부게이트전극(209P) 상의 제2게이트하드마스크(210P)를 포함할 수 있다. 제2영역(T2)의 제2소스/드레인영역(205P)들은 제2금속콘택플러그(216P)를 통해 제2금속배선(217P)에 접속될 수 있다. 제2금속콘택플러그(216P)와 제3소스/드레인영역(205P)들 사이에 제2오믹콘택층(214P) 및 제2도전성라이너(215P)가 형성될 수 있다.
메모리셀영역(MC)의 기판(201) 상에 비트라인콘택플러그(222)가 형성될 수 있다. 비트라인콘택플러그(222)는 셀소스/드레인영역(220)에 접속될 수 있다. 비트라인콘택플러그(222) 양측벽에 절연플러그(223)가 형성될 수 있다. 비트라인콘택플러그(222) 상에 비트라인구조물(228)이 형성될 수 있다. 비트라인구조물(228)은 셀배리어층(225), 비트라인(226) 및 비트라인하드마스크(227)의 스택을 포함할 수 있다. 비트라인구조물(228)의 양측벽에 비트라인스페이서(229)가 형성될 수 있다. 이웃하는 셀소스/드레인영역(220) 상에 스토리지노드콘택플러그(235)가 형성될 수 있다. 스토리지노드콘택플러그(235)는 하부플러그(230), 셀오믹콘택층(231), 셀도전성라이너(232) 및 상부플러그(233)를 포함할 수 있다. 스토리지노드콘택플러그(235) 상에 랜딩패드(234)가 형성될 수 있다. 랜딩패드(234)는 스토리지노드콘택플러그(235)에 전기적으로 접속될 수 있다. 랜딩패드(234)의 일부는 비트라인구조물(228)에 오버랩될 수 있다. 셀캡핑층(219C)은 상부플러그(233) 및 랜딩패드(234) 사이의 공간을 채울 수 있다. 셀캡핑층(219C)은 후속 공정으로부터 비트라인구조물(228) 및 스토리지노드콘택플러그(235)를 보호할 수 있다. 셀캡핑층(219C)은 절연물질을 포함할 수 있다. 랜딩패드(234) 상에 랜딩패드(234)와 전기적으로 연결되는 메모리요소(237)가 형성될 수 있다. 메모리요소(237)는 다양한 형태로 구현될 수 있다. 메모리요소(237)는 캐패시터(Capacitor)일 수 있다.
제1영역(T1)의 제1상부게이트전극(209N)은 제1게이트콘택플러그(216GN)를 통해 제1게이트금속배선(217GN)에 접속될 수 있다. 제1게이트콘택플러그(216GN)와 제1상부게이트전극(209N) 사이에 제1게이트도전성라이너(215GN)가 형성될 수 있다. 제1게이트콘택플러그(216GN)는 제1게이트도전성라이너(215GN)가 생략된 배리어리스(Barrier-less) 금속구조를 포함할 수 있다. 제1게이트도전성라이너(215GN)는 제1도전성라이너(215N)와 같은 물질을 포함할 수 있다. 제1게이트도전성라이너(215GN)는 금속 또는 금속질화물을 포함할 수 있다. 제1게이트도전성라이너(215GN)는 티타늄(Ti), 티타늄질화물(TiN), 티타늄실리콘질화물(TiSiN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 텅스텐질화물(WN) 또는 이들의 조합을 포함할 수 있다. 제1게이트도전성라이너(215GN)는 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 제1게이트콘택플러그(216GN)는 제1게이트하드마스크(210N)를 관통하여 제1상부게이트전극(209N)에 접속될 수 있다.
제1금속콘택플러그(216N) 상에 제1금속배선(217N)이 위치할 수 있다. 제1게이트콘택플러그(216GN) 상에 제1게이트금속배선(217GN)이 위치할 수 있다. 제1게이트금속배선(217GN)은 제1게이트콘택플러그(216GN)를 통해 제1상부전극(209N)에 연결될 수 있다. 제1게이트금속배선(217GN)은 제1금속배선(217N)과 같은 물질을 포함할 수 있다. 제1게이트금속배선(217GN)은 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 백금(Pt), 팔라듐(Pd), 주석(Sn), 납(Pb), 아연(Zn), 인듐(In), 카드뮴(Cd), 크롬(Cr) 및 몰리브덴(Mo) 중 어느 하나 이상을 포함할 수 있다. 제1게이트금속배선(217GN)은 도전성 물질의 단층막 또는 다층막으로로 이루어질 수 있다. 제1게이트금속배선(217GN)은 텅스텐(W) 또는 텅스텐화합물을 포함할 수 있다.
제1캡핑층(219N)은 제1금속배선(217N) 및 제1게이트금속배선(217GN) 사이의 공간을 채울 수 있다. 제1캡핑층(219N)은 제1금속배선(217N)의 측벽들을 커버링할 수 있다. 제1캡핑층(219N)은 제1게이트금속배선(217GN)의 측벽들을 커버링할 수 있다. 제1캡핑층(219N)의 두께는 제1게이트금속배선(217GN)의 두께와 같을 수 있다. 즉, 제1캡핑층(219N)의 저면과 제1게이트금속배선(217GN)의 저면은 동일 레벨이고, 제1캡핑층(219N)의 상부면과 제1게이트금속배선(217GN)의 상부면도 동일레벨에 있을 수 있다. 제1캡핑층(219N)은 후속 공정으로부터 제1금속배선(217N)을 보호하는 역할을 수행할 수 있다. 제1캡핑층(219N)은 절연물질을 포함할 수 있다. 제1캡핑층(219N)은 실리콘질화물을 포함할 수 있다.
제2영역(T2)의 제2상부게이트전극(209P)은 제2게이트콘택플러그(216GP)를 통해 제2게이트금속배선(217GP)에 접속될 수 있다. 제2게이트콘택플러그(216GP)와 제2상부게이트전극(209P) 사이에 제2게이트도전성라이너(215GP)가 형성될 수 있다. 제2게이트콘택플러그(216GP)는 제2게이트도전성라이너(215GP)가 생략된 배리어리스(Barrier-less) 금속구조를 포함할 수 있다. 제2게이트도전성라이너(215GP)는 제2도전성라이너(215P)와 같은 물질을 포함할 수 있다. 제2게이트도전성라이너(215GP)는 금속 또는 금속질화물을 포함할 수 있다. 제2게이트도전성라이너(215GP)는 티타늄(Ti), 티타늄질화물(TiN), 티타늄실리콘질화물(TiSiN), 탄탈륨(Ta), 탄탈륨질화물(TaN), 텅스텐질화물(WN) 또는 이들의 조합을 포함할 수 있다. 제2게이트도전성라이너(215GP)는 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 제2게이트콘택플러그(216GP)는 제2게이트하드마스크(210P)를 관통하여 제2상부게이트전극(209P)에 접속될 수 있다.
제2금속콘택플러그(216P) 상에 제2금속배선(217P)이 위치할 수 있다. 제2게이트콘택플러그(216GP) 상에 제2게이트금속배선(217GP)이 위치할 수 있다. 제2게이트금속배선(217GP)은 제2게이트콘택플러그(216GP)를 통해 제2상부전극(209P)에 연결될 수 있다. 제2게이트금속배선(217GP)은 제2금속배선(217P)과 같은 물질을 포함할 수 있다. 제2게이트금속배선(217GP)은 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 니켈(Ni), 텅스텐(W), 티타늄(Ti), 백금(Pt), 팔라듐(Pd), 주석(Sn), 납(Pb), 아연(Zn), 인듐(In), 카드뮴(Cd), 크롬(Cr) 및 몰리브덴(Mo) 중 어느 하나 이상을 포함할 수 있다. 제2게이트금속배선(217GP)은 도전성 물질의 단층막 또는 다층막으로로 이루어질 수 있다. 제2게이트금속배선(217GP)은 텅스텐(W) 또는 텅스텐화합물을 포함할 수 있다.
제2캡핑층(219P)은 제2금속배선(217P) 및 제2게이트금속배선(217GP)의 공간을 채울 수 있다. 제2캡핑층(219P)은 제2게이트금속배선(217GP)의 측벽들을 커버링할 수 있다. 제2캡핑층(219P)의 두께는 제2게이트금속배선(217GP)의 두께보다 클 수 있다. 제2캡핑층(219P)의 두께와 제1캡핑층(219N)의 두께는 다를 수 있다. 즉, 제2캡핑층(219P)의 저면과 제1캡핑층(219N)의 저면은 동일 레벨이고, 제2캡핑층(219P)의 상부면은 제1캡핑층(219N)의 상부면보다 높은 레벨일 수 있다. 제2캡핑층(219P)은 후속 공정으로부터 제2금속배선(217P) 및 제2게이트금속배선(217GP)을 보호하는 역할을 수행할 수 있다. 제2캡핑층(219P)은 절연물질을 포함할 수 있다. 제2캡핑층(219P)은 실리콘질화물을 포함할 수 있다. 제2캡핑층(219P)은 제1캡핑층(219N)과 동일한 물질을 포함할 수 있다.
제1게이트금속배선(217GN)의 두께와 제2게이트금속배선(217GP)의 두께는 다를 수 있다. 본 실시예에서, 제1게이트금속배선(217GN)의 두께가 제2게이트금속배선(217GP)의 두께보다 작을 수 있다. 즉, 제1 제2게이트금속배선(217GN)의 저면과 제2게이트금속배선(217GP)의 저면은 동일 레벨이고, 제2게이트금속배선(217GN)의 상부면은 제2게이트금속배선(217GP)의 상부면보다 낮은 레벨에 있을 수 있다. 제1게이트금속배선(217GN)의 두께와 제2게이트금속배선(217GP)의 두께 차이는 130Å이상 170Å이하일 수 있다. 본 실시예에서 제1게이트금속배선(217G)의 두께와 제2게이트금속배선(217GP)의 두께 차이는 150Å일 수 있다.
랜딩패드(234)의 두께는 제1,2게이트금속배선(217GN,217GP)의 두께와 같거나 다를 수 있다. 본 실시예에서, 랜딩패드(234)의 두께는 제1게이트금속배선(217GN)의 두께와 동일할 수 있다. 랜딩패드(234)의 두께는 제2게이트금속배선(217GP)의 두께보다 작을 수 있다. 즉, 랜딩패드(234)의 저부 및 제1게이트금속배선(217GN)의 저부는 동일레벨이고, 랜딩패드(234)의 상부면은 제1게이트금속배선(217GN)의 상부면과 동일레벨일 수 있다. 랜딩패드(234)의 저부 및 제2게이트금속배선(217GP)의 저부는 동일레벨이고, 랜딩패드(234)의 상부면은 제2게이트금속배선(217GP)의 상부면보다 낮은레벨일 수 있다. 랜딩패드(234)의 두께와 제2게이트금속배선(217GP)의 두께 차이는 130Å이상 170Å이하일 수 있다. 본 실시예에서 랜딩패드(234)의 두께와 제2게이트금속배선(217GP)의 두께 차이는 150Å일 수 있다.
반도체장치(400)는 CMOSFET를 포함할 수 있고, 제1트랜지스터는 NMOSFET를 포함하고, 제2트랜지스터는 PMOSFET를 포함할 수 있다. 다른 실시예에서, 반도체장치(400)는 서로 다른 NMOSFET를 포함할 수 있고, 제1트랜지스터는 제1NMOSFET를 포함하고, 제2트랜지스터는 제2NMOSFET를 포함할 수 있다. 제1NMOSFET는 얇은 제1게이트절연층을 갖는 NMOSFET일 수 있고, 제2NMOSFET는 제1게이트절연층보다 두꺼운 제2게이트절연층을 갖는 NMOSFET일 수 있다. 다른 실시예에서, 반도체장치(400)는 서로 다른 PMOSFET를 포함할 수 있고, 제1트랜지스터는 제1PMOSFET를 포함하고, 제2트랜지스터는 제2PMOSFET를 포함할 수 있다. 제1PMOSFET는 얇은 제1게이트절연층을 갖는 PMOSFET일 수 있고, 제2PMOSFET는 제1게이트절연층보다 두꺼운 제2게이트절연층을 갖는 PMOSFET일 수 있다.
반도체장치(400)는 메모리셀의 주변회로를 포함할 수 있고, 제1트랜지스터는 메모리셀의 비트라인에 접속되는 트랜지스터일 수 있고, 제2트랜지스터는 메모리셀의 워드라인에 접속되는 트랜지스터일 수 있다. 반도체장치(400)는 DRAM의 주변회로를 포함할 수 있고, 제1영역(T1)의 제1트랜지스터는 센스앰프(SA)일 수 있고, 제2영역(T2)의 제2트랜지스터는 서브워드라인드라이버(SWD)일 수 있다.
본 실시예에 따른 반도체장치(400)는 제1게이트금속배선(217GN)의 두께를 제2게이트금속배선(217GP)의 두께보다 작게 형성하므로, 이웃하는 제1게이트금속배선(217GN) 사이의 캐패시턴스를 감소시킬 수 있다. 따라서, Csa를 감소시킬 수 있고, Csa를 감소시킴으로써 센싱마진(sensing margin)을 향상시킬 수 있다. 또한, 반도체장치(400)는 제1게이트금속배선(217GN)의 두께를 제2게이트금속배선(217GP)의 두께보다 작게 형성하므로, 제2영역(T2)에서 반도체장치(400)의 저항을 낮게 유지할 수 있다. 결국, 반도체 장치(400)는 캐패시턴스 감소로 인한 센싱마진 향상효과 및 제1트랜지스터 이외의 지역에 대한 저항감소효과를 동시에 얻을 수 있다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
101 : 기판 102 : 트랜치
103 : 소자분리층 104N : 제1활성영역
104P : 제2활성영역 105N : 제1소스/드레인영역
105P : 제2소스/드레인영역 107N : 제1게이트절연층
107P : 제2게이트절연층 109N : 제1하부게이트전극
109P : 제2하부게이트전극 110N : 제1배리어층
110P : 제2배리어층 111N : 제1상부게이트전극
111P : 제2상부게이트전극 112N : 제1게이트하드마스크
112P : 제2게이트하드마스크 113N : 제1게이트구조물
113P : 제2게이트구조물 114N : 제1층간절연층
114P : 제2층간절연층 115N : 제1게이트스페이서
115P : 제2게이트스페이서 116N : 제1오믹콘택층
116P : 제2오믹콘택층 117N : 제1도전성라이너
117P : 제2도전성라이너 118N : 제1금속콘택플러그
118P : 제2금속콘택플러그 119N : 제1금속배선
119P : 제2금속배선 120 : 금속배선하드마스크
121P : 제2캡핑층 121N : 제1캡핑층

Claims (31)

  1. 메모리셀영역 및 주변회로영역을 포함하고, 상기 주변회로영역은 제1트랜지스터를 포함하는 제1주변회로영역 및 제2트랜지스터를 포함하는 제2주변회로영역을 포함하는 기판;
    상기 메모리셀영역의 기판 상부에 위치하는 스토리지노드콘택플러그;
    상기 스토리지노드콘택플러그 상의 랜딩패드;
    상기 제1트랜지스터에 접속된 제1금속배선; 및
    상기 제2트랜지스터에 접속된 제2금속배선을 포함하되,
    상기 랜딩패드 및 상기 제1금속배선의 두께는 상기 제2금속배선의 두께보다 작은
    반도체 장치.
  2. 제1항에 있어서,
    상기 랜딩패드 및 상기 제1금속배선은 두께가 동일한
    반도체 장치.
  3. 제1항에 있어서,
    상기 랜딩패드, 상기 제1금속배선 및 상기 제2금속배선의 저부는 동일한 레벨에 있고,
    상기 랜딩패드 및 상기 제1금속배선의 상부면은 상기 제2금속배선의 상부면보다 낮은 레벨에 있는
    반도체장치.
  4. 제1항에 있어서,
    상기 랜딩패드, 상기 제1금속배선 및 상기 제2금속배선은
    동일한 금속물질을 포함하는
    반도체 장치.
  5. 제1항에 있어서,
    상기 랜딩패드, 상기 제1금속배선 및 상기 제2금속배선은 텅스텐(W)을 포함하는
    반도체 장치.
  6. 제1항에 있어서,
    상기 제1트랜지스터와 상기 제1금속배선 사이의 제1금속콘택플러그 및
    상기 제2트랜지스터와 상기 제2금속배선 사이의 제2금속콘택플러그를 더 포함하는
    반도체 장치.
  7. 제1항에 있어서,
    상기 제1트랜지스터는 상기 기판 상의 제1게이트구조물;
    상기 제1트랜지스터와 상기 제1금속배선 사이의 제1금속콘택플러그; 및
    상기 제1게이트구조물의 양측에 정렬되어 상기 기판 내에 형성되는 제1소스/드레인영역을 포함하고,
    상기 제1금속배선은 상기 제1게이트구조물 또는 제1소스/드레인영역 중 어느하나에 접속되는
    반도체 장치.
  8. 제1항에 있어서,
    상기 제2트랜지스터는 상기 기판 상의 제2게이트구조물;
    상기 제2트랜지스터와 상기 제2금속배선 사이의 제2금속콘택플러그; 및
    상기 제2게이트구조물의 양측에 정렬되어 상기 기판 내에 형성되는 제2소스/드레인영역을 포함하고,
    상기 제2금속배선은 상기 제2게이트구조물 또는 제2소스/드레인영역 중 어느하나에 접속되는
    반도체 장치.
  9. 제1항에 있어서,
    셀캡핑층, 제1캡핑층 및 제2캡핑층을 더 포함하고,
    상기 셀캡핑층은 상기 랜딩패드의 측벽들을 커버링하고, 상기 셀캡핑층의 상부면과 상기 랜딩패드의 상부면은 동일레벨이며,
    상기 제1캡핑층은 상기 제1금속배선의 측벽들을 커버링하고, 상기 제1캡핑층의 상부면과 상기 제1금속배선의 상부면은 동일 레벨이며,
    상기 제2캡핑층은 상기 제2금속배선의 측벽들 및 상부를 커버링하는
    반도체 장치.

  10. 제1항에 있어서,
    상기 스토리지노드콘택플러그는,
    폴리실리콘, 금속실리사이드 및 금속물질의 스택을 포함하는
    반도체장치.
  11. 제1항에 있어서,
    상기 메모리셀영역은 매립워드라인; 및
    비트라인구조물을 포함하고,
    상기 랜딩패드의 일부는 상기 비트라인구조물의 상부영역에 오버랩되는
    반도체 장치.
  12. 제1항에 있어서,
    상기 제1주변회로영역은 센스앰프(SA)를 포함하고,
    상기 제2주변회로영역은 서브워드라인드라이버(SWD)를 포함하는
    반도체 장치.
  13. 제1항에 있어서,
    상기 메모리셀영역은 비트라인; 및
    워드라인을 포함하고,
    상기 제1주변회로영역은 상기 비트라인에 접속되고,
    상기 제2주변회로영역은 상기 워드라인에 접속되는
    반도체 장치.
  14. 제1항에 있어서,
    상기 제1주변회로영역은 제1게이트절연층을 갖는 트랜지스터를 포함하고,
    상기 제2주변회로영역은 제1게이트절연층보다 두꺼운 제2게이트절연층을 갖는 트랜지스터를 포함하는
    반도체 장치.
  15. 제1게이트구조물 및 상기 제1게이트구조물의 양측에 정렬된 제1소스/드레인영역을 포함하는 제1트랜지스터;
    제2게이트구조물 및 상기 제2게이트구조물의 양측에 정렬된 제2소스/드레인영역을 포함하는 제2트랜지스터;
    상기 제1트랜지스터에 접속된 제1금속배선; 및
    상기 제2트랜지스터에 접속된 제2금속배선을 포함하되,
    상기 제1금속배선의 두께는 상기 제2금속배선의 두께보다 작은
    반도체 장치.
  16. 제15항에 있어서,
    상기 제1금속배선의 저면과 상기 제2금속배선의 저면은 동일 레벨이고,
    상기 제1금속배선의 상부면은 상기 제2금속배선의 상부면보다 낮은 레벨인
    반도체 장치.
  17. 제15항에 있어서,
    상기 제1금속배선 및 상기 제2금속배선은 동일 금속 물질을 포함하는
    반도체 장치.
  18. 제15항에 있어서,
    상기 제1금속배선 및 상기 제2금속배선은 텅스텐(W)을 포함하는
    반도체 장치.
  19. 제15항에 있어서,
    상기 제1트랜지스터는 제1캡핑층을 더 포함하고,
    상기 제2트랜지스터는 제2캡핑층을 더 포함하되,
    상기 제1캡핑층은 상기 제1금속배선의 측벽들을 커버링하고, 상기 제1캡핑층의 상부면과 상기 제1금속배선의 상부면은 동일 레벨이며,
    상기 제2캡핑층은 상기 제2금속배선의 측벽들 및 상부를 커버링하는
    반도체 장치.
  20. 제19항에 있어서,
    상기 제1캡핑층 및 상기 제2캡핑층은 동일 물질을 포함하는
    반도체 장치.
  21. 제19항에 있어서,
    상기 제1캡핑층 및 상기 제2캡핑층은 실리콘질화물을 포함하는
    반도체 장치.
  22. 제15항에 있어서,
    상기 제1트랜지스터는 센스앰프(SA)를 포함하고,
    상기 제2트랜지스터는 서브워드라인드라이버(SWD)를 포함하는
    반도체 장치.
  23. 기판의 메모리셀영역에 스토리지노드콘택플러그를 형성하는 단계;
    기판의 주변회로영역에 제1트랜지스터를 포함하는 제1주변회로영역 및 제2트랜지스터를 포함하는 제2주변회로영역을 형성하는 단계;
    상기 스토리지노드콘택플러그 상에 랜딩패드를 형성하는 단계;
    상기 제1트랜지스터에 접속되는 예비제1금속배선을 형성하는 단계;
    상기 제2트랜지스터에 접속되는 제2금속배선을 형성하는 단계;
    상기 랜딩패드, 상기 예비제1금속배선 및 상기 제2금속배선을 커버링하는 캡핑층을 형성하는 단계;
    상기 캡핑층 상에 상기 제2주변회로영역을 커버링하는 마스크를 형성하는 단계; 및
    상기 제2금속배선의 두께보다 두께가 작은 제1금속배선을 형성하기 위해, 상기 마스크를 식각마스크로 이용하여 상기 캡핑층 및 상기 예비제1금속배선을 식각하는 단계
    를 포함하는 반도체장치 제조방법.
  24. 제23항에 있어서,
    상기 랜딩패드, 상기 예비제1금속배선 및 상기 제2금속배선을 형성하는 단계는,
    상기 기판 상에 금속배선층을 형성하는 단계;
    상기 금속배선층 상에 금속배선하드마스크를 형성하는 단계;
    상기 금속배선하드마스크를 식각마스크로 이용하여 금속배선층을 식각하는 단계
    를 포함하는 반도체장치 제조방법.
  25. 제23항에 있어서,
    상기 캡핑층 및 상기 예비제1금속배선을 식각하는 단계는,
    상기 예비제1금속배선의 식각과 동시에 상기 랜딩패드의 두께를 낮추는 단계를 포함하는
    반도체장치 제조방법.
  26. 제23항에 있어서,
    상기 스토리지노드콘택플러그를 형성하는 단계 이전에,
    상기 메모리셀영역에 매립워드라인 및 비트라인구조물을 형성하는 단계를 더 포함하는
    반도체장치 제조방법.
  27. 제26항에 있어서,
    상기 랜딩패드의 일부는
    상기 비트라인구조물의 상부에 오버랩되도록 형성되는
    반도체장치 제조방법
  28. 제23항에 있어서,
    상기 랜딩패드, 상기 예비제1금속배선 및 상기 제2금속배선은
    물리기상증착방법(PVD)으로 형성되는
    반도체장치 제조방법.
  29. 제23항에 있어서,
    상기 랜딩패드, 상기 예비제1금속배선 및 상기 제2금속배선은
    동일한 금속물질을 포함하는
    반도체장치 제조방법.
  30. 제23항에 있어서,
    상기 스토리지노드콘택플러그를 형성하는 단계는
    상기 기판 상에 하부플러그를 형성하는 단계;
    상기 하부플러그 상에 오믹콘택층을 형성하는 단계;
    상기 오믹콘택층 상에 배리어층을 형성하는 단계; 및
    상기 배리어층 상에 상부플러그를 형성하는 단계
    를 포함하는 반도체장치 제조방법.
  31. 제23항에 있어서,
    상기 제1트랜지스터 및 상기 제2트랜지스터는
    각각 게이트절연층, 하부게이트전극, 배리어층 및 상부게이트전극의 스택을 포함하는
    반도체장치 제조방법.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11515271B2 (en) * 2021-01-27 2022-11-29 Innolux Corporation Electronic device including wire on side surface of substrate and manufacturing method thereof
CN116209246B (zh) * 2022-07-07 2024-03-15 北京超弦存储器研究院 半导体器件及其制造方法、电子设备

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100686681B1 (ko) * 1999-02-01 2007-02-27 가부시키가이샤 히타치세이사쿠쇼 반도체 집적 회로 및 불휘발성 기억 소자
JP3953715B2 (ja) * 2000-07-31 2007-08-08 富士通株式会社 半導体装置及びその製造方法
JP2004274025A (ja) * 2003-02-21 2004-09-30 Renesas Technology Corp 半導体装置及び半導体装置の製造方法
KR100532435B1 (ko) * 2003-05-15 2005-11-30 삼성전자주식회사 스토리지 노드 및 저항체를 포함하는 반도체 메모리 소자및 그 제조방법
JP4606006B2 (ja) * 2003-09-11 2011-01-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR100604943B1 (ko) * 2005-06-20 2006-07-31 삼성전자주식회사 반도체 소자 및 그 제조방법
JP2012084738A (ja) 2010-10-13 2012-04-26 Elpida Memory Inc 半導体装置及びその製造方法、並びにデータ処理システム
KR101949981B1 (ko) * 2012-08-31 2019-02-20 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102032369B1 (ko) * 2013-05-06 2019-10-15 삼성전자주식회사 랜딩 패드를 구비하는 반도체 소자
KR102230194B1 (ko) * 2014-04-14 2021-03-19 삼성전자주식회사 반도체 소자
CN105990370A (zh) * 2015-03-06 2016-10-05 华邦电子股份有限公司 存储元件及其制造方法
US10468350B2 (en) * 2016-08-08 2019-11-05 Samsung Electronics Co., Ltd. Semiconductor memory device
KR20180049337A (ko) * 2016-10-31 2018-05-11 삼성전자주식회사 반도체 메모리 장치의 제조 방법
CN108389861B (zh) * 2017-02-03 2019-06-28 联华电子股份有限公司 半导体元件及其形成方法
KR20190084731A (ko) * 2018-01-09 2019-07-17 삼성전자주식회사 소자분리막을 갖는 반도체 소자 및 그 제조 방법
KR20220040079A (ko) * 2020-09-23 2022-03-30 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법

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