JP4606006B2 - 半導体装置の製造方法 - Google Patents
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Description
図1は、本発明の一実施の形態であるSRAMのメモリセルの等価回路図である。図1に示すように、このSRAMのメモリセル(MC)は、一対の相補性データ線(BLT、BLB)とワード線(WL)との交差部に配置された2個の転送MISFET(TR1、TR2)、2個の駆動MISFET(DR1、DR2)および2個の縦型MISFET(SV1、SV2)を有している。
本実施の形態2では、例えばDRAMの製造方法に本発明を適用した場合について図11〜図13により説明する。なお、図11〜図13は、本実施の形態2のDRAMの製造工程中の半導体ウエハの要部断面図である。
(1).タングステンを主要材料とするプラグ108Bと、多結晶シリコン膜を主要材料とする下部電極112Aとの間に導体層109を設けたことにより、プラグ108Bのタングステンが下部電極112Aに拡散するのを抑制でき、タングステンとシリコンとの反応による異常な体積膨張を抑制できるので、DRAMの歩留まりおよび信頼性を向上させることができる。
(2).タングステンを主要材料とするプラグ108Bと、多結晶シリコン膜を主要材料とする下部電極112Aとの間に導体層109を設けたことにより、プラグ108Bと下部電極112Aとの接触抵抗を低減できるので、DRAMの動作速度を向上させることができる。
(3).タングステンを主要材料とするプラグ108Bと、多結晶シリコン膜を主要材料とする下部電極112Aとの間に設けられる導体層109に所望の不純物を導入することにより、下部電極112Aの不純物が導体層109へ拡散することを抑制することができるので、下部電極112Aと導体層109との接触界面で、下部電極112A中の不純物濃度が著しく低下するのを抑制することができる。このため、下部電極112Aと導体層109との接触界面に良好なオーミック接触を形成することができるので、プラグ108Bと下部電極112Aとの接触抵抗を低くすることができる。これにより、DRAMの動作速度を向上させることができる。また、プラグ108Bと下部電極112Aとの接触抵抗を線形に近づけることができるので、DRAMの性能の変動を低減でき、DRAMの再現性を向上させることができる。
(4).上記(1)〜(3)により、メモリセル選択用のnチャネル型のMISFETQnsと情報蓄積用の容量112の下部電極112Aとを接続するプラグ108A、108Bの材料としてタングステンを使用できる。通常のDRAMの場合、プラグ108Aの材料としてタングステンを選択すると、タングステンとシリコンとの反応による異常な体積膨張の問題やプラグ108A、108Bと下部電極112Aとの接触抵抗の増大の問題が生じるので、プラグ108A、108Bの材料として低抵抗な多結晶シリコンを用いている。このため、プラグ108A,108Bの部分での電気抵抗が高い。これに対して、本実施の形態2では、プラグ108A、108Bの材料としてタングステンを使用できるので、DRAMの動作速度を向上させることができる。
(5).上記(1)〜(3)により、メモリセル選択用のnチャネル型のMISFETQnsと情報蓄積用の容量112の下部電極112Aとを接続するプラグ108A、108Bの材料としてタングステンを使用できる。上記のように一般的なDRAMの場合、プラグ108A、108Bの材料は低抵抗な多結晶シリコンで形成している一方で、DRAMの周辺回路では動作速度の向上要求から同層のプラグをタングステン等のようなメタルで形成している。すなわち、メモリ領域と周辺回路領域とでプラグの作り分けをしている。このため、製造工程が複雑であり、また、製造時間が増大する問題がある。これに対して、本実施の形態2では、メモリ領域のプラグ108A、108Bの材料としてタングステンを使用できるので、メモリ領域のプラグ108Aと周辺回路領域の同層のプラグとを同じ工程で形成することができる。このため、DRAMの製造工程を簡略にでき、その製造時間を短縮させることができる。
本実施の形態3では、例えばアナログ回路の容量を有する半導体装置の製造方法に本発明を適用した場合について図14〜図18により説明する。なお、図14〜図18は、本実施の形態3の半導体装置の製造工程中の半導体ウエハの要部断面図である。
(1).下部電極121Aとプラグ8Aとの間に導体層109を設けたことにより、プラグ108Aのタングステンがアナログ回路用の容量119の下部電極121Aに拡散するのを抑制でき、タングステンとシリコンとの反応による異常な体積膨張を抑制できるので、アナログ回路用の容量を有する半導体装置の歩留まりおよび信頼性を向上させることができる。
(2).下部電極121Aとプラグ8Aとの間に導体層109を設けたことにより、プラグ108Aと下部電極121Aとの接触抵抗を低減できるので、アナログ回路用の容量を有する半導体装置の性能を向上させることができる。
(3).導体層109に所望の不純物を導入することにより、アナログ回路用の容量124の下部電極121Aの不純物が導体層109へ拡散することを抑制することができるので、導体層109との接触界面部分で下部電極121A中の不純物濃度が著しく低下してしまうのを抑制することができる。このため、下部電極121Aと導体層109との接触界面に良好なオーミック接触を形成することができるので、プラグ108Aと下部電極121Aとの接触抵抗を低くすることができる。これにより、アナログ回路用の容量を有する半導体装置の性能を向上させることができる。また、プラグ108Aと下部電極121Aとの接触抵抗を線形に近づけることができるので、アナログ回路用の容量を有する半導体装置の性能の変動を低減でき、アナログ回路用の容量を有する半導体装置の再現性を向上させることができる。
本実施の形態4では、例えば配線層に薄膜トランジスタ(Thin Film Transistor:TFT)を有する半導体装置の製造方法に本発明を適用した場合について図19〜図22により説明する。なお、図19〜図22は、本実施の形態4の半導体装置の製造工程中の半導体ウエハの要部断面図である。
(1).導体層109を設けたことにより、プラグ108AのタングステンがTFT131の半導体層130に拡散するのを抑制でき、タングステンとシリコンとの反応による異常な体積膨張を抑制できるので、TFT131を有する半導体装置の歩留まりおよび信頼性を向上させることができる。
(2).導体層109を設けたことにより、プラグ108Aと半導体層127の半導体領域130との接触抵抗を低減できるので、TFT131を有する半導体装置の性能を向上させることができる。
(3).導体層109に所望の不純物を導入することにより、TFT131の半導体層127の半導体領域130の不純物が導体層109へ拡散することを抑制することができるので、導体層109との接触界面部分での半導体領域130中の不純物濃度が著しく低下してしまうのを抑制することができる。このため、TFT131の半導体領域130と導体層109との接触界面に良好なオーミック接触を形成することができるので、TFT131の半導体領域130とプラグ108Aとの接触抵抗を低くすることができる。これにより、TFT131を有する半導体装置の性能を向上させることができる。また、TFT131の半導体領域130とプラグ108Aとの接触抵抗を線形に近づけることができるので、TFT131を有する半導体装置の性能の変動を低減でき、TFT131を有する半導体装置の再現性を向上させることができる。
本実施の形態5では、上記図1〜3のSRAMの上記メタル配線(中間導電層42、43)の形成工程からプラグ55の形成工程までの他の一例を図23〜図26により説明する。なお、図23〜図26は、SRAMの製造工程中の半導体ウエハ上の配線層部分の要部断面図を示している。図23〜図26においても、図面を簡単にするため、溝32、33および中間導電層42、43を合わせて図示してある。
(1).微細加工が難しいコバルトシリサイド等のようなシリサイド層48dをスルーホール53に対して、すなわち、プラグ55に対して自己整合的に形成することができる。
(2).中間導電層42、43とプラグ55との間に、コバルトシリサイド等からなるシリサイド層48dを設けたことにより、中間導電層42、43のタングステンがプラグ55に拡散するのを抑制でき、タングステンとシリコンとの反応による異常な体積膨張を抑制できるので、SRAMの歩留まりおよび信頼性を向上させることができる。
(3).中間導電層42、43とプラグ55との間に、コバルトシリサイド等からなるシリサイド層48dを設けたことにより、プラグ55と中間導電層42、43との接触抵抗を低減できるので、SRAMの性能を向上させることができる。
(4).中間導電層42、43とプラグ55との間に、コバルトシリサイド等からなるシリサイド層48dを設けたことにより、プラグ55の不純物がシリサイド層48dへ拡散することを抑制することができるので、シリサイド層48との接触界面部分でのプラグ55中の不純物濃度が著しく低下してしまうのを抑制することができる。このため、プラグ55とシリサイド層48dとの接触界面に良好なオーミック接触を形成することができるので、プラグ55と中間導電層42、43との接触抵抗を低くすることができる。これにより、SRAMの性能を向上させることができる。また、プラグ55と中間導電層42、43との接触抵抗を線形に近づけることができるので、SRAMの性能の変動を低減でき、SRAMの再現性を向上させることができる。
図27は、本発明の一実施の形態であるSRAMのメモリセルの等価回路図である。図27に示すように、本実施の形態6のSRAMのメモリセル(MC)は、一対の相補性データ線(BLT、BLB)とワード線(WL)との交差部に配置された2個の駆動MISFET(DR1、DR2)および2個の縦型MISFET(SV1、SV2)を有している。2個の駆動MISFET(DR1、DR2)は、nチャネル型MISFETで構成されており、2個の縦型MISFET(SV1、SV2)は、後述する縦型構造のpチャネル型MISFETを有している。
本実施の形態7では、メタル配線上に、前記第1、第2導体層を設ける場合に生じる問題の対策例について説明する。
、TiSi、TiSi2、Zr3Si、Zr2Si、Zr5Si3、Zr3Si2、Zr5Si4、Zr6Si5、ZrSi、ZrSi2、Hf2Si、Hf5Si3、Hf3Si2、Hf4Si3、Hf5Si4、HfSi、HfSi2がある。また、VA族のV3Si、V5Si3、V5Si4、VSi2、Nb4Si、Nb3Si、Nb5Si3、NbSi2、Ta4.5Si、Ta4Si、Ta3Si、Ta2Si、Ta5Si3、TaSi2がある。また、VIA族のCr3Si、Cr2Si、Cr5Si3、Cr3Si2、CrSi、CrSi2、Mo3Si、Mo5Si3、Mo3Si2、MoSi2、W3Si、W5Si3、W3Si2、WSi2がある。また、VIIA族のMn6Si、Mn3Si、Mn5Si2、Mn5Si3、MnSi、Mn11Si19、Mn4Si7、MnSi2、Tc4Si、Tc3Si、Tc5Si3、TcSi、TcSi2、Re3Si、Re5Si3、ReSi、ReSi2がある。また、VIIIA族のFe3Si、Fe5Si3、FeSi、FeSi2、Ru2Si、RuSi、Ru2Si3、OsSi、Os2Si3、OsSi2、OsSi1.8、OsSi3、Co3Si、Co2Si、CoSi、CoSi2、Rh2Si、Rh5Si3、Rh3Si2、RhSi、Rh4Si5、Rh3Si4、RhSi2、Ir3Si、Ir2Si、Ir3Si2、IrSi、Ir2Si3、IrSi1.75、IrSi2、IrSi3、Ni3Si、Ni5Si2、Ni2Si、Ni3Si2、NiSi、NiSi2、Pd5Si、Pd9Si2、Pd3Si、Pd2Si、PdSi、Pt3Si、Pt2Si、Pt6Si5、PtSiがある。
2 素子分離溝
3 絶縁膜
4 p型ウエル
6 ゲート絶縁膜
7A、7B ゲート電極
14 n+型半導体領域(ソース、ドレイン)
19 絶縁膜
20 絶縁膜
22、23、24 コンタクトホール
28 プラグ
29 絶縁膜
30 絶縁膜
31 絶縁膜
32〜35 溝
42〜47 中間導電層
48 導体層
48a 第1導体層
48b 第2導体層
48c 半導体層
48d シリサイド層
51、51a、51b ゲート引き出し電極
53 スルーホール
55 プラグ
55A プラグ形成膜
57 下部半導体層
58 中間半導体層
59 上部半導体層
63 ゲート絶縁膜
66 ゲート電極
70 絶縁膜
71 サイドウォールスペーサ
72、73 絶縁膜
74、75 スルーホール
78 スルーホール
80 プラグ
81 絶縁膜
82 スルーホール
84 スルーホール
85 プラグ
86 絶縁膜
87 絶縁膜
88 配線溝
90(Vdd) 電源電圧線
91(Vss) 基準電圧線
93、93a〜93c 絶縁膜
94 絶縁膜
100 絶縁膜
101 半導体領域
102 ゲート絶縁膜
103 ゲート電極
104 キャップ膜
105A、105B 絶縁膜
106A〜106D 絶縁膜
107A、107B コンタクトホール
108A、108B プラグ
109 導体層
110 絶縁膜
111 開口部
112 容量
112A 下部電極
112B 容量絶縁膜
112C 上部電極
113 配線
115、115a〜115c 半導体領域
116 ゲート絶縁膜
117A、117B ゲート電極
118 シリサイド層
119 サイドウォールスペーサ
120、120a〜120c 半導体領域
121 導体層
122 容量絶縁膜
123 上部電極
124 容量
125 第1層配線
127 半導体層
128 ゲート絶縁膜
129 ゲート電極
130 半導体領域
131 TFT
133 金属膜
135(Vss) 基準電圧線
136 コンタクトホール
137 プラグ
138 スルーホール
139 プラグ
140 コンタクトホール
141 プラグ
142 絶縁膜
143 溝
144 導電膜
145 プラグ
BLT、BLB 相補性データ線
WL ワード線
DR1、DR2 駆動MISFET
L 活性領域
MC メモリセル
P1、P2 積層体
SV1、SV2 縦型MISFET
TR1、TR2 転送MISFET
PR1 フォトレジストパターン
Qns MISFET
PWL p型ウエル
Claims (9)
- (a)半導体基板に第1電界効果トランジスタを形成する工程、
(b)前記第1電界効果トランジスタ上に層間絶縁膜を形成する工程、
(c)前記層間絶縁膜に金属配線を形成する工程、
(d)前記金属配線上に第1半導体層を形成する工程、
(e)前記金属配線および前記第1半導体層を覆うように絶縁膜を堆積する工程、
(f)前記絶縁膜に前記第1半導体層に達する配線開口部を形成する工程、
(g)前記配線開口部を含む前記絶縁膜上に金属膜を堆積する工程、
(h)前記(g)工程後に、熱処理を施すことにより、前記配線開口部内の前記第1半導体層と前記金属膜との界面にシリサイド層を形成する工程、
(i)前記(h)工程後に、未反応の前記金属膜を除去する工程、
(j)前記(i)工程後に、前記配線開口部内を埋め込むように、前記シリサイド層上にシリコン膜を形成する工程、
(k)前記(j)工程後に、前記シリコン膜上に第2半導体層を形成する工程、
(l)前記(k)工程後に、前記第2半導体層の側面に、第2電界効果トランジスタのゲート絶縁膜を形成する工程、
(m)前記(l)工程後に、前記第2半導体層の側面に、前記ゲート絶縁膜を介して前記第2電界効果トランジスタのゲート電極を形成する工程、
を有し、
前記第2半導体層は、下部半導体層、前記下部半導体層上に形成された中間半導体層、および、前記中間半導体層上に形成された上部半導体層によって形成されており、
前記下部半導体層は、前記第2電界効果トランジスタのドレインを構成し、
前記中間半導体層は、前記第2電界効果トランジスタのチャネル領域を構成し、
前記上部半導体層は、前記第2電界効果トランジスタのソースを構成することを特徴とする半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記下部半導体層および前記上部半導体層は、P型シリコン膜で形成されており、
前記第2電界効果トランジスタはPチャネル型MISFETで構成されることを特徴とする半導体装置の製造方法。 - 請求項1または2のいずれか1項に記載の半導体装置の製造方法において、
前記(l)工程の前記ゲート絶縁膜は、熱酸化処理によって形成されることを特徴とする半導体装置の製造方法。 - 請求項1〜3のいずれか1項に記載の半導体装置の製造方法において、
前記(m)工程の前記ゲート電極は、前記第2半導体層の側面に導電膜を形成した後に、異方的にエッチングすることによって形成されることを特徴とする半導体装置の製造方法。 - 請求項1〜4のいずれか1項に記載の半導体装置の製造方法において、
前記シリサイド層は、コバルトシリサイド、プラチナシリサイドまたはニッケルシリサイドであることを特徴とする半導体装置の製造方法。 - 請求項1〜5のいずれか1項に記載の半導体装置の製造方法において、
前記金属配線は、前記層間絶縁膜に形成された溝内に、金属膜を埋め込むことで形成することを特徴とする半導体装置の製造方法。 - 請求項1〜6のいずれか1項に記載の半導体装置の製造方法において、
前記金属配線の主配線材料は、タングステンであることを特徴とする半導体装置の製造方法。 - 請求項1〜7のいずれか1項に記載の半導体装置の製造方法において、
前記シリコン膜は、多結晶シリコン膜またはアモルファスシリコン膜であることを特徴とする半導体装置の製造方法。 - 請求項1〜8のいずれか1項に記載の半導体装置の製造方法において、
前記シリコン膜には、前記下部半導体層と同一導電型の不純物が導入されていることを特徴とする半導体装置の製造方法。
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