JPH05315333A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05315333A JPH05315333A JP9017091A JP9017091A JPH05315333A JP H05315333 A JPH05315333 A JP H05315333A JP 9017091 A JP9017091 A JP 9017091A JP 9017091 A JP9017091 A JP 9017091A JP H05315333 A JPH05315333 A JP H05315333A
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Abstract
(57)【要約】
【構成】本発明は、高融点金属シリサイドまたは高融点
金属のどちらか一方からなる層に、多結晶シリコン層に
導入された第１の不純物と同型の、第２の不純物を導入
して、多結晶シリコン層に含まれている第１の不純物の
拡散を抑える。 【効果】本発明により、多結晶シリコン層に含まれてい
る第１の不純物の拡散が抑えられ、半導体装置における
配線層の抵抗値の上昇を防ぎ、半導体装置の動作の高速
化を達成することができる。
金属のどちらか一方からなる層に、多結晶シリコン層に
導入された第１の不純物と同型の、第２の不純物を導入
して、多結晶シリコン層に含まれている第１の不純物の
拡散を抑える。 【効果】本発明により、多結晶シリコン層に含まれてい
る第１の不純物の拡散が抑えられ、半導体装置における
配線層の抵抗値の上昇を防ぎ、半導体装置の動作の高速
化を達成することができる。
Description
［発明の目的］
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関するものである。
に関するものである。
【０００２】
【従来の技術】従来の半導体製造方法は、図１０〜図１
４に示す様に、多結晶シリコンの一層多結晶シリコン層
304 に不純物305 としてＰ( 燐) 、Ａｓ( 砒素) を導入
し、配線層の抵抗を下げるという従来の技術に加え、さ
らに配線層の抵抗を下げるために、一方を不純物305 を
導入した多結晶シリコン層304 とし、他方を高融点金属
シリサイド層307 とした二層膜構造のポリサイドとし、
ゲ−ト電極層および配線層を形成する。この様にして、
半導体装置の動作を高速化する技術を使用している。
４に示す様に、多結晶シリコンの一層多結晶シリコン層
304 に不純物305 としてＰ( 燐) 、Ａｓ( 砒素) を導入
し、配線層の抵抗を下げるという従来の技術に加え、さ
らに配線層の抵抗を下げるために、一方を不純物305 を
導入した多結晶シリコン層304 とし、他方を高融点金属
シリサイド層307 とした二層膜構造のポリサイドとし、
ゲ−ト電極層および配線層を形成する。この様にして、
半導体装置の動作を高速化する技術を使用している。
【０００３】前記従来技術においては、配線層およびゲ
−ト電極層を多結晶シリコン層と高融点金属シリサイド
層からなる二層構造のポリサイドにすることにより抵抗
値を下げ、半導体装置の動作の高速化を達成することが
できるのだが、二層の内、多結晶シリコン層には不純物
が含まれているが高融点金属シリサイド層には不純物が
含まれていない為、熱酸化、拡散等の熱工程が行われる
と、多結晶層の不純物が高融点金属シリサイド層に拡散
し、多結晶層の不純物濃度が下がるという現象が起こ
る。
−ト電極層を多結晶シリコン層と高融点金属シリサイド
層からなる二層構造のポリサイドにすることにより抵抗
値を下げ、半導体装置の動作の高速化を達成することが
できるのだが、二層の内、多結晶シリコン層には不純物
が含まれているが高融点金属シリサイド層には不純物が
含まれていない為、熱酸化、拡散等の熱工程が行われる
と、多結晶層の不純物が高融点金属シリサイド層に拡散
し、多結晶層の不純物濃度が下がるという現象が起こ
る。
【０００４】このため、多結晶シリコン層の不純物濃度
が下がり、配線層の抵抗が上昇してしまう。それに加
え、半導体基板と多結晶シリコン層との接面部付近に
も、導入された不純物が拡散不足になり、接面部付近の
抵抗が上昇してしまう。さらに、ゲ−ト電極層において
はゲ−ト酸化膜付近の多結晶シリコン層の濃度も下が
り、トランジスタの動作時に空乏層の広がりが大きくな
って、実効的なゲ−ト酸化膜の厚さが増大してしまい、
その為トランジスタの特性が不安定になってしまう。以
上の様に、半導体装置の配線層の抵抗が上昇することが
半導体装置の高速化の妨げとなる。
が下がり、配線層の抵抗が上昇してしまう。それに加
え、半導体基板と多結晶シリコン層との接面部付近に
も、導入された不純物が拡散不足になり、接面部付近の
抵抗が上昇してしまう。さらに、ゲ−ト電極層において
はゲ−ト酸化膜付近の多結晶シリコン層の濃度も下が
り、トランジスタの動作時に空乏層の広がりが大きくな
って、実効的なゲ−ト酸化膜の厚さが増大してしまい、
その為トランジスタの特性が不安定になってしまう。以
上の様に、半導体装置の配線層の抵抗が上昇することが
半導体装置の高速化の妨げとなる。
【０００５】
【発明が解決しようとする課題】本発明は、半導体装置
の二層構造内での多結晶シリコン層からの高融点金属シ
リサイド層への不純物の拡散を抑えることにより、配線
層の抵抗の上昇を防ぐものである。 ［発明の構成］
の二層構造内での多結晶シリコン層からの高融点金属シ
リサイド層への不純物の拡散を抑えることにより、配線
層の抵抗の上昇を防ぐものである。 ［発明の構成］
【０００６】
【課題を解決するための手段】従来の技術的課題点を解
決するために、本発明では、半導体基板の素子領域上に
ゲ−ト酸化膜を形成し、このゲ−ト酸化膜の端部をエッ
チングし、半導体基板を露出させる工程と、このゲ−ト
酸化膜上に第１の不純物を導入した多結晶シリコン層を
形成し、前記多結晶シリコン層の上に高融点金属シリサ
イドまたは高融点金属のどちらか一方からなる層を形成
し、二つの層を形成する工程と、前記多結晶シリコン層
と前記高融点金属シリサイドまたは前記高融点金属のど
ちらか一方からなる層との不純物濃度を近づける為に、
この層に前記多結晶シリコン層と同型の第２の不純物を
導入する工程と、前記二つの層をパタ−ニングし、ゲ−
ト電極層および配線層を形成する工程と、前記ゲ−ト電
極層、前記配線層および前記半導体基板上に絶縁被膜を
形成する工程とを有する。
決するために、本発明では、半導体基板の素子領域上に
ゲ−ト酸化膜を形成し、このゲ−ト酸化膜の端部をエッ
チングし、半導体基板を露出させる工程と、このゲ−ト
酸化膜上に第１の不純物を導入した多結晶シリコン層を
形成し、前記多結晶シリコン層の上に高融点金属シリサ
イドまたは高融点金属のどちらか一方からなる層を形成
し、二つの層を形成する工程と、前記多結晶シリコン層
と前記高融点金属シリサイドまたは前記高融点金属のど
ちらか一方からなる層との不純物濃度を近づける為に、
この層に前記多結晶シリコン層と同型の第２の不純物を
導入する工程と、前記二つの層をパタ−ニングし、ゲ−
ト電極層および配線層を形成する工程と、前記ゲ−ト電
極層、前記配線層および前記半導体基板上に絶縁被膜を
形成する工程とを有する。
【０００７】この様にして形成された二層において、高
融点金属シリサイド層または高融点金属層からなる層の
不純物濃度を多結晶シリコン層の不純物濃度に近づける
ことにより、多結晶シリコン層に導入された第１の不純
物の拡散が抑えられ、配線層の抵抗値の上昇を防ぐこと
ができる。それに加えて、半導体基板と多結晶シリコン
層との接面部における抵抗の上昇を抑え、尚かつゲ−ト
電極層のトランジスタの特性の乱れを抑えるという効果
もある。以上より半導体装置の高速化を達成できる。
融点金属シリサイド層または高融点金属層からなる層の
不純物濃度を多結晶シリコン層の不純物濃度に近づける
ことにより、多結晶シリコン層に導入された第１の不純
物の拡散が抑えられ、配線層の抵抗値の上昇を防ぐこと
ができる。それに加えて、半導体基板と多結晶シリコン
層との接面部における抵抗の上昇を抑え、尚かつゲ−ト
電極層のトランジスタの特性の乱れを抑えるという効果
もある。以上より半導体装置の高速化を達成できる。
【０００８】
【作用】高融点金属シリサイドまたは高融点金属のどち
らか一方からなる層に多結晶シリコン層と同型の不純物
を導入し、不純物濃度を近づけることにより、熱工程を
経た場合でも、多結晶シリコン層から、高融点金属シリ
サイドまたは高融点金属のどちらか一方からなる層への
不純物の拡散が抑えられる。このことから、配線層の多
結晶シリコン層内に不純物が行き渡り、抵抗値の上昇が
抑えられる。それに加えて、半導体基板と多結晶シリコ
ン層との接面部における抵抗値の上昇を防ぎ、ゲ−ト電
極層においてはトランジスタの動作時における多結晶層
内での空乏層の発生を抑えられ、トランジスタの特性の
乱れは抑えられるという効果も得られる。
らか一方からなる層に多結晶シリコン層と同型の不純物
を導入し、不純物濃度を近づけることにより、熱工程を
経た場合でも、多結晶シリコン層から、高融点金属シリ
サイドまたは高融点金属のどちらか一方からなる層への
不純物の拡散が抑えられる。このことから、配線層の多
結晶シリコン層内に不純物が行き渡り、抵抗値の上昇が
抑えられる。それに加えて、半導体基板と多結晶シリコ
ン層との接面部における抵抗値の上昇を防ぎ、ゲ−ト電
極層においてはトランジスタの動作時における多結晶層
内での空乏層の発生を抑えられ、トランジスタの特性の
乱れは抑えられるという効果も得られる。
【０００９】
【実施例】以下、本発明の第１の実施例を図１〜図５を
参照して説明する。 第１の実施例
参照して説明する。 第１の実施例
【００１０】まず素子領域である露出した半導体基板10
1 上に熱酸化によりゲ−ト酸化膜103 を形成し、このゲ
−ト酸化膜 103の端部をエッチングし、半導体基板を露
出させる。その後、ＣＶＤ法を用いて多結晶シリコン膜
104を1000オングストロ−ム程度形成して図１に至る。
1 上に熱酸化によりゲ−ト酸化膜103 を形成し、このゲ
−ト酸化膜 103の端部をエッチングし、半導体基板を露
出させる。その後、ＣＶＤ法を用いて多結晶シリコン膜
104を1000オングストロ−ム程度形成して図１に至る。
【００１１】続いて、後の製造工程で形成される配線層
の抵抗値を下げる為に、この多結晶シリコン層104 内に
イオン注入法を用いて、Ｐ( 燐 )を10 20 〜1021／cm3
程度、図２の様に、第１の不純物105 として導入する。
の抵抗値を下げる為に、この多結晶シリコン層104 内に
イオン注入法を用いて、Ｐ( 燐 )を10 20 〜1021／cm3
程度、図２の様に、第１の不純物105 として導入する。
【００１２】続いて、ゲ−ト電極層、および配線層の抵
抗値をさらに下げる為に、第１の不純物が導入されてい
る多結晶シリコン層106 上に、高融点金属Ｍｏを含む高
融点金属シリサイド( ＭｏＳｉ) 層107 をスパッタ法を
用いて2000オングストロ−ム程堆積させる。この時点
で、第１の不純物が導入されている多結晶シリコン層10
6 上に、高融点金属シリサイド( ＭｏＳｉ) 層107 を堆
積させた二層構造であるポリサイドが形成される。その
後、第１の不純物が導入されている多結晶シリコン層10
6 内の第１の不純物105 の拡散を抑えるために、高融点
金属シリサイド（ＭｏＳｉ) 層107 内にも、多結晶シリ
コン層104 内に導入された第１の不純物105 と同型の第
２の不純物108 としてＰ( 燐) を拡散法を用いて導入す
る。ここで、第２の不純物108 の導入量は、第１の不純
物105 の半分程度の量として、図３に至る。次に、二層
構造であるポリサイドをパタ−ニングし、配線層、ゲ−
ト電極層を形成し、図４に至る。続いて、熱酸化工程を
900 ℃程度で行い、前記配線層、前記ゲ−ト電極層、半
導体基板101 を絶縁被膜108 で覆い図５に至る。
抗値をさらに下げる為に、第１の不純物が導入されてい
る多結晶シリコン層106 上に、高融点金属Ｍｏを含む高
融点金属シリサイド( ＭｏＳｉ) 層107 をスパッタ法を
用いて2000オングストロ−ム程堆積させる。この時点
で、第１の不純物が導入されている多結晶シリコン層10
6 上に、高融点金属シリサイド( ＭｏＳｉ) 層107 を堆
積させた二層構造であるポリサイドが形成される。その
後、第１の不純物が導入されている多結晶シリコン層10
6 内の第１の不純物105 の拡散を抑えるために、高融点
金属シリサイド（ＭｏＳｉ) 層107 内にも、多結晶シリ
コン層104 内に導入された第１の不純物105 と同型の第
２の不純物108 としてＰ( 燐) を拡散法を用いて導入す
る。ここで、第２の不純物108 の導入量は、第１の不純
物105 の半分程度の量として、図３に至る。次に、二層
構造であるポリサイドをパタ−ニングし、配線層、ゲ−
ト電極層を形成し、図４に至る。続いて、熱酸化工程を
900 ℃程度で行い、前記配線層、前記ゲ−ト電極層、半
導体基板101 を絶縁被膜108 で覆い図５に至る。
【００１３】以上に述べた様に、本発明における第１の
実施例では、多結晶シリコン層内に不純物を導入するこ
とに加えて、高融点金属シリサイド層にも同型第２の不
純物を導入し、二つの層の不純物の濃度を近づけること
により、酸化、拡散等の熱工程を経ても多結晶シリコン
に導入された第１の不純物が高融点金属シリサイド層へ
拡散することが抑えられ、配線層の抵抗値の上昇が抑え
られ、それに加えて半導体基板と多結晶シリコン層との
接面部付近の抵抗の上昇を防ぎ、ゲ−ト電極層内の多結
晶シリコン層にできる空乏層の発生を防ぎトランジスタ
の性能を安定させる。これらの結果より半導体装置の高
速化を達成できる。次に本発明の第２の実施例を図６〜
図９を参照して説明する。 第２の実施例
実施例では、多結晶シリコン層内に不純物を導入するこ
とに加えて、高融点金属シリサイド層にも同型第２の不
純物を導入し、二つの層の不純物の濃度を近づけること
により、酸化、拡散等の熱工程を経ても多結晶シリコン
に導入された第１の不純物が高融点金属シリサイド層へ
拡散することが抑えられ、配線層の抵抗値の上昇が抑え
られ、それに加えて半導体基板と多結晶シリコン層との
接面部付近の抵抗の上昇を防ぎ、ゲ−ト電極層内の多結
晶シリコン層にできる空乏層の発生を防ぎトランジスタ
の性能を安定させる。これらの結果より半導体装置の高
速化を達成できる。次に本発明の第２の実施例を図６〜
図９を参照して説明する。 第２の実施例
【００１４】まず、素子領域として露出した半導体基板
201 上にゲ−ト酸化膜203 を形成し、ゲ−ト酸化膜203
端部をエッチングし、半導体基板201 を露出させる。そ
の後、ＣＶＤ法を用いて多結晶シリコン層204 を1000オ
ングストロ−ム程堆積させ、図６に至る。続いて、多結
晶シリコン層204 内に図７に示す様に第１の不純物 205
を1020〜1021／cm3 程度、導入するここまでは、第１
の実施例と同様の製造工程を経ている。
201 上にゲ−ト酸化膜203 を形成し、ゲ−ト酸化膜203
端部をエッチングし、半導体基板201 を露出させる。そ
の後、ＣＶＤ法を用いて多結晶シリコン層204 を1000オ
ングストロ−ム程堆積させ、図６に至る。続いて、多結
晶シリコン層204 内に図７に示す様に第１の不純物 205
を1020〜1021／cm3 程度、導入するここまでは、第１
の実施例と同様の製造工程を経ている。
【００１５】次に、既に多結晶シリコン層204 に導入さ
れた第１の不純物 205と同型の第２の不純物を含ませた
高融点金属シリサイドを用意する。この第２の不純物を
含む高融点金属シリサイドをタ−ゲットとしてスパッタ
法を用い、第１の不純物を含む多結晶シリコン層206 の
上に第２の不純物を含む高融点金属シリサイド層207を2
000オングストロ−ム程度堆積させる。この時点で第１
の不純物 205を含む多結晶シリコン層206 上に第２の不
純物を含む高融点金属シリサイド層207 を堆積させた二
層構造であるポリサイドが形成され、図８に至る。
れた第１の不純物 205と同型の第２の不純物を含ませた
高融点金属シリサイドを用意する。この第２の不純物を
含む高融点金属シリサイドをタ−ゲットとしてスパッタ
法を用い、第１の不純物を含む多結晶シリコン層206 の
上に第２の不純物を含む高融点金属シリサイド層207を2
000オングストロ−ム程度堆積させる。この時点で第１
の不純物 205を含む多結晶シリコン層206 上に第２の不
純物を含む高融点金属シリサイド層207 を堆積させた二
層構造であるポリサイドが形成され、図８に至る。
【００１６】続いて、このポリサイドをパタ−ニング
し、配線層、ゲ−ト電極層を形成し、その後、第１の実
施例と同様に、900 ℃程度の熱酸化工程用いて前記配線
層、前記ゲ−ト電極層、半導体基板201 を絶縁被膜208
で覆い、図９に至る。尚、第２の実施例においては、導
入される第１、第２の不純物、と高融点金属シリサイド
207 は第１の実施例の場合と同様とする。以上により本
発明の第２の実施例により第１の実施例と同様の効果を
得られる。
し、配線層、ゲ−ト電極層を形成し、その後、第１の実
施例と同様に、900 ℃程度の熱酸化工程用いて前記配線
層、前記ゲ−ト電極層、半導体基板201 を絶縁被膜208
で覆い、図９に至る。尚、第２の実施例においては、導
入される第１、第２の不純物、と高融点金属シリサイド
207 は第１の実施例の場合と同様とする。以上により本
発明の第２の実施例により第１の実施例と同様の効果を
得られる。
【００１７】
【発明の効果】本発明により、高融点金属シリサイドま
たは高融点金属のどちらか一方からなる層に、多結晶シ
リコン層に導入された第１の不純物と同型の第２の不純
物を導入すると、多結晶シリコン層に含まれている第１
の不純物の拡散が抑えられ、半導体装置における配線層
の抵抗値の上昇を防ぎ半導体装置の動作の高速化を達成
すことができる。
たは高融点金属のどちらか一方からなる層に、多結晶シ
リコン層に導入された第１の不純物と同型の第２の不純
物を導入すると、多結晶シリコン層に含まれている第１
の不純物の拡散が抑えられ、半導体装置における配線層
の抵抗値の上昇を防ぎ半導体装置の動作の高速化を達成
すことができる。
【図１】 本発明に於ける、第１の実施例の半導体装置
の製造工程を表す断面図。
の製造工程を表す断面図。
【図２】 本発明に於ける、第１の実施例の半導体装置
の製造工程を表す断面図。
の製造工程を表す断面図。
【図３】 本発明に於ける、第１の実施例の半導体装置
の製造工程を表す断面図。
の製造工程を表す断面図。
【図４】 本発明に於ける、第１の実施例の半導体装置
の製造工程を表す断面図。
の製造工程を表す断面図。
【図５】 本発明に於ける、第１の実施例の半導体装置
の製造工程を表す断面図。
の製造工程を表す断面図。
【図６】 本発明に於ける、第２の実施例の半導体装置
の製造工程を表す断面図。
の製造工程を表す断面図。
【図７】 本発明に於ける、第２の実施例の半導体装置
の製造工程を表す断面図。
の製造工程を表す断面図。
【図８】 本発明に於ける、第２の実施例の半導体装置
の製造工程を表す断面図。
の製造工程を表す断面図。
【図９】 本発明に於ける、第２の実施例の半導体装置
の製造工程を表す断面図。
の製造工程を表す断面図。
【図１０】 従来技術に於ける、半導体装置の製造工程
を表す断面図。
を表す断面図。
【図１１】 従来技術に於ける、半導体装置の製造工程
を表す断面図。
を表す断面図。
【図１２】 従来技術に於ける、半導体装置の製造工程
を表す断面図。
を表す断面図。
【図１３】 従来技術に於ける、半導体装置の製造工程
を表す断面図。
を表す断面図。
【図１４】 従来技術に於ける、半導体装置の製造工程
を表す断面図。
を表す断面図。
101,201,301 ……半導体基板、 102,202,302 ……フィ−ルド酸化膜、 103,203,303 ……ゲ−ト酸化膜、 104,204,304 ……多結晶シリコン層、 105,205,305 ……第１の不純物、 106,206,306 ……第１の不純物を含む多結晶シリコン
層、 107 307 ……高融点金属シリサイド層 108,……第２の不純物、 109,207,……第２の不純物を含む高融点金属シリサイド
層、 110,208,308 ……絶縁被膜。
層、 107 307 ……高融点金属シリサイド層 108,……第２の不純物、 109,207,……第２の不純物を含む高融点金属シリサイド
層、 110,208,308 ……絶縁被膜。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年４月２８日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336 29/784
Claims (4)
- 【請求項１】 半導体基板上に絶縁膜を形成する工程
と、 この絶縁膜上に、第１の不純物を含む多結晶シリコン層
からなる第１の配線層を形成する工程と、 この第１の配線層の上に、高融点金属シリサイドまたは
高融点金属のどちらか一方からなる第２の配線層を形成
する工程と、 前記第１、第２の配線層をパタ−ニングする工程と、 前記第２の配線層に第２の不純物を導入する工程と、 前記第１、第２の配線層上に絶縁被膜を形成する工程
と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記第１の配線層の一部が、前記半導体
基板と電気的に接することを特徴とする請求項１に記載
の半導体装置の製造方法。 - 【請求項３】 前記第１、第２の配線層がゲ−ト電極を
構成することを特徴とする請求項１に記載の半導体装置
の製造方法。 - 【請求項４】 前記多結晶シリコン層に導入された第１
の不純物と同型の第２の不純物を、前記高融点金属シリ
サイドまたは前記高融点金属のどちらか一方に、前記多
結晶シリコン層上に堆積させる前に導入し、前記配線層
を形成することを特徴とする請求項１に記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9017091A JPH05315333A (ja) | 1991-04-22 | 1991-04-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9017091A JPH05315333A (ja) | 1991-04-22 | 1991-04-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05315333A true JPH05315333A (ja) | 1993-11-26 |
Family
ID=13991019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9017091A Pending JPH05315333A (ja) | 1991-04-22 | 1991-04-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05315333A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6404021B1 (en) | 1997-02-25 | 2002-06-11 | Tokyo Electron Limited | Laminated structure and a method of forming the same |
| US6555887B1 (en) | 1998-08-11 | 2003-04-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with multi-layer interconnection |
| US7179737B2 (en) | 2003-09-11 | 2007-02-20 | Renesas Technology Corp. | Semiconductor device and a method of manufacturing the same |
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1991
- 1991-04-22 JP JP9017091A patent/JPH05315333A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6404021B1 (en) | 1997-02-25 | 2002-06-11 | Tokyo Electron Limited | Laminated structure and a method of forming the same |
| US6489208B2 (en) | 1997-02-25 | 2002-12-03 | Tokyo Electron Limited | Method of forming a laminated structure to enhance metal silicide adhesion on polycrystalline silicon |
| US6555887B1 (en) | 1998-08-11 | 2003-04-29 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device with multi-layer interconnection |
| US7179737B2 (en) | 2003-09-11 | 2007-02-20 | Renesas Technology Corp. | Semiconductor device and a method of manufacturing the same |
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