JPH05291506A - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
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- JPH05291506A JPH05291506A JP4119805A JP11980592A JPH05291506A JP H05291506 A JPH05291506 A JP H05291506A JP 4119805 A JP4119805 A JP 4119805A JP 11980592 A JP11980592 A JP 11980592A JP H05291506 A JPH05291506 A JP H05291506A
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- integrated circuit
- insulating film
- resistance layer
- film
- polycrystalline silicon
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Abstract
(57)【要約】
【目的】 熱処理工程によっても損傷することのない構
造の抵抗層を備えた半導体集積回路装置およびその製造
方法を提供する。 【構成】 本発明は、集積回路素子が形成されている半
導体基板１上に形成された層間絶縁膜５に抵抗層４を配
置していることに特徴がある。抵抗層４は、メルト処理
を行って平坦化された層間絶縁膜５が形成された後、そ
して、不純物拡散領域３等が形成された後の高温処理工
程が終わってから形成されるので、その損傷は少ない。
造の抵抗層を備えた半導体集積回路装置およびその製造
方法を提供する。 【構成】 本発明は、集積回路素子が形成されている半
導体基板１上に形成された層間絶縁膜５に抵抗層４を配
置していることに特徴がある。抵抗層４は、メルト処理
を行って平坦化された層間絶縁膜５が形成された後、そ
して、不純物拡散領域３等が形成された後の高温処理工
程が終わってから形成されるので、その損傷は少ない。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置に
係り、とくに、半導体基板に形成された抵抗層構造およ
びその製造方法に関するものである。
係り、とくに、半導体基板に形成された抵抗層構造およ
びその製造方法に関するものである。
【０００２】
【従来の技術】高精度が要求されるアナログ回路やフィ
ルタ回路を有する半導体集積回路装置には、例えば、多
結晶シリコン（以下、ポリシリコンという）などの抵抗
を利用するが、この抵抗も当然高精度が必要である。図
６は、従来の半導体集積回路装置の断面図である。図に
示すように、半導体基板１は、例えば、Ｐ型シリコン半
導体基板１１とその半導体基板上に成長させたＰ型エピ
タキシャル層１３から構成されており、さらに、その集
積回路素子が形成される素子領域は、Ｎウエル領域１４
になっている。そして、Ｐ型シリコン半導体基板１１の
表面領域にＮ＋埋込み領域１２が形成され、これがＮウ
エル領域１４の下に配置されている。半導体基板１の表
面を熱処理してシリコンの熱酸化膜２を形成し、その上
に、ＣＶＤ（Chemical Vapour Deposition）によりＳｉ
3 Ｎ4 膜を堆積する。次に、その上にフォトレジストを
形成し、エッチングして素子が形成される素子領域に当
たる部分にフォトレジストを残し、これをイオン注入マ
スク材料として用いる。このフォトレジストをマスクと
して素子分離領域に素子間寄生チャネル防止用のイオン
注入を行う。
ルタ回路を有する半導体集積回路装置には、例えば、多
結晶シリコン（以下、ポリシリコンという）などの抵抗
を利用するが、この抵抗も当然高精度が必要である。図
６は、従来の半導体集積回路装置の断面図である。図に
示すように、半導体基板１は、例えば、Ｐ型シリコン半
導体基板１１とその半導体基板上に成長させたＰ型エピ
タキシャル層１３から構成されており、さらに、その集
積回路素子が形成される素子領域は、Ｎウエル領域１４
になっている。そして、Ｐ型シリコン半導体基板１１の
表面領域にＮ＋埋込み領域１２が形成され、これがＮウ
エル領域１４の下に配置されている。半導体基板１の表
面を熱処理してシリコンの熱酸化膜２を形成し、その上
に、ＣＶＤ（Chemical Vapour Deposition）によりＳｉ
3 Ｎ4 膜を堆積する。次に、その上にフォトレジストを
形成し、エッチングして素子が形成される素子領域に当
たる部分にフォトレジストを残し、これをイオン注入マ
スク材料として用いる。このフォトレジストをマスクと
して素子分離領域に素子間寄生チャネル防止用のイオン
注入を行う。
【０００３】フォトレジスト膜厚は、イオン注入マスク
として機能するために、十分な厚さが必要である。この
後、このフォトレジストを今度はＳｉ3 Ｎ4 膜をエッチ
ングするマスク材として使用し、素子領域に当たる部分
のみにＳｉ3 Ｎ4 膜を残す。次に、このフォトレジスト
を除去する。この状態で、半導体基板１表面を、Ｏ2／
Ｈ2 Ｏ雰囲気で、例えば、約１０００℃で酸化する。Ｓ
ｉ3 Ｎ4 膜は、耐酸化性が強いために素子領域に当たる
部分は、ほとんど酸化されず、素子分離領域のみに厚い
フィ−ルド酸化膜２１が形成される。この方法は、ＬＯ
ＣＯＳ（LocalOxidation of Silicon）法という。フィ
−ルド酸化膜２１を形成してから、耐酸化材として用い
られたＳｉ3 Ｎ4 膜を除去すれば、素子領域上の薄い熱
酸化膜２と素子分離領域上の厚いフィ−ルド酸化膜２１
が半導体基板１上に形成される。
として機能するために、十分な厚さが必要である。この
後、このフォトレジストを今度はＳｉ3 Ｎ4 膜をエッチ
ングするマスク材として使用し、素子領域に当たる部分
のみにＳｉ3 Ｎ4 膜を残す。次に、このフォトレジスト
を除去する。この状態で、半導体基板１表面を、Ｏ2／
Ｈ2 Ｏ雰囲気で、例えば、約１０００℃で酸化する。Ｓ
ｉ3 Ｎ4 膜は、耐酸化性が強いために素子領域に当たる
部分は、ほとんど酸化されず、素子分離領域のみに厚い
フィ−ルド酸化膜２１が形成される。この方法は、ＬＯ
ＣＯＳ（LocalOxidation of Silicon）法という。フィ
−ルド酸化膜２１を形成してから、耐酸化材として用い
られたＳｉ3 Ｎ4 膜を除去すれば、素子領域上の薄い熱
酸化膜２と素子分離領域上の厚いフィ−ルド酸化膜２１
が半導体基板１上に形成される。
【０００４】つぎに、半導体基板１上にポリシリコンを
堆積し、パタ−ニングを行って、フィ−ルド酸化膜２１
の上にポリシリコン抵抗層４を形成する。堆積したポリ
シリコンには、例えば、イオン注入などで不純物をド−
プして抵抗値を調整する。次に、素子領域の所定部分に
イオン注入を行い、９００℃前後で熱拡散を行って、例
えば、エミッタ領域となるｎ型の不純物拡散領域３を形
成する。フィ−ルド酸化膜２１及びその上のポリシリコ
ン抵抗層４を被覆するように、例えば、プラズマＣＶＤ
で形成したＳｉＯ2 などの層間絶縁膜５を形成する。層
間絶縁膜５は、素子領域も被覆し、その後、平坦化され
る。次いで、レジストパタ−ンを利用して、この層間絶
縁膜５の所定の部分を異方性エッチングなどによりポリ
シリコン抵抗層のコンタクトと不純物拡散領域３のコン
タクトとを開口する。次いで半導体基板１全面にＡｌな
どの金属膜を堆積させ、パタ−ニングを行ってＡｌ配線
６を形成する。Ａｌ配線６は、例えば、コンタクト孔を
通して半導体基板１内の不純物拡散領域３とポリシリコ
ン抵抗層４とを接続している。この配線６が形成された
後はプラズマＣＶＤによるＳｉＯ2 、Ｓｉ3 Ｎ4 、ＢＳ
Ｇ／Ｓｉ3 Ｎ4 などの保護絶縁膜７を施して半導体基板
１を保護する。
堆積し、パタ−ニングを行って、フィ−ルド酸化膜２１
の上にポリシリコン抵抗層４を形成する。堆積したポリ
シリコンには、例えば、イオン注入などで不純物をド−
プして抵抗値を調整する。次に、素子領域の所定部分に
イオン注入を行い、９００℃前後で熱拡散を行って、例
えば、エミッタ領域となるｎ型の不純物拡散領域３を形
成する。フィ−ルド酸化膜２１及びその上のポリシリコ
ン抵抗層４を被覆するように、例えば、プラズマＣＶＤ
で形成したＳｉＯ2 などの層間絶縁膜５を形成する。層
間絶縁膜５は、素子領域も被覆し、その後、平坦化され
る。次いで、レジストパタ−ンを利用して、この層間絶
縁膜５の所定の部分を異方性エッチングなどによりポリ
シリコン抵抗層のコンタクトと不純物拡散領域３のコン
タクトとを開口する。次いで半導体基板１全面にＡｌな
どの金属膜を堆積させ、パタ−ニングを行ってＡｌ配線
６を形成する。Ａｌ配線６は、例えば、コンタクト孔を
通して半導体基板１内の不純物拡散領域３とポリシリコ
ン抵抗層４とを接続している。この配線６が形成された
後はプラズマＣＶＤによるＳｉＯ2 、Ｓｉ3 Ｎ4 、ＢＳ
Ｇ／Ｓｉ3 Ｎ4 などの保護絶縁膜７を施して半導体基板
１を保護する。
【０００５】
【発明が解決しようとする課題】前述の従来技術は、高
精度のポリシリコン抵抗層を得るには、非常に不利であ
る。なぜなら、ポリシリコン抵抗層４は、フィ−ルド酸
化膜２１上に形成されているので、製造工程の初期の段
階で形成されることになる。したがって、ポリシリコン
が形成されてから、熱工程やエッチング工程が数多くあ
るために、その影響によって、ポリシリコン抵抗膜のグ
レインサイズや膜厚に変化が生じて抵抗値の精度を落と
すことになる。通常形成される抵抗層の精度は、例え
ば、図５の直線Ｂに示すように、その抵抗層の大きさに
左右される。この図は、抵抗層の精度とその幅（Ｗ）の
関係を示す特性図であり、縦軸には、抵抗層の精度
（％）を示し、横軸には、抵抗層の幅（Ｗ）を表してい
る。この直線Ｂで示すように、抵抗層の幅を大きくすれ
ば、その精度を上げる事ができる。したがって、従来精
度を上げるためには、抵抗パタ−ンを大きくして加工精
度のバラツキを吸収するようにしていたが、その結果と
して、チップサイズの増大を招いている。さらに、ポリ
シリコン抵抗層自身のバラツキが抑えられなければ、本
質的な解決にはならないので、この方法には限界があっ
た。本発明は、このような事情によってなされたもので
あり、熱処理工程によっても損傷されることのない構造
の抵抗層を備えた半導体集積回路装置及びその製造方法
を提供することを目的としている。
精度のポリシリコン抵抗層を得るには、非常に不利であ
る。なぜなら、ポリシリコン抵抗層４は、フィ−ルド酸
化膜２１上に形成されているので、製造工程の初期の段
階で形成されることになる。したがって、ポリシリコン
が形成されてから、熱工程やエッチング工程が数多くあ
るために、その影響によって、ポリシリコン抵抗膜のグ
レインサイズや膜厚に変化が生じて抵抗値の精度を落と
すことになる。通常形成される抵抗層の精度は、例え
ば、図５の直線Ｂに示すように、その抵抗層の大きさに
左右される。この図は、抵抗層の精度とその幅（Ｗ）の
関係を示す特性図であり、縦軸には、抵抗層の精度
（％）を示し、横軸には、抵抗層の幅（Ｗ）を表してい
る。この直線Ｂで示すように、抵抗層の幅を大きくすれ
ば、その精度を上げる事ができる。したがって、従来精
度を上げるためには、抵抗パタ−ンを大きくして加工精
度のバラツキを吸収するようにしていたが、その結果と
して、チップサイズの増大を招いている。さらに、ポリ
シリコン抵抗層自身のバラツキが抑えられなければ、本
質的な解決にはならないので、この方法には限界があっ
た。本発明は、このような事情によってなされたもので
あり、熱処理工程によっても損傷されることのない構造
の抵抗層を備えた半導体集積回路装置及びその製造方法
を提供することを目的としている。
【０００６】
【課題を解決するための手段】本発明は、集積回路素子
が形成されている半導体基板上に形成された、層間絶縁
膜の上に抵抗層を設けたことを特徴としており、さら
に、必要に応じて抵抗層を保護するためにその表面をＳ
ｉＯ2 又はＳｉ3 Ｎ4 もしくはその両方からなる保護絶
縁膜で被覆することを特徴としている。すなわち、本発
明の半導体集積回路装置は、素子領域に集積回路素子が
形成され、フィ−ルド酸化膜をその表面に有する半導体
基板と、前記素子領域及びフィ−ルド酸化膜上に形成さ
れた層間絶縁膜と、前記層間絶縁膜の所定の領域に形成
された抵抗層と、前記抵抗層を被覆し、保護する保護絶
縁膜と、前記抵抗層と前記素子領域の所定の領域とを接
続する配線とを備えていることを特徴としている。前記
抵抗層は、多結晶シリコン、非晶質シリコン、単結晶シ
リコン、シリサイドの少なくとも１つの材料からなるこ
とを特徴とている。前記層間絶縁膜の前記抵抗層が形成
されている部分は、前記フィ−ルド酸化膜の上に配置す
ることができる。また、前記抵抗層の表面は、Ｓｉ3 Ｎ
4 膜又はＳｉＯ2 膜もしくはその両方からなる保護絶縁
膜によって被覆することができる。
が形成されている半導体基板上に形成された、層間絶縁
膜の上に抵抗層を設けたことを特徴としており、さら
に、必要に応じて抵抗層を保護するためにその表面をＳ
ｉＯ2 又はＳｉ3 Ｎ4 もしくはその両方からなる保護絶
縁膜で被覆することを特徴としている。すなわち、本発
明の半導体集積回路装置は、素子領域に集積回路素子が
形成され、フィ−ルド酸化膜をその表面に有する半導体
基板と、前記素子領域及びフィ−ルド酸化膜上に形成さ
れた層間絶縁膜と、前記層間絶縁膜の所定の領域に形成
された抵抗層と、前記抵抗層を被覆し、保護する保護絶
縁膜と、前記抵抗層と前記素子領域の所定の領域とを接
続する配線とを備えていることを特徴としている。前記
抵抗層は、多結晶シリコン、非晶質シリコン、単結晶シ
リコン、シリサイドの少なくとも１つの材料からなるこ
とを特徴とている。前記層間絶縁膜の前記抵抗層が形成
されている部分は、前記フィ−ルド酸化膜の上に配置す
ることができる。また、前記抵抗層の表面は、Ｓｉ3 Ｎ
4 膜又はＳｉＯ2 膜もしくはその両方からなる保護絶縁
膜によって被覆することができる。
【０００７】本発明の半導体集積回路装置の製造方法
は、素子領域に集積回路素子が形成され、素子分離領域
にフィ−ルド酸化膜が形成された半導体基板上に層間絶
縁膜を形成する工程と、前記層間絶縁膜上に抵抗材料を
堆積する工程と、前記堆積された抵抗材料をパタ−ニン
グして抵抗層を形成する工程と、前記素子領域の所定の
領域と前記抵抗層とを接続する配線を少なくとも一部は
前記抵抗層の上に重なるように形成する工程とを備えて
いることを特徴としている。また、素子領域に集積回路
素子が形成され、素子分離領域にフィ−ルド酸化膜が形
成された半導体基板上に層間絶縁膜となる第１の絶縁膜
を形成する工程と、前記第１の絶縁膜上に多結晶シリコ
ン膜を堆積する工程と、前記多結晶シリコン膜に不純物
をド−プする工程と、前記多結晶シリコン膜をＳｉ3 Ｎ
4 又はＳｉＯ2 もしくはその両方からなる第２の絶縁膜
で被覆する工程と、前記第２の絶縁膜と多結晶シリコン
膜とを同一マスクでパタ−ニングして多結晶シリコン抵
抗層とこれを保護する保護絶縁膜を形成する工程と、前
記素子領域の所定の領域と前記多結晶シリコン抵抗層と
を接続する配線を少なくとも一部は前記多結晶シリコン
抵抗層の上に重なるように形成する工程とを備えている
ことを特徴としている。また、前記配線を少なくとも一
部は前記多結晶シリコン抵抗層に重なるように形成する
工程において、前記保護絶縁膜にコンタクト孔を形成し
て前記多結晶シリコン抵抗のコンタクト部を露出させ、
さらに、このコンタクト孔より自己整合的に前記コンタ
クト部へイオン注入を行うことも可能である。
は、素子領域に集積回路素子が形成され、素子分離領域
にフィ−ルド酸化膜が形成された半導体基板上に層間絶
縁膜を形成する工程と、前記層間絶縁膜上に抵抗材料を
堆積する工程と、前記堆積された抵抗材料をパタ−ニン
グして抵抗層を形成する工程と、前記素子領域の所定の
領域と前記抵抗層とを接続する配線を少なくとも一部は
前記抵抗層の上に重なるように形成する工程とを備えて
いることを特徴としている。また、素子領域に集積回路
素子が形成され、素子分離領域にフィ−ルド酸化膜が形
成された半導体基板上に層間絶縁膜となる第１の絶縁膜
を形成する工程と、前記第１の絶縁膜上に多結晶シリコ
ン膜を堆積する工程と、前記多結晶シリコン膜に不純物
をド−プする工程と、前記多結晶シリコン膜をＳｉ3 Ｎ
4 又はＳｉＯ2 もしくはその両方からなる第２の絶縁膜
で被覆する工程と、前記第２の絶縁膜と多結晶シリコン
膜とを同一マスクでパタ−ニングして多結晶シリコン抵
抗層とこれを保護する保護絶縁膜を形成する工程と、前
記素子領域の所定の領域と前記多結晶シリコン抵抗層と
を接続する配線を少なくとも一部は前記多結晶シリコン
抵抗層の上に重なるように形成する工程とを備えている
ことを特徴としている。また、前記配線を少なくとも一
部は前記多結晶シリコン抵抗層に重なるように形成する
工程において、前記保護絶縁膜にコンタクト孔を形成し
て前記多結晶シリコン抵抗のコンタクト部を露出させ、
さらに、このコンタクト孔より自己整合的に前記コンタ
クト部へイオン注入を行うことも可能である。
【０００８】
【作用】エミッタ拡散処理やメルトなど主要な熱処理工
程を終了した後でこのポリシリコン抵抗を層間絶縁膜上
に形成する事になるので、熱による影響を殆ど受けるこ
とはない。また、保護絶縁膜が抵抗層の表面を被覆して
いるので、抵抗層内にド−プした不純物の外拡散が防止
される。
程を終了した後でこのポリシリコン抵抗を層間絶縁膜上
に形成する事になるので、熱による影響を殆ど受けるこ
とはない。また、保護絶縁膜が抵抗層の表面を被覆して
いるので、抵抗層内にド−プした不純物の外拡散が防止
される。
【０００９】
【実施例】以下、図１乃至図５を参照して本発明の実施
例を説明する。図１は、半導体集積回路装置の断面図で
あり、図２〜図４は、その製造工程断面図である。半導
体集積回路装置は、バイポ−ラ、ＣＭＯＳあるいはＢｉ
−ＣＭＯＳなどの集積回路からなり、この図の素子領域
には、このような集積回路素子が形成される。半導体基
板１には、例えば、Ｐ型シリコン半導体基板１１とその
上に形成されたＰ型エピタキシャル層１２とを用いる。
エピタキシャル層１２にはＮウエル１４を形成し、その
中に集積回路素子を構成する、例えば、Ｐ型の不純物拡
散領域３等を形成する。Ｐ型シリコン半導体基板１１に
は、Ｎ＋埋め込み領域１２を、その上にＮウエル１４が
配置されるように形成する。半導体基板１の素子領域表
面にはシリコンの薄い熱酸化膜２が形成されており、素
子分離領域には、シリコンの厚いフィ−ルド酸化膜２１
が形成されている。その上に薄い熱酸化膜２と厚いフィ
−ルド酸化膜２１を被覆するようにＳｉＯ2 などの層間
絶縁膜５が形成されている。このフィ−ルド酸化膜２１
の上の層間絶縁膜５の上にポリシリコン抵抗層４が形成
されており、ポリシリコン抵抗層４は、Ｓｉ3 Ｎ4 膜な
どからなる保護絶縁膜８によって被覆されている。この
保護絶縁膜８には、コンタクト孔が形成されており、そ
こからポリシリコン抵抗層４が部分的に露出している。
例を説明する。図１は、半導体集積回路装置の断面図で
あり、図２〜図４は、その製造工程断面図である。半導
体集積回路装置は、バイポ−ラ、ＣＭＯＳあるいはＢｉ
−ＣＭＯＳなどの集積回路からなり、この図の素子領域
には、このような集積回路素子が形成される。半導体基
板１には、例えば、Ｐ型シリコン半導体基板１１とその
上に形成されたＰ型エピタキシャル層１２とを用いる。
エピタキシャル層１２にはＮウエル１４を形成し、その
中に集積回路素子を構成する、例えば、Ｐ型の不純物拡
散領域３等を形成する。Ｐ型シリコン半導体基板１１に
は、Ｎ＋埋め込み領域１２を、その上にＮウエル１４が
配置されるように形成する。半導体基板１の素子領域表
面にはシリコンの薄い熱酸化膜２が形成されており、素
子分離領域には、シリコンの厚いフィ−ルド酸化膜２１
が形成されている。その上に薄い熱酸化膜２と厚いフィ
−ルド酸化膜２１を被覆するようにＳｉＯ2 などの層間
絶縁膜５が形成されている。このフィ−ルド酸化膜２１
の上の層間絶縁膜５の上にポリシリコン抵抗層４が形成
されており、ポリシリコン抵抗層４は、Ｓｉ3 Ｎ4 膜な
どからなる保護絶縁膜８によって被覆されている。この
保護絶縁膜８には、コンタクト孔が形成されており、そ
こからポリシリコン抵抗層４が部分的に露出している。
【００１０】層間絶縁膜５や保護絶縁膜８の上には、Ａ
ｌなどの金属配線６が形成されて、このコンタクト孔を
通してポリシリコン抵抗層４と他の領域を接続してい
る。また、層間絶縁膜５にもコンタクト孔が形成されて
いて、そこに半導体基板１の素子領域内の不純物拡散領
域３が露出している。このコンタクト孔に、前記保護絶
縁膜８のコンタクト孔を通してポリシリコン抵抗層４と
接続している前記配線６を導入して、不純物拡散領域３
とポリシリコン抵抗層４とを電気的に接続する。これら
配線６や保護絶縁膜８等を保護するように、ＳｉＯ2 な
どの絶縁物からなる保護膜７が被覆されている。この保
護膜７は、平坦化されるが、その工程において、高温処
理を行っても、ポリシリコン抵抗層４は、熱によって損
傷を受けることはない。さらに、高温処理を要する主要
な工程は、ポリシリコン抵抗層４を形成する前に、殆ど
終了しているので、それらの工程における熱の影響を考
慮する必要はない。抵抗層４の保護絶縁膜８が、存在す
ることによって、ポリシリコン抵抗層内の不純物の外拡
散が防止されことになる。
ｌなどの金属配線６が形成されて、このコンタクト孔を
通してポリシリコン抵抗層４と他の領域を接続してい
る。また、層間絶縁膜５にもコンタクト孔が形成されて
いて、そこに半導体基板１の素子領域内の不純物拡散領
域３が露出している。このコンタクト孔に、前記保護絶
縁膜８のコンタクト孔を通してポリシリコン抵抗層４と
接続している前記配線６を導入して、不純物拡散領域３
とポリシリコン抵抗層４とを電気的に接続する。これら
配線６や保護絶縁膜８等を保護するように、ＳｉＯ2 な
どの絶縁物からなる保護膜７が被覆されている。この保
護膜７は、平坦化されるが、その工程において、高温処
理を行っても、ポリシリコン抵抗層４は、熱によって損
傷を受けることはない。さらに、高温処理を要する主要
な工程は、ポリシリコン抵抗層４を形成する前に、殆ど
終了しているので、それらの工程における熱の影響を考
慮する必要はない。抵抗層４の保護絶縁膜８が、存在す
ることによって、ポリシリコン抵抗層内の不純物の外拡
散が防止されことになる。
【００１１】つぎに、この半導体集積回路装置の製造工
程について説明する。Ｐ型シリコン半導体基板１の表面
を加熱してシリコンの熱酸化膜２を形成し、その上に、
ＣＶＤによりＳｉ3 Ｎ4 膜を堆積する。次に、その上に
フォトレジストを形成し、エッチングして素子が形成さ
れる素子領域に当たる部分にフォトレジストを残し、こ
れをイオン注入マスク材料として用いる。このフォトレ
ジストをマスクとして素子分離領域に素子間寄生チャネ
ル防止用のイオン注入を行う。例えば、ｎチャネルの場
合は、硼素イオンを注入する。フォトレジスト膜厚は、
イオン注入マスクとして機能するために、十分な厚さが
必要である。この後、このフォトレジストを今度は、Ｓ
ｉ3 Ｎ4 膜をエッチングするマスク材として使用し、素
子領域に当たる部分のみにＳｉ3 Ｎ4 膜を残す。次に、
このフォトレジストを除去する。この状態で、半導体基
板１表面を、Ｏ2 ／Ｈ2 Ｏ雰囲気で、例えば、約１００
０℃で酸化する。Ｓｉ3 Ｎ4 膜は耐酸化性が強いため、
素子領域に当たる部分は、殆ど酸化されず、素子分離領
域のみに厚いフィ−ルド酸化膜２１が形成される。フィ
−ルド酸化膜２１を形成してから、耐酸化材として用い
られたＳｉ3 Ｎ4 膜を除去すれば、素子領域上の薄い熱
酸化膜２と素子分離領域上の厚いフィ−ルド酸化膜２１
が半導体基板１上に形成されることになる。
程について説明する。Ｐ型シリコン半導体基板１の表面
を加熱してシリコンの熱酸化膜２を形成し、その上に、
ＣＶＤによりＳｉ3 Ｎ4 膜を堆積する。次に、その上に
フォトレジストを形成し、エッチングして素子が形成さ
れる素子領域に当たる部分にフォトレジストを残し、こ
れをイオン注入マスク材料として用いる。このフォトレ
ジストをマスクとして素子分離領域に素子間寄生チャネ
ル防止用のイオン注入を行う。例えば、ｎチャネルの場
合は、硼素イオンを注入する。フォトレジスト膜厚は、
イオン注入マスクとして機能するために、十分な厚さが
必要である。この後、このフォトレジストを今度は、Ｓ
ｉ3 Ｎ4 膜をエッチングするマスク材として使用し、素
子領域に当たる部分のみにＳｉ3 Ｎ4 膜を残す。次に、
このフォトレジストを除去する。この状態で、半導体基
板１表面を、Ｏ2 ／Ｈ2 Ｏ雰囲気で、例えば、約１００
０℃で酸化する。Ｓｉ3 Ｎ4 膜は耐酸化性が強いため、
素子領域に当たる部分は、殆ど酸化されず、素子分離領
域のみに厚いフィ−ルド酸化膜２１が形成される。フィ
−ルド酸化膜２１を形成してから、耐酸化材として用い
られたＳｉ3 Ｎ4 膜を除去すれば、素子領域上の薄い熱
酸化膜２と素子分離領域上の厚いフィ−ルド酸化膜２１
が半導体基板１上に形成されることになる。
【００１２】ついで、素子領域に集積回路素子を形成す
る。この工程では、例えば、イオン注入により不純物を
半導体基板１の表面の所定領域にド−プし、その後熱処
理を行ってエミッタなどの不純物拡散領域３を形成す
る。そして、プラズマＣＶＤ法によってＳｉＯ2 などの
層間絶縁膜５を堆積し、さらに、平坦化処理を行う（図
２（ａ））。この実施例がＣＭＯＳ集積回路の場合は、
平坦化処理などの熱処理温度は、通常９００〜９５０℃
程度であり、バイポ−ラ集積回路の場合は、その温度
は、９５０〜１０００℃程度で行われる。次いで、薄い
熱酸化膜２とフィ−ルド酸化膜２１の上にアンド−プポ
リシリコン４０を２００ｎｍ程度堆積し、このポリシリ
コン全面に３５〜４０ｋｅＶ、ド−ズ量１０14〜１０15
／ｃｍ2 程度でボロンあるいはＢＦ2 をイオン注入９す
る。このイオン注入の条件によってポリシリコン抵抗の
抵抗値は、調整することができる（図２（ｂ））。次い
で、ポリシリコン４０の全面に窒化膜を被覆し、窒化膜
とポリシリコンを同一マスクでパタ−ニングする。そし
て、ポリシリコン抵抗層４とこれを保護するＳｉ3 Ｎ4
膜からなる保護絶縁膜８を形成する。次の工程であるコ
ンタクト部４１へのイオン注入を行わない場合には、前
記パタ−ニングの前にランプアニ−ルによる不純物の活
性化を行うことも可能である（図３（ａ））。
る。この工程では、例えば、イオン注入により不純物を
半導体基板１の表面の所定領域にド−プし、その後熱処
理を行ってエミッタなどの不純物拡散領域３を形成す
る。そして、プラズマＣＶＤ法によってＳｉＯ2 などの
層間絶縁膜５を堆積し、さらに、平坦化処理を行う（図
２（ａ））。この実施例がＣＭＯＳ集積回路の場合は、
平坦化処理などの熱処理温度は、通常９００〜９５０℃
程度であり、バイポ−ラ集積回路の場合は、その温度
は、９５０〜１０００℃程度で行われる。次いで、薄い
熱酸化膜２とフィ−ルド酸化膜２１の上にアンド−プポ
リシリコン４０を２００ｎｍ程度堆積し、このポリシリ
コン全面に３５〜４０ｋｅＶ、ド−ズ量１０14〜１０15
／ｃｍ2 程度でボロンあるいはＢＦ2 をイオン注入９す
る。このイオン注入の条件によってポリシリコン抵抗の
抵抗値は、調整することができる（図２（ｂ））。次い
で、ポリシリコン４０の全面に窒化膜を被覆し、窒化膜
とポリシリコンを同一マスクでパタ−ニングする。そし
て、ポリシリコン抵抗層４とこれを保護するＳｉ3 Ｎ4
膜からなる保護絶縁膜８を形成する。次の工程であるコ
ンタクト部４１へのイオン注入を行わない場合には、前
記パタ−ニングの前にランプアニ−ルによる不純物の活
性化を行うことも可能である（図３（ａ））。
【００１３】次いで、抵抗層４と保護絶縁膜８を含む半
導体基板１の表面にレジスト膜１０を形成し、エッチン
グ処理して、前記抵抗層４のコンタクト部４１に相当す
る部分を開口する。そして、このレジスト膜１０をマス
クとしてイオン注入９を行って、ボロンもしくはＢＦ2
をコンタクト部４１へ注入する。イオン注入によって配
線６と抵抗層４とのコンタクト抵抗が低減される。つぎ
にこのレジスト膜１０を除去せずに、これを用いてコン
タクト部４１の保護絶縁膜８をエッチング除去する。そ
して、さらにランプアニ−ルによって不純物の活性化を
実施する。（図３（ｂ））。次いで、レジスト膜１０は
除去する。そして、さらに新たにレジスト膜を塗布し、
パターニングを行ってレジストマスクを形成して、層間
絶縁膜５をエッチングして半導体基板１内の不純物拡散
領域３のコンタクト部５１を開口する。次いで、アルミ
ニュウムなどの導電膜６０を半導体基板１上に堆積す
る。導電膜６０は、コンタクト部４１、５１にも当然堆
積している。この導電膜６０をパタ−ニングすることに
よって、保護絶縁膜８と層間絶縁膜５の上にＡｌ配線６
を形成して抵抗層４と半導体基板１の不純物拡散領域３
などとを電気的に接続する（図４）。さらに露出してい
る保護絶縁膜８、層間絶縁膜５、配線６を保護するよう
に、プラズマＣＶＤなどでＳｉＯ2 の保護膜７が半導体
基板１上に被覆される（図１）。
導体基板１の表面にレジスト膜１０を形成し、エッチン
グ処理して、前記抵抗層４のコンタクト部４１に相当す
る部分を開口する。そして、このレジスト膜１０をマス
クとしてイオン注入９を行って、ボロンもしくはＢＦ2
をコンタクト部４１へ注入する。イオン注入によって配
線６と抵抗層４とのコンタクト抵抗が低減される。つぎ
にこのレジスト膜１０を除去せずに、これを用いてコン
タクト部４１の保護絶縁膜８をエッチング除去する。そ
して、さらにランプアニ−ルによって不純物の活性化を
実施する。（図３（ｂ））。次いで、レジスト膜１０は
除去する。そして、さらに新たにレジスト膜を塗布し、
パターニングを行ってレジストマスクを形成して、層間
絶縁膜５をエッチングして半導体基板１内の不純物拡散
領域３のコンタクト部５１を開口する。次いで、アルミ
ニュウムなどの導電膜６０を半導体基板１上に堆積す
る。導電膜６０は、コンタクト部４１、５１にも当然堆
積している。この導電膜６０をパタ−ニングすることに
よって、保護絶縁膜８と層間絶縁膜５の上にＡｌ配線６
を形成して抵抗層４と半導体基板１の不純物拡散領域３
などとを電気的に接続する（図４）。さらに露出してい
る保護絶縁膜８、層間絶縁膜５、配線６を保護するよう
に、プラズマＣＶＤなどでＳｉＯ2 の保護膜７が半導体
基板１上に被覆される（図１）。
【００１４】この様な構成の抵抗層４を、半導体集積回
路装置の製造工程における熱処理工程を殆ど終了した後
に形成し、さらに、必要に応じて、抵抗層を保護する保
護絶縁膜を設けたので、熱による影響が少なく、また、
抵抗層内の不純物の外拡散が防止される。その結果、形
成される抵抗層は、図５に示す直線Ａのように、従来と
同じ精度の抵抗層を得るために、その幅（Ｗ）を十分小
さくする事ができる。図１において抵抗層４は層間絶縁
膜の上に形成されており、その長さは、Ｌである。そし
て、抵抗層の幅は、図の垂直方向であり、Ｗで表され
る。このように、抵抗幅を小さくすることができること
によって、半導体集積回路装置の縮小化が著しく進む。
また、保護絶縁膜は、抵抗層形成後の工程からこの抵抗
層を保護するので、多少の熱工程が加わっても抵抗層の
精度に顕著な影響を及ぼすものではない。従来のこの種
抵抗層の抵抗値精度は、例えば、Ｌが８０μｍ程度でＷ
が８μｍ程度の場合に、そのばらつきも含めて±１５％
程度であった（直線Ｂ）。これは、設計値からのずれを
計算したものであるが、本発明に基づいて実施すれば±
８％程度に精度が向上する（直線Ａ）。今後の精度の要
求は、±５〜±１０％程度は、必要なので、本発明によ
れば、その要求は十分満たされている。
路装置の製造工程における熱処理工程を殆ど終了した後
に形成し、さらに、必要に応じて、抵抗層を保護する保
護絶縁膜を設けたので、熱による影響が少なく、また、
抵抗層内の不純物の外拡散が防止される。その結果、形
成される抵抗層は、図５に示す直線Ａのように、従来と
同じ精度の抵抗層を得るために、その幅（Ｗ）を十分小
さくする事ができる。図１において抵抗層４は層間絶縁
膜の上に形成されており、その長さは、Ｌである。そし
て、抵抗層の幅は、図の垂直方向であり、Ｗで表され
る。このように、抵抗幅を小さくすることができること
によって、半導体集積回路装置の縮小化が著しく進む。
また、保護絶縁膜は、抵抗層形成後の工程からこの抵抗
層を保護するので、多少の熱工程が加わっても抵抗層の
精度に顕著な影響を及ぼすものではない。従来のこの種
抵抗層の抵抗値精度は、例えば、Ｌが８０μｍ程度でＷ
が８μｍ程度の場合に、そのばらつきも含めて±１５％
程度であった（直線Ｂ）。これは、設計値からのずれを
計算したものであるが、本発明に基づいて実施すれば±
８％程度に精度が向上する（直線Ａ）。今後の精度の要
求は、±５〜±１０％程度は、必要なので、本発明によ
れば、その要求は十分満たされている。
【００１５】本発明において、抵抗層の厚みは、大体１
００〜３５０ｎｍである。前の実施例では、２００ｎｍ
の厚みを有しているが、製造工程中にランプアニ−ルを
実施する場合には、１５０〜２５０ｎｍ程度にするのが
好ましい。また、この実施例においては、ポリシリコン
を材料としているが、本発明では、これに限定されるも
のではなく、アモルファスシリコン、単結晶シリコンな
どのシリコンやＴａ、Ｔｉ、Ｍｏ、Ｗなどのシリサイド
膜や、ポリシリコン上に前記のシリサイドを形成したポ
リサイド膜等を利用することもできる。このＳｉ3 Ｎ4
やＳｉＯ2 などの保護絶縁膜の厚さは、５０ｎｍ程度の
薄いものである。したがって、段差形状もかなり小さく
抑えることができる。
００〜３５０ｎｍである。前の実施例では、２００ｎｍ
の厚みを有しているが、製造工程中にランプアニ−ルを
実施する場合には、１５０〜２５０ｎｍ程度にするのが
好ましい。また、この実施例においては、ポリシリコン
を材料としているが、本発明では、これに限定されるも
のではなく、アモルファスシリコン、単結晶シリコンな
どのシリコンやＴａ、Ｔｉ、Ｍｏ、Ｗなどのシリサイド
膜や、ポリシリコン上に前記のシリサイドを形成したポ
リサイド膜等を利用することもできる。このＳｉ3 Ｎ4
やＳｉＯ2 などの保護絶縁膜の厚さは、５０ｎｍ程度の
薄いものである。したがって、段差形状もかなり小さく
抑えることができる。
【００１６】ポリシリコンなどの抵抗層にド−プされる
不純物は、前記実施例ではボロンあるいはＢＦ2 イオン
であるが、この材料に限定する必要はない。本発明で
は、ＰやＡｓなどのＮ型の不純物を用いることも可能で
ある。オ−ミック性を良くすることができるが、不純物
濃度を１０15／ｃｍ3 以上にする必要がある。半導体基
板１の表面全体を保護する保護膜は、ＳｉＯ2 に限ら
ず、Ｓｉ3 Ｎ4 やＢＳＧ／Ｓｉ3 Ｎ4 などを用いること
ができる。また、配線と抵抗層もしくは配線と半導体基
板の素子領域の不純物拡散領域とのコンタクト抵抗を低
減するためにボロンなどの不純物をド−プしているが、
これに代えて、もしくはこれに加えてそれぞれの接触部
分に、例えば、窒化チタンなどの窒化物からなるバリア
メタルを介在させることができる。
不純物は、前記実施例ではボロンあるいはＢＦ2 イオン
であるが、この材料に限定する必要はない。本発明で
は、ＰやＡｓなどのＮ型の不純物を用いることも可能で
ある。オ−ミック性を良くすることができるが、不純物
濃度を１０15／ｃｍ3 以上にする必要がある。半導体基
板１の表面全体を保護する保護膜は、ＳｉＯ2 に限ら
ず、Ｓｉ3 Ｎ4 やＢＳＧ／Ｓｉ3 Ｎ4 などを用いること
ができる。また、配線と抵抗層もしくは配線と半導体基
板の素子領域の不純物拡散領域とのコンタクト抵抗を低
減するためにボロンなどの不純物をド−プしているが、
これに代えて、もしくはこれに加えてそれぞれの接触部
分に、例えば、窒化チタンなどの窒化物からなるバリア
メタルを介在させることができる。
【００１７】以上前述の実施例では、単層の配線構造の
半導体集積回路装置について説明したが、本発明では多
層配線構造の半導体集積回路装置にも適用できる。近
年、半導体装置の高集積化の傾向に伴って多層配線が多
用されているが、本発明では、３層や４層あるいはそれ
以上の多層構造の配線を有する半導体集積回路装置に適
用することができる。この場合、抵抗層は、層間絶縁膜
と第１層目の配線との間に形成することもできるし、最
上層の配線とその配線が形成されている層間絶縁膜との
間に形成することができる。後者の場合には、抵抗層の
抵抗パタ−ンの設計変更が著しく簡単になるという効果
が有るが、抵抗層の形成には熱処理工程が含まれてお
り、したがって、配線も熱の影響を当然受けるので、配
線には、Ａｌの使用を避けるなど、十分な注意が必要で
ある。
半導体集積回路装置について説明したが、本発明では多
層配線構造の半導体集積回路装置にも適用できる。近
年、半導体装置の高集積化の傾向に伴って多層配線が多
用されているが、本発明では、３層や４層あるいはそれ
以上の多層構造の配線を有する半導体集積回路装置に適
用することができる。この場合、抵抗層は、層間絶縁膜
と第１層目の配線との間に形成することもできるし、最
上層の配線とその配線が形成されている層間絶縁膜との
間に形成することができる。後者の場合には、抵抗層の
抵抗パタ−ンの設計変更が著しく簡単になるという効果
が有るが、抵抗層の形成には熱処理工程が含まれてお
り、したがって、配線も熱の影響を当然受けるので、配
線には、Ａｌの使用を避けるなど、十分な注意が必要で
ある。
【００１８】前記実施例における半導体基板は、Ｐ型シ
リコン半導体基板とその上のＰ型エピタキシャル層から
成り、素子領域は、Ｐ型エピタキシャル層に形成したＮ
ウエルに形成される構造に成っている。しかし、半導体
基板は、Ｐ型シリコン半導体基板とその上のＮ型エピタ
キシャル層からなるものも利用できる。その場合の素子
分離領域は、このエピタキシャル層に形成されたＰウエ
ルから成ったている。素子分離領域は、どちらの半導体
基板を用いても、ＳｉＯ2 もしくはＳｉＯ2 に包まれた
ポリシリコンを埋設したトレンチを用いることができ
る。また、半導体基板は、シリコンに限らず、Ｇｅ、Ｇ
ａＡｓなど既存の材料は、すべて適用することが可能で
ある。
リコン半導体基板とその上のＰ型エピタキシャル層から
成り、素子領域は、Ｐ型エピタキシャル層に形成したＮ
ウエルに形成される構造に成っている。しかし、半導体
基板は、Ｐ型シリコン半導体基板とその上のＮ型エピタ
キシャル層からなるものも利用できる。その場合の素子
分離領域は、このエピタキシャル層に形成されたＰウエ
ルから成ったている。素子分離領域は、どちらの半導体
基板を用いても、ＳｉＯ2 もしくはＳｉＯ2 に包まれた
ポリシリコンを埋設したトレンチを用いることができ
る。また、半導体基板は、シリコンに限らず、Ｇｅ、Ｇ
ａＡｓなど既存の材料は、すべて適用することが可能で
ある。
【００１９】この発明においては、マスク修正時の対応
のし易さがある。回路設計上抵抗値の修正は良く起こる
ことであるが、この方法では、抵抗の形成は、後の工程
になるので、修正に対する対応が素早く行える。そし
て、この様にして得られた高精度抵抗層は、高精度なア
ナログ回路やフィルタ回路もしくはデジタル回路などの
集積回路に適用することができる。
のし易さがある。回路設計上抵抗値の修正は良く起こる
ことであるが、この方法では、抵抗の形成は、後の工程
になるので、修正に対する対応が素早く行える。そし
て、この様にして得られた高精度抵抗層は、高精度なア
ナログ回路やフィルタ回路もしくはデジタル回路などの
集積回路に適用することができる。
【００２０】
【発明の効果】以上、説明したように、この発明によれ
ば、抵抗層の精度が著しく向上するので、必要以上に精
度を落とさずに抵抗層を小さくすることができ、半導体
集積回路装置の微細化傾向に十分役立てることができ
る。
ば、抵抗層の精度が著しく向上するので、必要以上に精
度を落とさずに抵抗層を小さくすることができ、半導体
集積回路装置の微細化傾向に十分役立てることができ
る。
【図面の簡単な説明】
【図１】本発明の実施例の半導体集積回路装置の断面
図。
図。
【図２】図１の半導体集積回路装置の製造工程断面図。
【図３】図１の半導体集積回路装置の製造工程断面図。
【図４】図１の半導体集積回路装置の製造工程断面図。
【図５】抵抗層の幅とその精度との関係を示す特性図。
【図６】従来の半導体集積回路装置の製造工程断面図。
１ 半導体基板 ２ フィ−ルド酸化膜 ３ Ｐ型不純物拡散領域 ４ 抵抗層 ５ 層間絶縁膜 ６ 配線 ７ 保護膜 ８ 抵抗保護絶縁膜 ９ イオン注入 １０ フォトレジスト １１ Ｐ型シリコン半導体基板 １２ Ｎ＋埋込み領域 １３ Ｐ型エピタキシャル層 １４ Ｎウエル １５ 抵抗層 ４０ ポリシリコン ４１ 抵抗層のコンタクト部 ５１ 不純物拡散領域のコンタクト部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/08 ３３１ Ｂ 9054−4Ｍ 9170−4Ｍ Ｈ０１Ｌ 27/06 ３２１ Ｆ
Claims (7)
- 【請求項１】 素子領域に集積回路素子が形成され、フ
ィ−ルド酸化膜をその表面に有する半導体基板と、 前記素子領域及びフィ−ルド酸化膜上に形成された層間
絶縁膜と、 前記層間絶縁膜の所定の領域に形成された抵抗層と、 前記抵抗層を被覆し、保護する保護絶縁膜と、 前記抵抗層と前記集積回路素子とを接続する配線とを備
えていることを特徴とする半導体集積回路装置。 - 【請求項２】 前記抵抗層は、多結晶シリコン、非晶質
シリコン、単結晶シリコン、シリサイドのなかから選ば
れた少なくとも１つの材料からなることを特徴とする請
求項１に記載の半導体集積回路装置。 - 【請求項３】 前記層間絶縁膜の前記抵抗層が形成され
ている部分は、前記フィ−ルド酸化膜の上にあることを
特徴とする請求項１又は請求項２に記載の半導体集積回
路装置。 - 【請求項４】 前記抵抗層は、Ｓｉ3 Ｎ4 膜又はＳｉＯ
2 膜もしくはその両方からなる保護絶縁膜によって保護
されていることを特徴とする請求項１、請求項２及び請
求項３のいずれかに記載の半導体集積回路装置。 - 【請求項５】 素子領域に集積回路素子が形成され、素
子分離領域にフィ−ルド酸化膜が形成された半導体基板
上に層間絶縁膜を形成する工程と、 前記層間絶縁膜上に抵抗材料を堆積する工程と、 前記堆積された抵抗材料をパタ−ニングして抵抗層を形
成する工程と、 前記集積回路素子と前記抵抗層とを接続する配線を少な
くとも一部は前記抵抗層の上に重なるように形成する工
程とを備えていることを特徴とする半導体集積回路装置
の製造方法。 - 【請求項６】 素子領域に集積回路素子が形成され、素
子分離領域にフィ−ルド酸化膜が形成された半導体基板
上に層間絶縁膜となる第１の絶縁膜を形成する工程と、 前記第１の絶縁膜上に多結晶シリコン膜を堆積する工程
と、 前記多結晶シリコン膜に不純物をド−プする工程と、 前記多結晶シリコン膜をＳｉ3 Ｎ4 又はＳｉＯ2 もしく
はその両方からなる第２の絶縁膜で被覆する工程と、 前記第２の絶縁膜と多結晶シリコン膜とを同一マスクで
パタ−ニングして多結晶シリコン抵抗層とこれを保護す
る保護絶縁膜を形成する工程と、 前記集積回路素子と前記多結晶シリコン抵抗層とを接続
する配線を少なくとも一部は前記多結晶シリコン抵抗層
の上に重なるように形成する工程とを備えていることを
特徴とする半導体集積回路装置の製造方法。 - 【請求項７】 前記配線を少なくとも一部は前記多結晶
シリコン抵抗層に重なるように形成する工程において、
前記保護絶縁膜にコンタクト孔を形成して前記多結晶シ
リコン抵抗のコンタクト部を露出させ、さらに、このコ
ンタクト孔より自己整合的に前記コンタクト部へイオン
注入を行うことを特徴する請求項６に記載の半導体集積
回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4119805A JPH05291506A (ja) | 1992-04-13 | 1992-04-13 | 半導体集積回路装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4119805A JPH05291506A (ja) | 1992-04-13 | 1992-04-13 | 半導体集積回路装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05291506A true JPH05291506A (ja) | 1993-11-05 |
Family
ID=14770667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4119805A Pending JPH05291506A (ja) | 1992-04-13 | 1992-04-13 | 半導体集積回路装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05291506A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006121082A (ja) * | 2004-10-20 | 2006-05-11 | Stmicroelectronics (Crolles 2) Sas | 集積回路の領域に、特にトランジスタの電極にコンタクト・パッドを生成するための方法 |
| JP2009054841A (ja) * | 2007-08-28 | 2009-03-12 | Seiko Instruments Inc | 半導体装置およびその製造方法 |
| JP2020202356A (ja) * | 2019-06-13 | 2020-12-17 | 富士電機株式会社 | 抵抗素子及びその製造方法 |
-
1992
- 1992-04-13 JP JP4119805A patent/JPH05291506A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006121082A (ja) * | 2004-10-20 | 2006-05-11 | Stmicroelectronics (Crolles 2) Sas | 集積回路の領域に、特にトランジスタの電極にコンタクト・パッドを生成するための方法 |
| JP2009054841A (ja) * | 2007-08-28 | 2009-03-12 | Seiko Instruments Inc | 半導体装置およびその製造方法 |
| KR101477810B1 (ko) * | 2007-08-28 | 2014-12-30 | 세이코 인스트루 가부시키가이샤 | 반도체 디바이스 및 그 제조 방법 |
| JP2020202356A (ja) * | 2019-06-13 | 2020-12-17 | 富士電機株式会社 | 抵抗素子及びその製造方法 |
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