JP3013385B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP3013385B2 JP3013385B2 JP2104463A JP10446390A JP3013385B2 JP 3013385 B2 JP3013385 B2 JP 3013385B2 JP 2104463 A JP2104463 A JP 2104463A JP 10446390 A JP10446390 A JP 10446390A JP 3013385 B2 JP3013385 B2 JP 3013385B2
- Authority
- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- silicon layer
- mask
- selectively
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は多結晶シリコン層を使用してバイポーラトラ
ンジスタのエミッタ電極及び抵抗素子を形成する半導体
装置の製造方法に関する。
ンジスタのエミッタ電極及び抵抗素子を形成する半導体
装置の製造方法に関する。
［従来の技術］ 近年、半導体装置において高集積化及び高速化が増々
推進されており、高集積化と高速化とを兼ね備えた半導
体装置の製造方法としてBiCMOS技術が注目されている。
このBiCMOS技術においては、バイポーラトランジスタを
高速化するために幅が狭いエミッタ電極が必要であり、
このようなエミッタ電極として多結晶シリコン層が使用
されている。例えば、負荷抵抗型のBiCMOS−SRAMでは、
エミッタ電極と負荷抵抗用の多結晶シリコン層とを兼用
している。
推進されており、高集積化と高速化とを兼ね備えた半導
体装置の製造方法としてBiCMOS技術が注目されている。
このBiCMOS技術においては、バイポーラトランジスタを
高速化するために幅が狭いエミッタ電極が必要であり、
このようなエミッタ電極として多結晶シリコン層が使用
されている。例えば、負荷抵抗型のBiCMOS−SRAMでは、
エミッタ電極と負荷抵抗用の多結晶シリコン層とを兼用
している。
第３図（ａ）乃至（ｃ）は多結晶シリコン層をバイポ
ーラトランジスタのエミッタ電極及び抵抗素子の双方に
使用する場合における従来の半導体装置の製造方法を工
程順に示す断面図である。
ーラトランジスタのエミッタ電極及び抵抗素子の双方に
使用する場合における従来の半導体装置の製造方法を工
程順に示す断面図である。
先ず、第３図（ａ）に示すように、半導体基板１上に
フィールド酸化膜２を選択的に形成することにより半導
体基板１の表面を素子分離し、素子分離された半導体基
板１の表面に夫々ベース領域10及びコレクタ領域11を形
成する。次に、コレクタ領域11上に多結晶シリコン層か
らなるコレクタ電極３を選択的に形成した後に、全面に
層間絶縁膜４を被着する。次に、ベース領域10上の層間
絶縁膜４を選択的に除去して開口部を形成した後に、全
面に膜厚が例えば約2500Åの多結晶シリコン層を被着す
る。次いで、この多結晶シリコン層を選択的に除去して
前記開口部上にエミッタ電極となる多結晶シリコン層5a
をパターン形成すると共に、所定の領域に抵抗素子とな
る多結晶シリコン層5bをパターン形成する。
フィールド酸化膜２を選択的に形成することにより半導
体基板１の表面を素子分離し、素子分離された半導体基
板１の表面に夫々ベース領域10及びコレクタ領域11を形
成する。次に、コレクタ領域11上に多結晶シリコン層か
らなるコレクタ電極３を選択的に形成した後に、全面に
層間絶縁膜４を被着する。次に、ベース領域10上の層間
絶縁膜４を選択的に除去して開口部を形成した後に、全
面に膜厚が例えば約2500Åの多結晶シリコン層を被着す
る。次いで、この多結晶シリコン層を選択的に除去して
前記開口部上にエミッタ電極となる多結晶シリコン層5a
をパターン形成すると共に、所定の領域に抵抗素子とな
る多結晶シリコン層5bをパターン形成する。
次に、第３図（ｂ）に示すように、全面に例えばフォ
トレジスト膜8bを被着した後に、フォトリソグラフィ技
術によりフォトレジスト膜8bをパターン形成して多結晶
シリコン層5aを露出させる。次に、イオン注入法により
フォトレジスト膜8bをマスクとして多結晶シリコン層5a
に不純物を注入する。例えば、NPN型のトランジスタを
形成する場合には、エミッタ領域の接合深さを浅くする
ために、イオンエネルギーが約70keV、ドーズ量が約1.0
×1016cm-3の条件にて多結晶シリコン層5aにヒ素等を注
入する。これにより、所定のエミッタ電極が形成され
る。また、このとき、多結晶シリコン層（エミッタ電
極）5aの直下のベース領域10の表面には不純物が拡散し
てエミッタ領域12が形成される。
トレジスト膜8bを被着した後に、フォトリソグラフィ技
術によりフォトレジスト膜8bをパターン形成して多結晶
シリコン層5aを露出させる。次に、イオン注入法により
フォトレジスト膜8bをマスクとして多結晶シリコン層5a
に不純物を注入する。例えば、NPN型のトランジスタを
形成する場合には、エミッタ領域の接合深さを浅くする
ために、イオンエネルギーが約70keV、ドーズ量が約1.0
×1016cm-3の条件にて多結晶シリコン層5aにヒ素等を注
入する。これにより、所定のエミッタ電極が形成され
る。また、このとき、多結晶シリコン層（エミッタ電
極）5aの直下のベース領域10の表面には不純物が拡散し
てエミッタ領域12が形成される。
次に、第３図（ｃ）に示すように、フォトレジスト膜
8bを除去した後、全面にフォトレジスト膜8cを被着す
る。その後、フォトレジスト膜8cを選択的に除去して多
結晶シリコン層5bを露出させる。そして、イオン注入に
よりフォトレジスト膜8cをマスクとして多結晶シリコン
層（抵抗素子）5bに不純物を注入する。この場合、イオ
ンエネルギーが約70keV、ドーズ量が約３×1015cm-3の
条件にて多結晶シリコン層5bにリン等を注入する。これ
により、所定の抵抗値の抵抗素子が形成される。
8bを除去した後、全面にフォトレジスト膜8cを被着す
る。その後、フォトレジスト膜8cを選択的に除去して多
結晶シリコン層5bを露出させる。そして、イオン注入に
よりフォトレジスト膜8cをマスクとして多結晶シリコン
層（抵抗素子）5bに不純物を注入する。この場合、イオ
ンエネルギーが約70keV、ドーズ量が約３×1015cm-3の
条件にて多結晶シリコン層5bにリン等を注入する。これ
により、所定の抵抗値の抵抗素子が形成される。
［発明が解決しようとする課題］ しかしながら、上述した従来の半導体装置の製造方法
においては、多結晶シリコン層を使用してバイポーラト
ランジスタのエミッタ電極及び抵抗素子を形成しようと
すると、エミッタ電極及び抵抗素子を形成するために使
用する不純物原子又はイオン注入のドーズ量が相互に異
なるため、これらのイオン注入工程を別個のものに分け
る必要がある。このため、これに伴うフォトリソグラフ
ィ工程が２工程必要であると共に、素子間の微細化によ
り位置ずれ等が発生する虞があるため、作業が極めて複
雑且つ困難であるという問題点がある。
においては、多結晶シリコン層を使用してバイポーラト
ランジスタのエミッタ電極及び抵抗素子を形成しようと
すると、エミッタ電極及び抵抗素子を形成するために使
用する不純物原子又はイオン注入のドーズ量が相互に異
なるため、これらのイオン注入工程を別個のものに分け
る必要がある。このため、これに伴うフォトリソグラフ
ィ工程が２工程必要であると共に、素子間の微細化によ
り位置ずれ等が発生する虞があるため、作業が極めて複
雑且つ困難であるという問題点がある。
本発明はかかる問題点に鑑みてなされたものであっ
て、フォトリソグラフィ工程を削減することができると
共に、素子の位置ずれを容易に防止することができる半
導体装置の製造方法を提供することを目的とする。
て、フォトリソグラフィ工程を削減することができると
共に、素子の位置ずれを容易に防止することができる半
導体装置の製造方法を提供することを目的とする。
［課題を解決するための手段］ 本発明に係る半導体装置の製造方法は、バイポーラト
ランジスタ及び抵抗素子を有する半導体装置の製造方法
において、半導体基板のエミッタ電極形成予定領域及び
抵抗素子形成予定領域に夫々第１及び第２の多結晶シリ
コン層を選択的に形成する工程と、全面に耐酸化膜を被
着する工程と、前記耐酸化膜を選択的に除去して前記第
２の多結晶シリコン層を露出させる工程と、前記耐酸化
膜をマスクとして前記第２の多結晶シリコン層に第１の
不純物を選択的に添加する工程と、前記耐酸化膜をマス
クとして前記第２の多結晶シリコン層を選択的に酸化し
て前記第２の多結晶シリコン層上に酸化膜を形成する工
程と、前記耐酸化膜を除去して前記第１の多結晶シリコ
ン層を露出させる工程と、前記酸化膜をマスクとして前
記第１の多結晶シリコン層に第２の不純物を選択的に添
加する工程とを有することを特徴とする。
ランジスタ及び抵抗素子を有する半導体装置の製造方法
において、半導体基板のエミッタ電極形成予定領域及び
抵抗素子形成予定領域に夫々第１及び第２の多結晶シリ
コン層を選択的に形成する工程と、全面に耐酸化膜を被
着する工程と、前記耐酸化膜を選択的に除去して前記第
２の多結晶シリコン層を露出させる工程と、前記耐酸化
膜をマスクとして前記第２の多結晶シリコン層に第１の
不純物を選択的に添加する工程と、前記耐酸化膜をマス
クとして前記第２の多結晶シリコン層を選択的に酸化し
て前記第２の多結晶シリコン層上に酸化膜を形成する工
程と、前記耐酸化膜を除去して前記第１の多結晶シリコ
ン層を露出させる工程と、前記酸化膜をマスクとして前
記第１の多結晶シリコン層に第２の不純物を選択的に添
加する工程とを有することを特徴とする。
［作用］ 本発明においては、半導体基板のエミッタ電極形成予
定領域及び抵抗素子形成予定領域に夫々第１及び第２の
多結晶シリコン層を選択的に形成した後に、全面に耐酸
化性を有するシリコン窒化膜等からなる耐酸化膜を被着
する。次いで、フォトリソグラフィ技術等を使用して前
記耐酸化膜を選択的に除去することにより前記第２の多
結晶シリコン層を露出させる。そして、前記耐酸化膜を
マスクとしてイオン注入法等により前記第２の多結晶シ
リコン層に第１の不純物を選択的に添加する。この第１
の不純物の添加により所定の抵抗素子が形成される。
定領域及び抵抗素子形成予定領域に夫々第１及び第２の
多結晶シリコン層を選択的に形成した後に、全面に耐酸
化性を有するシリコン窒化膜等からなる耐酸化膜を被着
する。次いで、フォトリソグラフィ技術等を使用して前
記耐酸化膜を選択的に除去することにより前記第２の多
結晶シリコン層を露出させる。そして、前記耐酸化膜を
マスクとしてイオン注入法等により前記第２の多結晶シ
リコン層に第１の不純物を選択的に添加する。この第１
の不純物の添加により所定の抵抗素子が形成される。
次に、前記耐酸化膜をマスクとして前記第２の多結晶
シリコン層を選択的に酸化して前記第２の多結晶シリコ
ン層上に自己整合的に酸化膜を形成した後に、前記耐酸
化膜を除去して前記第１の多結晶シリコン層を露出させ
る。そして、前記酸化膜をマスクとしてイオン注入法等
により前記第１の多結晶シリコン層に第２の不純物を選
択的に添加する。この第２の不純物の添加により所定の
エミッタ電極が形成される。
シリコン層を選択的に酸化して前記第２の多結晶シリコ
ン層上に自己整合的に酸化膜を形成した後に、前記耐酸
化膜を除去して前記第１の多結晶シリコン層を露出させ
る。そして、前記酸化膜をマスクとしてイオン注入法等
により前記第１の多結晶シリコン層に第２の不純物を選
択的に添加する。この第２の不純物の添加により所定の
エミッタ電極が形成される。
本発明によれば、前記耐酸化膜をマスクとして第２の
多結晶シリコン層に第１の不純物を選択的に添加し、前
記第２の多結晶シリコン層上に形成した酸化膜をマスク
として第１の多結晶シリコン層に第２の不純物を選択的
に添加することができる。従って、フォトリソグラフィ
技術等を使用したマスクパターンの形成工程を削減する
ことができる。また、第１の多結晶シリコン層に第２の
不純物を添加する際に使用するマスク（酸化膜）を第２
の多結晶シリコン層上に自己整合的に形成することがで
きるので、マスクパターンの位置がずれることはなく、
素子の位置ずれによる不良が発生することを容易に防止
できる。
多結晶シリコン層に第１の不純物を選択的に添加し、前
記第２の多結晶シリコン層上に形成した酸化膜をマスク
として第１の多結晶シリコン層に第２の不純物を選択的
に添加することができる。従って、フォトリソグラフィ
技術等を使用したマスクパターンの形成工程を削減する
ことができる。また、第１の多結晶シリコン層に第２の
不純物を添加する際に使用するマスク（酸化膜）を第２
の多結晶シリコン層上に自己整合的に形成することがで
きるので、マスクパターンの位置がずれることはなく、
素子の位置ずれによる不良が発生することを容易に防止
できる。
また、本発明においては、前記第１及び第２の多結晶
シリコン層は相互に接続して形成することができる。こ
の場合には、バイポーラトランジスタのエミッタ電極と
抵抗素子とを接続した回路を上述した製造工程により形
成することができる。
シリコン層は相互に接続して形成することができる。こ
の場合には、バイポーラトランジスタのエミッタ電極と
抵抗素子とを接続した回路を上述した製造工程により形
成することができる。
［実施例］ 次に、本発明の実施例について添付の図面を参照して
説明する。
説明する。
第１図（ａ）乃至（ｂ）は本発明の第１の実施例に係
る半導体装置の製造方法を工程順に示す断面図である。
る半導体装置の製造方法を工程順に示す断面図である。
先ず、第１図（ａ）に示すように、半導体基板１上に
フィールド酸化膜２を選択的に形成することにより半導
体基板１の表面を素子分離し、素子分離された半導体基
板１の表面にベース領域10及びコレクタ領域11を夫々形
成する。次に、コレクタ領域11上に多結晶シリコン層か
らなるコレクタ電極３を選択的に形成した後に、全面に
層間絶縁膜４を被着する。次に、ベース領域10上の層間
絶縁膜４を選択的に除去して開口部を形成した後に、全
面に膜厚が例えば2500乃至3000Åの多結晶シリコン層を
被着する。次いで、この多結晶シリコン層を選択的に除
去して前記開口部上にエミッタ電極となる多結晶シリコ
ン層5aをパターン形成すると共に、所定の領域に抵抗素
子となる多結晶シリコン層5bをパターン形成する。
フィールド酸化膜２を選択的に形成することにより半導
体基板１の表面を素子分離し、素子分離された半導体基
板１の表面にベース領域10及びコレクタ領域11を夫々形
成する。次に、コレクタ領域11上に多結晶シリコン層か
らなるコレクタ電極３を選択的に形成した後に、全面に
層間絶縁膜４を被着する。次に、ベース領域10上の層間
絶縁膜４を選択的に除去して開口部を形成した後に、全
面に膜厚が例えば2500乃至3000Åの多結晶シリコン層を
被着する。次いで、この多結晶シリコン層を選択的に除
去して前記開口部上にエミッタ電極となる多結晶シリコ
ン層5aをパターン形成すると共に、所定の領域に抵抗素
子となる多結晶シリコン層5bをパターン形成する。
次に、第１図（ｂ）に示すように、全面に膜厚が例え
ば約1000Åであって耐酸化性を有するシリコン窒化膜６
を被着する。次に、フォトリソグラフィ技術によりパタ
ーン形成されたフォトレジスト膜（図示せず）をマスク
としてシリコン窒化膜６を選択的に除去して多結晶シリ
コン層（抵抗素子）5bを露出させる。次いで、前記フォ
トレジスト膜を除去した後に、シリコン窒化膜６をマス
クとしてイオン注入法等により多結晶シリコン層5bに第
１の不純物を選択的に注入する。例えば、イオンエネル
ギーが約70keV、ドーズ量が約5.0×1015cm-3の条件にて
多結晶シリコン層5bに第１の不純物としてリン等を注入
する。これにより、所定の抵抗値の抵抗素子が形成され
る。
ば約1000Åであって耐酸化性を有するシリコン窒化膜６
を被着する。次に、フォトリソグラフィ技術によりパタ
ーン形成されたフォトレジスト膜（図示せず）をマスク
としてシリコン窒化膜６を選択的に除去して多結晶シリ
コン層（抵抗素子）5bを露出させる。次いで、前記フォ
トレジスト膜を除去した後に、シリコン窒化膜６をマス
クとしてイオン注入法等により多結晶シリコン層5bに第
１の不純物を選択的に注入する。例えば、イオンエネル
ギーが約70keV、ドーズ量が約5.0×1015cm-3の条件にて
多結晶シリコン層5bに第１の不純物としてリン等を注入
する。これにより、所定の抵抗値の抵抗素子が形成され
る。
次に、第１図（ｃ）に示すように、シリコン窒化膜６
をマスクとして多結晶シリコン層5bを選択的に熱酸化さ
せ、多結晶シリコン層5bを覆うようにして膜厚が例えば
約1000Åの熱酸化膜7aを形成する。
をマスクとして多結晶シリコン層5bを選択的に熱酸化さ
せ、多結晶シリコン層5bを覆うようにして膜厚が例えば
約1000Åの熱酸化膜7aを形成する。
次に、第１図（ｄ）に示すように、シリコン窒化膜６
をエッチングにより除去して多結晶シリコン層（エミッ
タ電極）5aを露出させた後に、熱酸化膜7aをマスクとし
てイオン注入法等により多結晶シリコン層5aに第２の不
純物を注入する。例えば、イオンエネルギーが約70ke
V、ドーズ量が約1.0×1016cm-3の条件にて多結晶シリコ
ン層5aに第２の不純物としてヒ素等を注入する。これに
より、所定のエミッタ電極が形成される。なお、この場
合、多結晶シリコン層5bの表面が膜厚が約1000Åの熱酸
化膜7aにより被覆されているので、全面にイオン注入を
行なっても多結晶シリコン層5bに不純物が添加されるこ
とはない。また、このとき、多結晶シリコン層（エミッ
タ電極）5aの直下のベース領域10の表面には前述の不純
物が拡散してエミッタ領域12が形成される。
をエッチングにより除去して多結晶シリコン層（エミッ
タ電極）5aを露出させた後に、熱酸化膜7aをマスクとし
てイオン注入法等により多結晶シリコン層5aに第２の不
純物を注入する。例えば、イオンエネルギーが約70ke
V、ドーズ量が約1.0×1016cm-3の条件にて多結晶シリコ
ン層5aに第２の不純物としてヒ素等を注入する。これに
より、所定のエミッタ電極が形成される。なお、この場
合、多結晶シリコン層5bの表面が膜厚が約1000Åの熱酸
化膜7aにより被覆されているので、全面にイオン注入を
行なっても多結晶シリコン層5bに不純物が添加されるこ
とはない。また、このとき、多結晶シリコン層（エミッ
タ電極）5aの直下のベース領域10の表面には前述の不純
物が拡散してエミッタ領域12が形成される。
本実施例によれば、フォトリソグラフィ技術を使用し
て形成したシリコン窒化膜６をマスクとして多結晶シリ
コン層（抵抗素子）5bにリン（第１の不純物）を選択的
に添加し、この多結晶シリコン層5b上に形成した熱酸化
膜7aをマスクとして多結晶シリコン層（エミッタ電極）
5aにヒ素（第２の不純物）を選択的に添加することがで
きる。従って、フォトリソグラフィ技術を使用したマス
クパターンの形成工程を従来に比して１工程削減するこ
とができる。また、多結晶シリコン層5aにヒ素を添加す
る際に使用するマスク（熱酸化膜7a）を多結晶シリコン
層5b上に自己整合的に形成することができるので、マス
クパターンの位置がずれることはなく、素子の位置ずれ
による不良が発生することを容易に防止できる。
て形成したシリコン窒化膜６をマスクとして多結晶シリ
コン層（抵抗素子）5bにリン（第１の不純物）を選択的
に添加し、この多結晶シリコン層5b上に形成した熱酸化
膜7aをマスクとして多結晶シリコン層（エミッタ電極）
5aにヒ素（第２の不純物）を選択的に添加することがで
きる。従って、フォトリソグラフィ技術を使用したマス
クパターンの形成工程を従来に比して１工程削減するこ
とができる。また、多結晶シリコン層5aにヒ素を添加す
る際に使用するマスク（熱酸化膜7a）を多結晶シリコン
層5b上に自己整合的に形成することができるので、マス
クパターンの位置がずれることはなく、素子の位置ずれ
による不良が発生することを容易に防止できる。
第２図（ａ）乃至（ｃ）は本発明の第２の実施例に係
る半導体装置の製造方法を工程順に示す断面図である。
第２図（ａ）乃至（ｃ）において第１図（ａ）乃至
（ｄ）と同一物には同一符号を付してその部分の詳細な
説明は省略する。
る半導体装置の製造方法を工程順に示す断面図である。
第２図（ａ）乃至（ｃ）において第１図（ａ）乃至
（ｄ）と同一物には同一符号を付してその部分の詳細な
説明は省略する。
先ず、第２図（ａ）に示すように、ベース領域10上の
層間絶縁膜４を選択的に除去して開口部を形成した後
に、全面に多結晶シリコン層を形成する。次に、この多
結晶シリコン層を選択的に除去して前記開口部を含む領
域に多結晶シリコン層5cをパターン形成する。この多結
晶シリコン層5cは、後工程において所定の不純物を添加
することにより、エミッタ電極及びこのエミッタ電極に
接続される抵抗素子となる。次に、全面にシリコン窒化
膜６及びフォトレジスト膜8aを順次被着した後に、フォ
トレジスト膜8aを選択的にパターニングし、多結晶シリ
コン層5cの抵抗素子形成予定領域上のシリコン窒化膜６
を選択的に除去する。次いで、多結晶シリコン層5cのエ
ミッタ電極形成予定領域を被覆するシリコン窒化膜６を
マスクとして多結晶シリコン層5cの抵抗素子形成予定領
域に第１の不純物を注入する。これにより、多結晶シリ
コン層5cの抵抗素子形成予定領域に所定の抵抗素子を形
成する。
層間絶縁膜４を選択的に除去して開口部を形成した後
に、全面に多結晶シリコン層を形成する。次に、この多
結晶シリコン層を選択的に除去して前記開口部を含む領
域に多結晶シリコン層5cをパターン形成する。この多結
晶シリコン層5cは、後工程において所定の不純物を添加
することにより、エミッタ電極及びこのエミッタ電極に
接続される抵抗素子となる。次に、全面にシリコン窒化
膜６及びフォトレジスト膜8aを順次被着した後に、フォ
トレジスト膜8aを選択的にパターニングし、多結晶シリ
コン層5cの抵抗素子形成予定領域上のシリコン窒化膜６
を選択的に除去する。次いで、多結晶シリコン層5cのエ
ミッタ電極形成予定領域を被覆するシリコン窒化膜６を
マスクとして多結晶シリコン層5cの抵抗素子形成予定領
域に第１の不純物を注入する。これにより、多結晶シリ
コン層5cの抵抗素子形成予定領域に所定の抵抗素子を形
成する。
次に、第２図（ｂ）に示すように、耐酸化性を有する
シリコン窒化膜６をマスクとして多結晶シリコン層5cを
熱酸化して多結晶シリコン層5cの抵抗素子領域上に熱酸
化膜7aを形成する。
シリコン窒化膜６をマスクとして多結晶シリコン層5cを
熱酸化して多結晶シリコン層5cの抵抗素子領域上に熱酸
化膜7aを形成する。
次に、第２図（ｃ）に示すように、シリコン窒化膜６
を除去して多結晶シリコン層5cのエミッタ電極形成予定
領域を露出させる。その後、熱酸化膜7aをマスクとして
多結晶シリコン層5cのエミッタ電極形成予定領域に第２
の不純物を添加する。これにより、多結晶シリコン層5c
のエミッタ電極形成予定領域に所定のエミッタ電極を形
成する。また、このとき、多結晶シリコン層5cのエミッ
タ電極領域の直下のベース領域10の表面には前述の不純
物が拡散してエミッタ領域12が形成される。
を除去して多結晶シリコン層5cのエミッタ電極形成予定
領域を露出させる。その後、熱酸化膜7aをマスクとして
多結晶シリコン層5cのエミッタ電極形成予定領域に第２
の不純物を添加する。これにより、多結晶シリコン層5c
のエミッタ電極形成予定領域に所定のエミッタ電極を形
成する。また、このとき、多結晶シリコン層5cのエミッ
タ電極領域の直下のベース領域10の表面には前述の不純
物が拡散してエミッタ領域12が形成される。
本実施例においても、フォトリソグラフィ技術により
形成したシリコン窒化膜６をマスクとして多結晶シリコ
ン層5cの抵抗素子形成予定領域に第１の不純物を選択的
に添加し、この多結晶シリコン層5cの抵抗素子領域上に
形成した熱酸化膜7bをマスクとして多結晶シリコン層5c
のエミッタ電極形成予定領域に第２の不純物を選択的に
添加することができる。従って、第１の実施例と同様に
して、フォトリソグラフィ工程を削減することができる
と共に、マスクパターンを自己整合的に形成することに
より素子の位置ずれによる不良が発生することを容易に
防止できる。
形成したシリコン窒化膜６をマスクとして多結晶シリコ
ン層5cの抵抗素子形成予定領域に第１の不純物を選択的
に添加し、この多結晶シリコン層5cの抵抗素子領域上に
形成した熱酸化膜7bをマスクとして多結晶シリコン層5c
のエミッタ電極形成予定領域に第２の不純物を選択的に
添加することができる。従って、第１の実施例と同様に
して、フォトリソグラフィ工程を削減することができる
と共に、マスクパターンを自己整合的に形成することに
より素子の位置ずれによる不良が発生することを容易に
防止できる。
［発明の効果］ 以上説明したように本発明によれば、耐酸化膜をマス
クとして抵抗素子となる第２の多結晶シリコン層に第１
の不純物を選択的に添加し、前記第２の多結晶シリコン
層上に形成した酸化膜をマスクとしてエミッタ電極とな
る第１の多結晶シリコン層に第２の不純物を選択的に添
加するから、フォトリソグラフィ技術等を使用したマス
クパターンの形成工程を削減することができ、複雑な製
造工程を簡略化できる。また、マスクパターンとなる酸
化膜を第２の多結晶シリコン層上に自己整合的に形成す
ることができるので、素子の位置ずれによる不良が発生
することを容易に防止できるという効果も奏する。
クとして抵抗素子となる第２の多結晶シリコン層に第１
の不純物を選択的に添加し、前記第２の多結晶シリコン
層上に形成した酸化膜をマスクとしてエミッタ電極とな
る第１の多結晶シリコン層に第２の不純物を選択的に添
加するから、フォトリソグラフィ技術等を使用したマス
クパターンの形成工程を削減することができ、複雑な製
造工程を簡略化できる。また、マスクパターンとなる酸
化膜を第２の多結晶シリコン層上に自己整合的に形成す
ることができるので、素子の位置ずれによる不良が発生
することを容易に防止できるという効果も奏する。
第１図（ａ）乃至（ｄ）は本発明の第１の実施例に係る
半導体装置の製造方法を工程順に示す断面図、第２図
（ａ）乃至（ｃ）は本発明の第２の実施例に係る半導体
装置の製造方法を工程順に示す断面図、第３図（ａ）乃
至（ｃ）は従来の半導体装置の製造方法を工程順に示す
断面図である。 1;半導体基板、2;フィールド酸化膜、3;コレクタ電極、
4;層間絶縁膜、5a,5b,5c;多結晶シリコン層、6;シリコ
ン窒化膜、7a,7b;熱酸化膜、8a,8b,8c;フォトレジスト
膜、10;ベース領域、11;コレクタ領域、12;エミッタ領
域
半導体装置の製造方法を工程順に示す断面図、第２図
（ａ）乃至（ｃ）は本発明の第２の実施例に係る半導体
装置の製造方法を工程順に示す断面図、第３図（ａ）乃
至（ｃ）は従来の半導体装置の製造方法を工程順に示す
断面図である。 1;半導体基板、2;フィールド酸化膜、3;コレクタ電極、
4;層間絶縁膜、5a,5b,5c;多結晶シリコン層、6;シリコ
ン窒化膜、7a,7b;熱酸化膜、8a,8b,8c;フォトレジスト
膜、10;ベース領域、11;コレクタ領域、12;エミッタ領
域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/73 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/06 H01L 27/08 H01L 29/68 - 29/737 H01L 27/04 H01L 21/33 - 21/331 H01L 21/822
Claims (2)
- 【請求項１】バイポーラトランジスタ及び抵抗素子を有
する半導体装置の製造方法において、半導体基板のエミ
ッタ電極形成予定領域及び抵抗素子形成予定領域に夫々
第１及び第２の多結晶シリコン層を選択的に形成する工
程と、全面に耐酸化膜を被着する工程と、前記耐酸化膜
を選択的に除去して前記第２の多結晶シリコン層を露出
させる工程と、前記耐酸化膜をマスクとして前記第２の
多結晶シリコン層に第１の不純物を選択的に添加する工
程と、前記耐酸化膜をマスクとして前記第２の多結晶シ
リコン層を選択的に酸化して前記第２の多結晶シリコン
層上に酸化膜を形成する工程と、前記耐酸化膜を除去し
て前記第１の多結晶シリコン層を露出させる工程と、前
記酸化膜をマスクとして前記第１の多結晶シリコン層に
第２の不純物を選択的に添加する工程とを有することを
特徴とする半導体装置の製造方法。 - 【請求項２】前記第１及び第２の多結晶シリコン層は相
互に接続して形成することを特徴とする請求項１に記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2104463A JP3013385B2 (ja) | 1990-04-20 | 1990-04-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2104463A JP3013385B2 (ja) | 1990-04-20 | 1990-04-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH043432A JPH043432A (ja) | 1992-01-08 |
| JP3013385B2 true JP3013385B2 (ja) | 2000-02-28 |
Family
ID=14381284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2104463A Expired - Lifetime JP3013385B2 (ja) | 1990-04-20 | 1990-04-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3013385B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07122713A (ja) * | 1993-10-26 | 1995-05-12 | Nec Corp | 半導体装置 |
-
1990
- 1990-04-20 JP JP2104463A patent/JP3013385B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH043432A (ja) | 1992-01-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4280854A (en) | Method of manufacturing a semiconductor device having conductive and insulating portions formed of a common material utilizing selective oxidation and angled ion-implantation | |
| JPH0846139A (ja) | ポリシリコン抵抗器とその作成法 | |
| US3933528A (en) | Process for fabricating integrated circuits utilizing ion implantation | |
| US5420058A (en) | Method of making field effect transistor with a sealed diffusion junction | |
| JP2630874B2 (ja) | 半導体集積回路の製造方法 | |
| JP3199847B2 (ja) | 半導体装置およびその製造方法 | |
| US5869380A (en) | Method for forming a bipolar junction transistor | |
| JP3013385B2 (ja) | 半導体装置の製造方法 | |
| US5946577A (en) | Method of manufacturing semiconductor device | |
| JP2762473B2 (ja) | 半導体装置の製造方法 | |
| EP0688049B1 (en) | Process for manufacturing semiconductor bicmos device | |
| JP3360970B2 (ja) | 半導体装置の製造方法 | |
| JP3092854B2 (ja) | 半導体デバイス用のセルフアラインメント技術 | |
| JPS6336140B2 (ja) | ||
| JPH04290273A (ja) | 窒化シリコンコンデンサの製造方法 | |
| JPH0126184B2 (ja) | ||
| JP3219712B2 (ja) | 半導体装置の製造方法 | |
| JPH0654794B2 (ja) | 半導体集積回路 | |
| JP2517380B2 (ja) | 半導体集積回路の製造方法 | |
| JP3068733B2 (ja) | 半導体装置の製造方法 | |
| JP2995231B2 (ja) | アナログ用ポリシリコンキャパシタの製造方法 | |
| JPH05291506A (ja) | 半導体集積回路装置及びその製造方法 | |
| JPH0475346A (ja) | 半導体装置の製造方法 | |
| JP2849287B2 (ja) | 半導体装置の製造方法 | |
| JPS63114261A (ja) | トランジスタ用の自己整合型ベース分路 |