JP3219712B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
プロセスに適したホトマスクのアライメントマークを具
備した半導体装置の製造方法に関し、詳しくは半導体ウ
ェハの洗浄工程においてアライメントマークに付着する
ウォーターマークの防止に関する。
スト工程、エッチング工程、拡散工程等を組み合わせ、
これを多数回繰り返すことで所望の回路機能を半導体チ
ップ上に作り込んでいる。この時のホトマスクの合わせ
精度は、半導体装置の集積度を決定付ける重要な要素で
あり、マスクの合わせ精度を向上することは即集積度を
向上できることを意味する。
ウェハ1上のあらかじめ決められた領域に半導体チップ
と同じ面積でターゲットエリア2を形成し、この中に図
4(B)に示すような山形のアライメントマーク3を作
り込み、該アライメントマーク3を露光装置側でスキャ
ン認識することによって半導体ウェハ1の位置あわせを
行っている。また、1回の拡散工程で図4(B)に示す
ように次工程で使用する為のアライメントマーク3aを
同時に作り込み、図4(C)に示すように次の工程では
更に次工程で使用するためのアライメントマーク3bを
形成するというように、常に前工程で形成したアライメ
ントマーク3を基準にして、マスク合わせを行うような
手法を採っていた。これは、工程を重ねる毎に熱酸化膜
を成長させるので、該酸化膜により過去に形成したアラ
イメントマーク3が徐々に不鮮明になるからである。
マークをも更新する従来の手法では、1回のマスク合わ
せ工程の合わせ誤差が累積されることから、最初の工程
と最後の工程とは前記累積する誤差の分だけ余裕度を持
たせた設計をしなければならず、これが集積度の向上を
阻害する一因になっていた。そこで、半導体装置製造の
初期に形成したアライメントマーク3を最後の工程まで
利用するようなプロセスを検討する事になった。斯かる
プロセスは、アライメントマーク3の段差を不鮮明にす
るような工程を省くことから検討が進められ、イオン注
入と非酸化性雰囲気内での拡散処理を駆使し、アライメ
ントマーク3上に新たな熱酸化膜を形成しないようにす
ることで、初期に形成したアライメントマーク3を最後
の工程まで利用しようとしたものである。合わせ誤差の
累積が無くなるので、飛躍的に集積度を向上できる。
によってシリコン表面に現れる段差によって構成されて
おり、これは集積回路内部のある拡散工程で、合アライ
メントマーク3となるべき線状の領域に不純物を拡散せ
ず、その周囲には不純物を拡散することにより、アライ
メントマーク3の部分だけを周囲から凸状に突起させる
ことにより形成している。
拡散工程で全工程用のアライメントマーク3を形成する
ことは、ターゲットエリア2内部のほぼ全部に不純物を
拡散することになるので、ターゲットエリア2のほぼ全
表面にわたってシリコン表面を露出することになる。な
お、シリコン表面は疎水性を示し、シリコン酸化膜表面
は親水性を示す。
エッチング後の洗浄・乾燥工程でターゲットエリア2表
面を被覆していた洗浄液がまとまって大きな水滴とな
り、親水性の部分、即ちアライメントマーク3のシリコ
ン酸化膜付近に付着し、そのまま乾燥すると図5に示し
たようにウォーターマーク4となって残留する事が明ら
かになった。
他であることが確認されており、これは露光装置のスキ
ャン光を散乱させるので、その結果ウェハ1の位置あわ
せができなくなる欠点があった。
題に鑑みなされたもので、ターゲットエリア内に複数個
のアライメントマークを形成する際に、個々のアライメ
ントマーク毎にシリコン酸化膜による囲みパターンを設
けることにより、ウォーターマークの発生を防止した半
導体装置の製造方法を提供する物である。
被覆する洗浄液が囲みパターン毎に分割されるので、囲
みパターン毎に水滴を作ったとしても洗浄液の絶対量が
少なく、露光工程を阻害するほどの大きさに成長するこ
とがない。
バイポーラ型集積回路を例に取り図面を参照しながら詳
細に説明する。図1、図2は半導体ウェハ1上のターゲ
ットエリア2部分の断面図である。先ず、図4(A)に
示したのと同様の半導体ウェハ1を準備する。準備した
段階の半導体ウェハ1はP型のシリコン半導体基板から
成り、結晶方位に従ったオリエンテーションフラット5
を具備している。
リコン半導体基板11表面にアンチモンを選択拡散する
ことによりN+埋め込み層(図示せず)を形成する。こ
の工程は最初の工程であるから、位置あわせは半導体ウ
ェハ1のオリエンテーションフラット5を基準にして行
う。次いで半導体基板11の上にN型のエピタキシャル
層12を積層する。N+埋め込み層形成時に、半導体ウ
ェハ1のターゲットエリア2の一部にもN+拡散を行っ
て基板11表面に段差を形成しておき、この段差に従っ
てエピタキシャル層12表面に現れた段差を次工程の位
置あわせ用の基準とする。そして、エピタキシャル層1
2表面を熱酸化して膜厚2000Å程度の酸化膜13を
形成する。なお、バイポーラ型集積回路にあっては基板
11上にエピタキシャル層12を形成したものも半導体
ウェハとして定義される。
12形成後の最初の拡散工程として、酸化膜13表面に
ホトレジスト膜をスピンオンコートにより形成し、これ
を前記埋め込み層の段差を利用してホトマスクの位置あ
わせを行い、露光、現像することによりレジストマスク
14を形成する。そして沸酸により酸化膜13を選択的
に除去してエピタキシャル層12表面を露出する。その
後、レジストマスク14を除去するためにウェハを硫酸
で洗浄し、更にウェハ表面に残った硫酸を洗浄するため
に純水洗浄を数十秒行い、乾燥処理する。
アライメントマークを形成するためのものであり、周囲
の酸化膜13bはアライメントマークを囲む囲みパター
ンを形成するためのものである。詳細は後述する。図1
(C)を参照して、表面にシランガスを用いて拡散源と
してのリングラス膜15を堆積し、初期拡散によりエピ
タキシャル層12表面にN+初期拡散層16を形成す
る。
を沸酸洗浄により除去し、純水による洗浄工程を経た
後、拡散炉で熱処理を加えることにより初期拡散層16
を引き延ばし拡散してN+拡散層17を形成する。N+
拡散層17は、例えばバイポーラ型NPNトランジスタ
のコレクタ低抵抗取り出し領域として用いられる。本工
程は酸化性雰囲気中での処理により、エピタキシャル層
12表面に酸化膜18を成長させる。シリコン表面が露
出するN+拡散層17上ではエピタキシャル層12表面
のシリコン(Si)と雰囲気中の酸素(O2)とが結合
することにより酸化膜18を形成するので、表面のシリ
コンが消費され、その結果酸化膜18との界面が図示す
るように約50Å程度掘り下げられる。この段差が拡散
段差19であり、アライメントマークを形成するもので
ある。
化膜18を一旦完全に除去する。その後再度熱酸化して
エピタキシャル層12表面に比較的薄い膜厚500Å程
度の熱酸化膜を形成する。この酸化膜は以降の工程を進
めるときの保護膜としての機能を持つ。そして、以降の
拡散工程を行うときは、エピタキシャル層12上にレジ
ストマスクを形成し、該レジストマスクによって不純物
を選択的にイオン注入し、レジストマスク除去後、イオ
ン注入した不純物を非酸化性の雰囲気中で熱処理するこ
とにより必要な拡散層を形成する。そして、上記レジス
トマスクの形成と非酸化性の雰囲気中での熱処理を繰り
返すことにより回路素子を形成する。レジストマスクの
形成時には、N+拡散層17形成時に形成した拡散段差
19によるアライメントマークを用いてホトマスクの位
置あわせを行う。この様なプロセスでは、エピタキシャ
ル層12表面の酸化膜が成長しないので、拡散段差19
がダレることなく、最後の工程まで鮮明に残すことが可
能となる。
段差19を拡散工程の最後までアライメントマークとし
て利用することにより、従来の位置あわせ誤差の累積が
ないので、高精度の位置あわせが可能となり、素子の高
集積化が可能となる。なお、拡散工程を全て終了した後
は電極配線の形成工程になる。電極配線野形成ではアル
ミ材料や層間絶縁膜材料を被覆させるので、熱酸化膜を
成長させないとはいえアライメントマークの段差が不鮮
明になる。従って、電極配線工程以降は、従来と同様に
後工程のためのアライメント膜を常に更新していくとい
うような手法を採る。
2を示す平面図である。形成する位置は図4(A)と同
じである。ターゲットエリア2内部の領域20は埋め込
み層形成等の位置あわせマークを形成するための領域と
して使用された領域である。従ってN+拡散層17形成
後は使用しない。そして、図1(B)の工程で、酸化膜
13aによりアライメントマーク21a〜21fを、酸
化膜13bにより囲みパターン22を形成する。アライ
メントマーク21a〜21fは同形状で複数個同時に形
成する。これはアライメントマークを常時更新する従来
プロセスとの位置の整合性を確保するためであり、これ
により露光装置の共用化が図られる。そして例えばAと
いう拡散工程ではアライメントマーク21aを利用し、
Bという拡散工程ではアライメントマーク21bを利用
するというように、各々の工程で利用するアライメント
マーク21a〜21fを変えるものである。
個々の位置あわせパターン21a〜21fの各々を囲み
パターン22で取り囲むパターンとする。図中斜線部分
は酸化膜13の残存部分、白抜き部分はN+拡散層17
を形成する部分を示す。囲みパターン22の部分は酸化
膜13bが残っている親水性の部分であるので、図1
(B)の酸化膜13エッチング後の洗浄工程、及び図1
(C)のリングラス除去工程後の洗浄工程で、ターゲッ
トエリアの表面を被覆する水分が囲みパターン22毎に
分割され、分割された量だけの水分が囲みパターン22
の酸化膜13bまたはアライメントマーク21の酸化膜
13aに付着することになる。仮に水分が水滴となって
これらの酸化膜13a、13bに付着しても、その絶対
量が少ないので、アライメントマーク21そのもののパ
ターンを覆うようなウォーターマークは発生せず、露光
装置での従来の弊害を完全に防止できる。
開口するようなプロセスとしたときでも、囲みパターン
22を設けることによりアライメントマーク21に付着
するウォーターマーク4の発生を防止することができ
る。
ば、囲みパターン22を設けることによりアライメント
マーク21に付着するウォーターマーク4の発生を防止
することができる利点を有する。これによりプロセスの
初期に形成したアライメントマークを最後の拡散工程ま
で利用するようなプロセスを確立することができ、集積
回路の高集積化に大幅に寄与できる利点を有する。
る。
る。
Claims (3)
- 【請求項1】 複数箇所にターゲットエリアを具備する
半導体ウェハを準備する工程と、 前記半導体ウェハの表面にシリコン酸化膜を形成する工
程と、 前記ターゲットエリア内の前記シリコン酸化膜を開口し
て、アライメントマークとなる部分に前記シリコン酸化
膜を残し、その周囲のシリコン酸化膜を除去する工程
と、 前記開口部から不純物拡散を行う工程と、 前記不純物拡散により形成したシリコン表面の段差をア
ライメントマークとして、次の拡散工程のマスク合わせ
を行う半導体装置の製造方法において、 前記ターゲットエリア内に前記アライメントマークを複
数個作り込むと共に、前記シリコン酸化膜を開口する工
程において、前記アライメントマークの各々の周囲にシ
リコン酸化膜による囲みパターンを形成したことを特徴
とする半導体装置の製造方法。 - 【請求項2】 前記不純物拡散を行う工程により、以降
の工程で使用するアライメントマークの殆どを形成する
ことを特徴とする請求項1記載の半導体装置の製造方
法。 - 【請求項3】 前記アライメントマークを形成する工程
以降の拡散工程の殆どを、イオン注入と非酸化性雰囲気
内における拡散処理で処理することを特徴とする請求項
1記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1913697A JP3219712B2 (ja) | 1997-01-31 | 1997-01-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1913697A JP3219712B2 (ja) | 1997-01-31 | 1997-01-31 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10213894A JPH10213894A (ja) | 1998-08-11 |
JP3219712B2 true JP3219712B2 (ja) | 2001-10-15 |
Family
ID=11991053
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP1913697A Expired - Fee Related JP3219712B2 (ja) | 1997-01-31 | 1997-01-31 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
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JP (1) | JP3219712B2 (ja) |
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---|---|---|---|---|
CN1303663C (zh) * | 2003-12-30 | 2007-03-07 | 中芯国际集成电路制造(上海)有限公司 | 评估半导体制程的方法 |
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1997
- 1997-01-31 JP JP1913697A patent/JP3219712B2/ja not_active Expired - Fee Related
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