JPH04171979A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH04171979A JPH04171979A JP2301543A JP30154390A JPH04171979A JP H04171979 A JPH04171979 A JP H04171979A JP 2301543 A JP2301543 A JP 2301543A JP 30154390 A JP30154390 A JP 30154390A JP H04171979 A JPH04171979 A JP H04171979A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0821—Collector regions of bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/975—Substrate or mask aligning feature
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、高不純物濃度の埋め込み半導体層上に形成
された同一導電型の低不純物濃度のエピタキシャル層の
厚みを隣接する回路領域間で異ならせた半導体装置およ
びその製造方法に関する。
された同一導電型の低不純物濃度のエピタキシャル層の
厚みを隣接する回路領域間で異ならせた半導体装置およ
びその製造方法に関する。
例えば、バイポーラトランジスタを用いたランダムアク
セスメモリでは、放射線による情報反転、いわゆるソフ
トエラーを防止するために、メモリセルを構成するトラ
ンジスタのコレクタ・ベース接合容量はある程度大きい
ことが望まれる。一方、メモリの動作速度を決定する周
辺回路を構成するトランジスタは、高速動作実現の観点
から、そのコレクタ・ベース接合容量は小さい方が望ま
しい。
セスメモリでは、放射線による情報反転、いわゆるソフ
トエラーを防止するために、メモリセルを構成するトラ
ンジスタのコレクタ・ベース接合容量はある程度大きい
ことが望まれる。一方、メモリの動作速度を決定する周
辺回路を構成するトランジスタは、高速動作実現の観点
から、そのコレクタ・ベース接合容量は小さい方が望ま
しい。
第５図は、上記２つの条件を満足するように形成された
従来の半導体装置の一例を示す断面図である。図におい
て、ｐ−型半導体基板１上には高不純物濃度のｎ＋型埋
め込み半導体層２が形成され、その上に低不純物濃度の
ｎ−型エピタキシャル層３が形成されている。エピタキ
シャル層３の膜厚は、メモリセル領域で比較的薄く、周
辺回路領域で比較的厚くなるようにされている。メモリ
セル領域と周辺回路領域は溝型分離層５により複数の素
子領域に分離され、それらの素子領域の所定ノモのには
、ｎ−型エピタキシャル層３の表面にｐ型拡散層４か形
成されている。ｎ−型エピタキシャル層３はトランジス
タのコレクタとして働き、ｐ型拡散層４はヘースとして
働く。
従来の半導体装置の一例を示す断面図である。図におい
て、ｐ−型半導体基板１上には高不純物濃度のｎ＋型埋
め込み半導体層２が形成され、その上に低不純物濃度の
ｎ−型エピタキシャル層３が形成されている。エピタキ
シャル層３の膜厚は、メモリセル領域で比較的薄く、周
辺回路領域で比較的厚くなるようにされている。メモリ
セル領域と周辺回路領域は溝型分離層５により複数の素
子領域に分離され、それらの素子領域の所定ノモのには
、ｎ−型エピタキシャル層３の表面にｐ型拡散層４か形
成されている。ｎ−型エピタキシャル層３はトランジス
タのコレクタとして働き、ｐ型拡散層４はヘースとして
働く。
いま、ｐ型拡散層４の深さかメモリセル領域と周辺回路
領域で同じであるとすると、ｐ型拡散層４とｎ＋型埋め
込み半導体層２との距離は、周辺回路領域と比べてメモ
リセル領域で小さくなる。
領域で同じであるとすると、ｐ型拡散層４とｎ＋型埋め
込み半導体層２との距離は、周辺回路領域と比べてメモ
リセル領域で小さくなる。
したかって、コレクタ・ベース接合の空乏層幅も、周辺
回路領域に比べてメモリセル領域で狭くなり、結果とし
て、周辺回路領域のコレクタ・ベース接合容量Ｃ２を小
さく保ったまま、メモリセル領域のコレクタ・ベース接
合容量Ｃ１を大きくすることが可能になる。
回路領域に比べてメモリセル領域で狭くなり、結果とし
て、周辺回路領域のコレクタ・ベース接合容量Ｃ２を小
さく保ったまま、メモリセル領域のコレクタ・ベース接
合容量Ｃ１を大きくすることが可能になる。
次に、第６Ａ図ないし第６Ｆ図を参照しつつ、第５図の
半導体装置の製造方法について説明する。
半導体装置の製造方法について説明する。
まず、第６Ａ図に示すように、ｐ〜型半導体基板１の表
面にｎ型不純物をイオン注入し、注入した不純物を熱拡
散することによりｎ＋型埋め込み半導体層２を形成する
。続いて、第６Ｂ図に示すように、埋め込み半導体層２
上にｎ−型エピタキシャル層３を成長させる。そして、
第６Ｃ図に示すように、エピタキシャル層３上に酸化膜
１０１を形成し、さらにその上に、周辺回路領域たけに
、窒化膜１０２を形成する。
面にｎ型不純物をイオン注入し、注入した不純物を熱拡
散することによりｎ＋型埋め込み半導体層２を形成する
。続いて、第６Ｂ図に示すように、埋め込み半導体層２
上にｎ−型エピタキシャル層３を成長させる。そして、
第６Ｃ図に示すように、エピタキシャル層３上に酸化膜
１０１を形成し、さらにその上に、周辺回路領域たけに
、窒化膜１０２を形成する。
次に、第６Ｄ図に示すように、窒化膜１０２をマスクと
する選択酸化により、メモリセル領域に酸化膜１０３を
形成し、これによりｎ−型エピタキシャル層３の厚みを
メモリセル領域において薄くする。酸化膜１０３の膜厚
は、ｎ−型エピタキシャル層３の薄くしたい厚みの約１
１０．４５倍だけ必要なことが知られている。そして、
第６Ｅ図に示すように、窒化膜１０２および酸化膜１０
１．１０３を全面除去する。このときｎ−型エピタキシ
ャル層３の表面に形成された段差は、後工程において位
置合せマークとして用いられる。すなわち、第６Ｅ図の
工程のあと、第６Ｆ図に示すように、ｎ−型エピタキシ
ャル層３０表面からｐ−型半導体基板１に達する深さの
溝型分離層５が形成されるわけであるが、例えばこの工
程において、溝パターン転写のためのフォトマスクの位
置合せに上記段差が利用される。しかる後、溝型分離層
５により分離された素子領域の必要なものにトランジス
タを形成することにより、第５図の構造となる。
する選択酸化により、メモリセル領域に酸化膜１０３を
形成し、これによりｎ−型エピタキシャル層３の厚みを
メモリセル領域において薄くする。酸化膜１０３の膜厚
は、ｎ−型エピタキシャル層３の薄くしたい厚みの約１
１０．４５倍だけ必要なことが知られている。そして、
第６Ｅ図に示すように、窒化膜１０２および酸化膜１０
１．１０３を全面除去する。このときｎ−型エピタキシ
ャル層３の表面に形成された段差は、後工程において位
置合せマークとして用いられる。すなわち、第６Ｅ図の
工程のあと、第６Ｆ図に示すように、ｎ−型エピタキシ
ャル層３０表面からｐ−型半導体基板１に達する深さの
溝型分離層５が形成されるわけであるが、例えばこの工
程において、溝パターン転写のためのフォトマスクの位
置合せに上記段差が利用される。しかる後、溝型分離層
５により分離された素子領域の必要なものにトランジス
タを形成することにより、第５図の構造となる。
以上説明したように、従来技術においては、メモリセル
領域のトランジスタのコレクタ・ベース接合容量を周辺
回路領域のそれと比べて大きくする目的で、メモリセル
領域のｎ−型エピタキシャル層３を削り、周辺回路領域
よりも薄くしていたため、メモリセル領域と周辺回路領
域との間でｎ−型エピタキシャル層３の表面に段差が生
じていた。このエピタキシャル層３の表面段差は、後工
程の位置合せマークとしては必要であるが、一方で次に
述べるような問題点を招来していた。
領域のトランジスタのコレクタ・ベース接合容量を周辺
回路領域のそれと比べて大きくする目的で、メモリセル
領域のｎ−型エピタキシャル層３を削り、周辺回路領域
よりも薄くしていたため、メモリセル領域と周辺回路領
域との間でｎ−型エピタキシャル層３の表面に段差が生
じていた。このエピタキシャル層３の表面段差は、後工
程の位置合せマークとしては必要であるが、一方で次に
述べるような問題点を招来していた。
すなわち、フォトレジスト膜をスピンコードした際、上
記段差近傍の下段部分におけるフォトレジスト膜厚が他
の領域よりも厚くなるため、感光。
記段差近傍の下段部分におけるフォトレジスト膜厚が他
の領域よりも厚くなるため、感光。
現像後のフォトレジストのパターン寸法が段差近傍の下
段部分とその他の領域とて異なってしまう。
段部分とその他の領域とて異なってしまう。
第７図はこの様な問題点の一例を図示した断面図であり
、ｎ−型エピタキシャル層３上に絶縁膜６を形成後、さ
らにその上にフォトレジスト膜７をスピンコードし、し
かる後、絶縁膜６に開孔を形成すべく、所望の開孔パタ
ーンに従ってフォトレジスト膜７を感光、現像した状態
を示す。図示のように、ｎ−型エピタキシャル層３の段
差近傍の下段部分におけるフォトレジスト膜７の膜厚Ｒ
２は、段差から遠く離れた下段および上段部分の膜厚Ｒ
およびＲ３に比べて厚くなっているため、■ 感光、現像後のパターン寸法（パターン幅）は、膜厚Ｒ
部分のパターン幅Ｓ が膜厚Ｒ，Ｒ３部分のパターン幅
Ｓ 、Ｓ に比べて狭くなってしまっている。その結果
、フォトレジスト膜７をマスクとして絶縁膜６をエツチ
ングして開孔を形成すると、膜厚Ｒ２の部分で所望の開
孔幅が得られないという問題点があった。
、ｎ−型エピタキシャル層３上に絶縁膜６を形成後、さ
らにその上にフォトレジスト膜７をスピンコードし、し
かる後、絶縁膜６に開孔を形成すべく、所望の開孔パタ
ーンに従ってフォトレジスト膜７を感光、現像した状態
を示す。図示のように、ｎ−型エピタキシャル層３の段
差近傍の下段部分におけるフォトレジスト膜７の膜厚Ｒ
２は、段差から遠く離れた下段および上段部分の膜厚Ｒ
およびＲ３に比べて厚くなっているため、■ 感光、現像後のパターン寸法（パターン幅）は、膜厚Ｒ
部分のパターン幅Ｓ が膜厚Ｒ，Ｒ３部分のパターン幅
Ｓ 、Ｓ に比べて狭くなってしまっている。その結果
、フォトレジスト膜７をマスクとして絶縁膜６をエツチ
ングして開孔を形成すると、膜厚Ｒ２の部分で所望の開
孔幅が得られないという問題点があった。
この発明は上記問題点を解消するためになされたもので
、第１．第２領域間でエピタキシャル層の表面に高さの
差を生しることなく、第１領域のエピタキシャル層の膜
厚を第２領域のそれよりも薄くでき、かつ、後工程のた
めの位置合せマークも残すことができる半導体装置およ
びその製造方法を得ることを目的とする。
、第１．第２領域間でエピタキシャル層の表面に高さの
差を生しることなく、第１領域のエピタキシャル層の膜
厚を第２領域のそれよりも薄くでき、かつ、後工程のた
めの位置合せマークも残すことができる半導体装置およ
びその製造方法を得ることを目的とする。
この発明に係る半導体装置は、表面が比較的高く形成さ
れた第１領域と該第１領域に隣接し表面が比較的低く形
成された第２領域とを有する第１導電型の半導体基板と
、この半導体基板の第１゜第２領域上に形成された実質
的に均一厚さの比較的高不純物濃度の第２導電型の埋め
込み半導体層と、この埋め込み半導体層上に形成された
比較的低不純物濃度の第２導電型のエピタキシャル層と
を備え、該エピタキシャル層は、第１．第２領域におい
て同一高さでかつ第１．第２領域の境界部分で凹型また
は凸型の段差が設けられた表面を有して構成されている
。
れた第１領域と該第１領域に隣接し表面が比較的低く形
成された第２領域とを有する第１導電型の半導体基板と
、この半導体基板の第１゜第２領域上に形成された実質
的に均一厚さの比較的高不純物濃度の第２導電型の埋め
込み半導体層と、この埋め込み半導体層上に形成された
比較的低不純物濃度の第２導電型のエピタキシャル層と
を備え、該エピタキシャル層は、第１．第２領域におい
て同一高さでかつ第１．第２領域の境界部分で凹型また
は凸型の段差が設けられた表面を有して構成されている
。
一方、この発明に係る半導体装置の製造方法は、第１導
電型の半導体基板を準備する工程と、この半導体基板の
表面を選択的に除去することにより、該半導体基板に、
表面が比較的高く形成された第１領域と該第１領域に隣
接し表面が比較的低く形成された第２領域とを設ける工
程と、半導体基板の第１．第２領域上に実質的に均一厚
さの比較的高不純物濃度の第２導電型の埋め込み半導体
層を形成する工程と、この埋め込み半導体層上に比較的
低不純物濃度の第２導電型のエピタキシャル層を実質的
に均一厚さに成長させる工程と、第１領域におけるエピ
タキシャル層を選択的に除去することにより、エピタキ
シャル層の表面を第１、第２領域において同一高さにす
るとともに、該表面に第１．第２領域の境界部分で凹型
または凸型の段差を設ける工程とを備えて構成されてい
る。
電型の半導体基板を準備する工程と、この半導体基板の
表面を選択的に除去することにより、該半導体基板に、
表面が比較的高く形成された第１領域と該第１領域に隣
接し表面が比較的低く形成された第２領域とを設ける工
程と、半導体基板の第１．第２領域上に実質的に均一厚
さの比較的高不純物濃度の第２導電型の埋め込み半導体
層を形成する工程と、この埋め込み半導体層上に比較的
低不純物濃度の第２導電型のエピタキシャル層を実質的
に均一厚さに成長させる工程と、第１領域におけるエピ
タキシャル層を選択的に除去することにより、エピタキ
シャル層の表面を第１、第２領域において同一高さにす
るとともに、該表面に第１．第２領域の境界部分で凹型
または凸型の段差を設ける工程とを備えて構成されてい
る。
この発明における半導体基板は第１．第２領域間で段差
を有し、したがってその上に形成された均一厚さの埋め
込み半導体層の表面も第１．第２領域間で段差を有して
いる。このため、埋め込み半導体層上に形成されたエピ
タキシャル層の表面に第１．第２領域間で段差を生じる
ことなく、エピタキシャル層の膜厚を第１．第２領域間
で異ならせることができる。また、第１．第２領域の境
界部分においてエピタキシャル層の表面に設けられた凹
型あるいは凸型の段差が後工程のための位置合せマーク
となる。
を有し、したがってその上に形成された均一厚さの埋め
込み半導体層の表面も第１．第２領域間で段差を有して
いる。このため、埋め込み半導体層上に形成されたエピ
タキシャル層の表面に第１．第２領域間で段差を生じる
ことなく、エピタキシャル層の膜厚を第１．第２領域間
で異ならせることができる。また、第１．第２領域の境
界部分においてエピタキシャル層の表面に設けられた凹
型あるいは凸型の段差が後工程のための位置合せマーク
となる。
第１図は、この発明による半導体装置の一実施例を示す
断面図である。図において、ｐ−型半導体基板１１の表
面には、メモリセル領域と周辺回路領域とで段差が設け
られている。すなわち、ｐ−型半導体基板１１の表面は
メモリセル領域において高く、周辺回路領域において低
く形成されている。このｐ−型半導体基板１１の表面上
には、実質的に均一厚さの高不純物濃度のｎ＋型埋め込
み半導体層１２が形成されている。したがって、埋め込
み半導体層１２の表面も、メモリセル領域と周辺回路領
域とで段差を有することになる。
断面図である。図において、ｐ−型半導体基板１１の表
面には、メモリセル領域と周辺回路領域とで段差が設け
られている。すなわち、ｐ−型半導体基板１１の表面は
メモリセル領域において高く、周辺回路領域において低
く形成されている。このｐ−型半導体基板１１の表面上
には、実質的に均一厚さの高不純物濃度のｎ＋型埋め込
み半導体層１２が形成されている。したがって、埋め込
み半導体層１２の表面も、メモリセル領域と周辺回路領
域とで段差を有することになる。
ｎ 型埋め込み半導体層１２の表面上には、低不純物濃
度のｎ−型エピタキシャル層１３が形成されている。エ
ピタキシャル層１３の表面はメモリセル領域と周辺回路
領域とで同一高さとされ、このためエピタキシャル層１
３の膜厚はメモリセル領域で薄＜（Ｅｌ）、周辺回路領
域で厚＜ （Ｅ２）なっている。また、エピタキシャル
層１３の表面には、メモリセル領域と周辺回路領域の境
界部分において、凹型の段差１６が設けられている。
度のｎ−型エピタキシャル層１３が形成されている。エ
ピタキシャル層１３の表面はメモリセル領域と周辺回路
領域とで同一高さとされ、このためエピタキシャル層１
３の膜厚はメモリセル領域で薄＜（Ｅｌ）、周辺回路領
域で厚＜ （Ｅ２）なっている。また、エピタキシャル
層１３の表面には、メモリセル領域と周辺回路領域の境
界部分において、凹型の段差１６が設けられている。
メモリセル領域と周辺回路は溝型分離層１５により複数
の素子領域に分離され、それらの素子領域の所定のもの
にはｎ−型エピタキシャル層１３の表面にｐ型拡散層１
４が形成されている。ｎ−型エピタキシャル層１３はト
ランジスタのコーレクタとして働き、ｐ型拡散層１４は
トランジスタのベースとして働く。
の素子領域に分離され、それらの素子領域の所定のもの
にはｎ−型エピタキシャル層１３の表面にｐ型拡散層１
４が形成されている。ｎ−型エピタキシャル層１３はト
ランジスタのコーレクタとして働き、ｐ型拡散層１４は
トランジスタのベースとして働く。
いま、ｐ型拡散層１４の深さがメモリセル領域と周辺回
路領域で同じであるとすると、ｐ型拡散層１４とｎ◆型
埋め込み半導体層１２との距離は、周辺回路領域と比べ
てメモリセル領域で小さくなる。したがって、コレクタ
・ベース接合の空乏層幅も、周辺回路領域に比べてメモ
リセル領域で狭くなり、結果として、周辺回路領域のコ
レクタ・ベース接合容量Ｃ２を小さく保ったまま、メモ
リセル領域のコレクタ・ベース接合容ＩＣ，を大きくす
ることかできる。
路領域で同じであるとすると、ｐ型拡散層１４とｎ◆型
埋め込み半導体層１２との距離は、周辺回路領域と比べ
てメモリセル領域で小さくなる。したがって、コレクタ
・ベース接合の空乏層幅も、周辺回路領域に比べてメモ
リセル領域で狭くなり、結果として、周辺回路領域のコ
レクタ・ベース接合容量Ｃ２を小さく保ったまま、メモ
リセル領域のコレクタ・ベース接合容ＩＣ，を大きくす
ることかできる。
さらに、メモリセル領域と周辺回路領域の境界部分にお
いて、ｎ−型エピタキシャル層１３の表面には凹型の段
差１６が設けられており、この段差１６が後工程におけ
る位置合せマークとして働く。
いて、ｎ−型エピタキシャル層１３の表面には凹型の段
差１６が設けられており、この段差１６が後工程におけ
る位置合せマークとして働く。
次に、第２Ａ図ないし第２Ｈ図を参照しつつ、第１図の
半導体装置の製造方法の一実施例について説明する。ま
ず、第２Ａ図に示すように、ｐ−型半導体基板ｌｌ上に
例えば熱酸化により酸化膜１１１を形成し、さらにその
上に、メモリセル領域だけに、例えば選択ＣＶＤにより
窒化膜１１２を形成する。次に、第２Ｂ図に示すように
、窒化膜１１２をマスクとする選択酸化（ＬＯＣＯ８）
により、周辺回路領域に酸化膜１１３を形成し、これに
よりｐ−型半導体基板１１の厚みを周辺回路領域におい
て薄くする。酸化膜１１３の膜厚は、ｐ″″型半導体基
板１１の薄くしたい厚みの約１１０．４５倍だけ必要な
ことが知られている。例えば、シリコン基板より成る半
導体基板１１を０゜４μｍ削るためには、９５０”Ｃ，
約３００分の水蒸気酸化により０．８９μｍの酸化膜１
１３を形成すればよい。
半導体装置の製造方法の一実施例について説明する。ま
ず、第２Ａ図に示すように、ｐ−型半導体基板ｌｌ上に
例えば熱酸化により酸化膜１１１を形成し、さらにその
上に、メモリセル領域だけに、例えば選択ＣＶＤにより
窒化膜１１２を形成する。次に、第２Ｂ図に示すように
、窒化膜１１２をマスクとする選択酸化（ＬＯＣＯ８）
により、周辺回路領域に酸化膜１１３を形成し、これに
よりｐ−型半導体基板１１の厚みを周辺回路領域におい
て薄くする。酸化膜１１３の膜厚は、ｐ″″型半導体基
板１１の薄くしたい厚みの約１１０．４５倍だけ必要な
ことが知られている。例えば、シリコン基板より成る半
導体基板１１を０゜４μｍ削るためには、９５０”Ｃ，
約３００分の水蒸気酸化により０．８９μｍの酸化膜１
１３を形成すればよい。
次に、第２Ｃ図に示すように、窒化膜１１２および酸化
膜１１１，１１３を全面除去する。そして、イオン注入
等により、ヒ素、アンチモン等のｎＷ１不純物をｐ″″
型半導体基板１１の表面に導入し、熱拡散を施すことに
よりｎ′″型埋め込み半導体層１２を形成する。そして
、第２Ｄ図に示すように、ｎｇ埋込み半導体層１２上に
ｎ−型エピタキシャル層１３をエピタキシャル成長させ
る。
膜１１１，１１３を全面除去する。そして、イオン注入
等により、ヒ素、アンチモン等のｎＷ１不純物をｐ″″
型半導体基板１１の表面に導入し、熱拡散を施すことに
よりｎ′″型埋め込み半導体層１２を形成する。そして
、第２Ｄ図に示すように、ｎｇ埋込み半導体層１２上に
ｎ−型エピタキシャル層１３をエピタキシャル成長させ
る。
しかる後、ｌ１２Ｅ図に示すように、エピタキシャル層
１３上に例えば熱酸化により酸化膜１１４を形成し、さ
らにその上に、周辺回路領域だけに、例えば選択ＣＶＤ
により窒化膜１１５を形成する。
１３上に例えば熱酸化により酸化膜１１４を形成し、さ
らにその上に、周辺回路領域だけに、例えば選択ＣＶＤ
により窒化膜１１５を形成する。
ここで、窒化膜１１５のエツジは、メモリセル領域と周
辺回路領域の境界部分よりやや周辺回路領域帯りに設定
する。この場合、窒化膜１１５のエツジが確実に周辺回
路帯りにくるように、選択ＣＶＤのマスク合せ誤差を見
込んでおく必要がある。
辺回路領域の境界部分よりやや周辺回路領域帯りに設定
する。この場合、窒化膜１１５のエツジが確実に周辺回
路帯りにくるように、選択ＣＶＤのマスク合せ誤差を見
込んでおく必要がある。
次に、第２Ｆ図に示すように、窒化膜１１５をマスクと
する選択酸化（ＬＯＧＯ５）により、メモリセル領域に
酸化膜１１６を形成し、これによりｎ−型エピタキシャ
ル層１３の厚みをメモリセル領域において薄くする。こ
のとき、酸化膜１１６の形成条件は、第２Ｂ図の工程に
おける酸化膜１１３の前述した形成条件と同じにする。
する選択酸化（ＬＯＧＯ５）により、メモリセル領域に
酸化膜１１６を形成し、これによりｎ−型エピタキシャ
ル層１３の厚みをメモリセル領域において薄くする。こ
のとき、酸化膜１１６の形成条件は、第２Ｂ図の工程に
おける酸化膜１１３の前述した形成条件と同じにする。
これにより、酸化膜１１３と同じ厚みの酸化膜１１６が
形成され、結果として、ロー型エピタキシャル層１３の
表面はメモリセル領域と周辺回路領域とで同一高さにな
る。また、窒化膜１１５のエツジをメモリセル領域と周
辺回路領域の境界部分よりやや周辺回路領域帯りに設定
しているので、該境界部分においてｎ−型エピタキシャ
ル層１３の表面が酸化膜１１６により凹型に掘り下げら
れる。
形成され、結果として、ロー型エピタキシャル層１３の
表面はメモリセル領域と周辺回路領域とで同一高さにな
る。また、窒化膜１１５のエツジをメモリセル領域と周
辺回路領域の境界部分よりやや周辺回路領域帯りに設定
しているので、該境界部分においてｎ−型エピタキシャ
ル層１３の表面が酸化膜１１６により凹型に掘り下げら
れる。
次に、第２Ｇ図に示すように、窒化膜１１５および酸化
膜１１４．１１６を全面除去する。結果として得られる
ｎ−型エピタキシャル層１３の表面は平坦となり、かつ
、メモリセル領域と周辺回路領域の境界部分て凹型の段
差１６が形成される。
膜１１４．１１６を全面除去する。結果として得られる
ｎ−型エピタキシャル層１３の表面は平坦となり、かつ
、メモリセル領域と周辺回路領域の境界部分て凹型の段
差１６が形成される。
この段差１６のいずれかのエツジを後工程での位置合せ
マークとして用いることができる。
マークとして用いることができる。
しかる後、第２Ｈ図に示すように、ｎ−型エピタキシャ
ル層１３の表面からｐ″″型半導体基板１１に達する深
さの溝型分離層１５を形成する。この形成は、例えば、
まず選択エツチングにより溝を形成し、次にＣＶＤによ
り酸化膜を堆積し、その後エッチバックにより溝外の酸
化膜を除去することにより行われる。この工程において
、選択エツチング用のフォトレジスト（図示せず）に溝
パターン転写のためのフォトマスクを位置合せする際に
上記段差１６を位置合せマークとして利用することがで
きる。しかる後、溝型分離層１５により分離された素子
領域の必要なものにトランジスタを形成する。
ル層１３の表面からｐ″″型半導体基板１１に達する深
さの溝型分離層１５を形成する。この形成は、例えば、
まず選択エツチングにより溝を形成し、次にＣＶＤによ
り酸化膜を堆積し、その後エッチバックにより溝外の酸
化膜を除去することにより行われる。この工程において
、選択エツチング用のフォトレジスト（図示せず）に溝
パターン転写のためのフォトマスクを位置合せする際に
上記段差１６を位置合せマークとして利用することがで
きる。しかる後、溝型分離層１５により分離された素子
領域の必要なものにトランジスタを形成する。
第３Ａ図はｎｐｎ）ランジスタが形成された素子領域の
１つを示す平面図、第３Ｂ図は第３Ａ図のＢ−Ｂ’線に
沿った断面図である。なお第３Ａ図のＡ−Ａ’線に沿っ
た断面構造（たたし単一の素子領域について）は第１図
に示すとうりである。
１つを示す平面図、第３Ｂ図は第３Ａ図のＢ−Ｂ’線に
沿った断面図である。なお第３Ａ図のＡ−Ａ’線に沿っ
た断面構造（たたし単一の素子領域について）は第１図
に示すとうりである。
図示のｎｐｎ）ランジスタは、ｎ−型エピタキシャル層
１３より成るコレクタ領域と、ｐ型拡散層１４より成る
ベース領域と、ｎ＋＋型拡散拡散層１９成るエミッタ領
域とを備えている。表面に設はうｔ’したパッシベーシ
ョン膜２０にはそれぞれコレクタ、ベース、エミッタ用
のコンタクトホール１７１．１８１．１９１が開孔され
、該コンタクトホール１７１，１８１，１９１内にそれ
ぞれコレクタ電極１７２．ベース電極１８２．エミッタ
電極１９２が形成されている。コレクタ電極１７２は、
ｎ 型コレクタ電極数り出し層１７を介して、埋め込み
コレクタとして働くｎ＋型埋め込み半導体層１２に接続
されている。また、ベース電極１８２は、ｐ 型外部ベ
ース層１８を介して、ベース領域であるｐ型拡散層１４
に接続されている。
１３より成るコレクタ領域と、ｐ型拡散層１４より成る
ベース領域と、ｎ＋＋型拡散拡散層１９成るエミッタ領
域とを備えている。表面に設はうｔ’したパッシベーシ
ョン膜２０にはそれぞれコレクタ、ベース、エミッタ用
のコンタクトホール１７１．１８１．１９１が開孔され
、該コンタクトホール１７１，１８１，１９１内にそれ
ぞれコレクタ電極１７２．ベース電極１８２．エミッタ
電極１９２が形成されている。コレクタ電極１７２は、
ｎ 型コレクタ電極数り出し層１７を介して、埋め込み
コレクタとして働くｎ＋型埋め込み半導体層１２に接続
されている。また、ベース電極１８２は、ｐ 型外部ベ
ース層１８を介して、ベース領域であるｐ型拡散層１４
に接続されている。
一方、エミッタ電極１９２は、エミッタ領域であ＋＋−
るｎ 型拡散層１９に直接接続されている。
第１図の実施例において、段差１６は凹型のものである
が、これは凸型のものであってもよい。
が、これは凸型のものであってもよい。
その様な凸型の段差を有する半導体装置の製造方法の一
実施例を、第４Ａ図ないし第４Ｃ図を参照しつつ以下に
説明する。第４Ａ図ないし第４Ｃ図の工程は、前述した
製造方法における第２Ｅ図ないし第２Ｇ図の工程にそれ
ぞれ対応するもので、それ以外の工程は前述した製造方
法と全く同一である。
実施例を、第４Ａ図ないし第４Ｃ図を参照しつつ以下に
説明する。第４Ａ図ないし第４Ｃ図の工程は、前述した
製造方法における第２Ｅ図ないし第２Ｇ図の工程にそれ
ぞれ対応するもので、それ以外の工程は前述した製造方
法と全く同一である。
第４Ａ図の工程では、第２Ｅ図の工程と異なり、窒化膜
１１５のエツジがメモリセル領域と周辺回路領域の境界
部分よりややメモリセル領域帯りにくるように設定する
。その結果、次の第４Ｂ図の工程で、窒化膜１１５をマ
スクとした選択酸化により酸化膜１１６を形成する際に
、メモリセル領域と周辺回路領域の境界部分において、
酸化膜１１６により削られないｎ−型エピタキシャル層
１３が凸型に残る。そして、第４Ｃ図に示すように、窒
化膜１１５および酸化膜１１４．１１６を全面除去すれ
ば、結果として得られるｎ−型エピタキシャル層１３の
表面は平坦となり、かつ、メモリセル領域と周辺回路領
域の境界部分で凸型の段差２１が形成される。この凸型
の段差２１のいずれか一方のエツジを後工程における位
置合せマークとして用いることができる。
１１５のエツジがメモリセル領域と周辺回路領域の境界
部分よりややメモリセル領域帯りにくるように設定する
。その結果、次の第４Ｂ図の工程で、窒化膜１１５をマ
スクとした選択酸化により酸化膜１１６を形成する際に
、メモリセル領域と周辺回路領域の境界部分において、
酸化膜１１６により削られないｎ−型エピタキシャル層
１３が凸型に残る。そして、第４Ｃ図に示すように、窒
化膜１１５および酸化膜１１４．１１６を全面除去すれ
ば、結果として得られるｎ−型エピタキシャル層１３の
表面は平坦となり、かつ、メモリセル領域と周辺回路領
域の境界部分で凸型の段差２１が形成される。この凸型
の段差２１のいずれか一方のエツジを後工程における位
置合せマークとして用いることができる。
なお、上記各実施例では、半導体基板１１やエピタキシ
ャル層１３を所望厚さだけ削るのにＬＯＧＯ８を用いる
例について説明したが、プラズマエツチングを用いても
よい。この場合、エツチングマスクとしては、例えばフ
ォトレジスト膜や酸化膜を用いてもよい。また、エツチ
ングガスとしては、ＳＦＢやＨＢｒ等のガスを用いても
よい。
ャル層１３を所望厚さだけ削るのにＬＯＧＯ８を用いる
例について説明したが、プラズマエツチングを用いても
よい。この場合、エツチングマスクとしては、例えばフ
ォトレジスト膜や酸化膜を用いてもよい。また、エツチ
ングガスとしては、ＳＦＢやＨＢｒ等のガスを用いても
よい。
なお、この場合にも、マスクのエツジ位置は、第２Ａ図
、第２Ｅ図、第４Ａ図に示す窒化膜１１２゜１１５のエ
ツジ位置と同じである。なお、プラズマエツチングを用
いた場合には、プラズマによる除去部分にダメージ層が
残るため、このダメージ層を熱酸化して除去する工程を
追加することが望ましい。
、第２Ｅ図、第４Ａ図に示す窒化膜１１２゜１１５のエ
ツジ位置と同じである。なお、プラズマエツチングを用
いた場合には、プラズマによる除去部分にダメージ層が
残るため、このダメージ層を熱酸化して除去する工程を
追加することが望ましい。
以上説明したように、この発明によれば、半導体基板お
よび埋め込み半導体層の表面高さを第１領域で高く、第
２領域で低くするとともに、その上に形成されるエピタ
キシャル層の膜厚を第１領域で薄く、第２領域で厚くし
たので、第１．第２領域間でエピタキシャル層の表面に
高さの差を生じず、また、第１．第２領域の境界部分で
はエピタキシャル層の表面に凹型または凸型の段差を形
成するようにしたので、後工程のための位置合せマーク
も残すことができるという効果がある。
よび埋め込み半導体層の表面高さを第１領域で高く、第
２領域で低くするとともに、その上に形成されるエピタ
キシャル層の膜厚を第１領域で薄く、第２領域で厚くし
たので、第１．第２領域間でエピタキシャル層の表面に
高さの差を生じず、また、第１．第２領域の境界部分で
はエピタキシャル層の表面に凹型または凸型の段差を形
成するようにしたので、後工程のための位置合せマーク
も残すことができるという効果がある。
第１図はこの発明による半導体装置の一実施例を示す断
面図、第２Ａ図ないし第２Ｈ図は第１図の半導体装置の
製造方法の一実施例を示す断面図、第３Ａ図は単一素子
領域の平面図、第３Ｂ図は第３Ａ図のＢ−Ｂ’線に沿っ
た断面図、ＩＪ４Ａ図ないし第４Ｃ図はこの発明による
半導体装置の製造方法の他の実施例を示す断面図、第５
図は従来の半導体装置を示す断面図、第６八図ないし第
６Ｆ図は第５図の半導体装置の製造方法を示す断面図、
第７図は従来の半導体装置の不具合を示す断面図である
。 図において、１１はｐ−型半導体基板、１２はｎ＋型埋
め込ろ半導体層、１３はｎ−型エピタキシャル層、１６
は凹型段差、２１は凸型段差である。 なお、各図中同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 第１図 １６：凹型段差 ￥ｒ ２Ａ図 第２Ｂ図 第２０図 第２Ｄ図 第２Ｇ図 第２Ｈ図 第３Ａ図 第３Ｂ図 １つ １７ １ｇ ｌ’＋
１５ １つ第４Ａ図 第４０図 第５図 第７図 第６Ａ図 第６Ｂ図 第６０図 第６Ｄ図 第６Ｅ図 第６Ｅ図 手続補正書（自発） 平 １、事件の表示 特聞 ２−３０１５４３号２、発明
の名称 半導体装置およびその製造方法 ３、補正をする者 代表者志岐守哉 （連絡先０３（３２１３）３４２１特許部）５、補正の
対象 明細書の「発明の詳細な説明の欄」 ６、補正の内容 （１） 明細書第５頁第１０行の「酸化膜１０３の膜
厚は、」を、「ｎ−型エピタキシャル層３がシリコンの
場合、酸化膜１０３の膜厚は、」に訂正する。 （２） 明細書第１２頁第１４行ないし第１６行の「
メモリセル領域だけに・・・窒化膜１１２を形成する。 」を、「例えばＣＶＤにより窒化膜１１２を形成し、メ
モリセル領域だけに残す。」に訂正する。 （３） 明細書第１２頁第２０行の「酸化膜１１３の
膜厚は、」を、「ｐ−型半導体基板１１がシリコンの場
合、酸化膜１１３の膜厚は、」に訂正する。 （４） 明細書第１３頁第１７行ないし第１８行の「
周辺回路領域だけに・・・窒化膜１１５を形成する。」
を、「例えばＣＶＤにより窒化膜１１５を形成し、周辺
回路領域だけに残す。」に訂正する。 （５） 明細書第１４頁第２行ないし第３行の「選択
ＣＶＤの」を、「窒化膜１１５をパターニングする際の
」に訂正する。 （６） 明細書第１５頁第９行および第１２行ないし
第１３行の「選択エツチング」を、「異方性エツチング
」に訂正する。 以上
面図、第２Ａ図ないし第２Ｈ図は第１図の半導体装置の
製造方法の一実施例を示す断面図、第３Ａ図は単一素子
領域の平面図、第３Ｂ図は第３Ａ図のＢ−Ｂ’線に沿っ
た断面図、ＩＪ４Ａ図ないし第４Ｃ図はこの発明による
半導体装置の製造方法の他の実施例を示す断面図、第５
図は従来の半導体装置を示す断面図、第６八図ないし第
６Ｆ図は第５図の半導体装置の製造方法を示す断面図、
第７図は従来の半導体装置の不具合を示す断面図である
。 図において、１１はｐ−型半導体基板、１２はｎ＋型埋
め込ろ半導体層、１３はｎ−型エピタキシャル層、１６
は凹型段差、２１は凸型段差である。 なお、各図中同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 第１図 １６：凹型段差 ￥ｒ ２Ａ図 第２Ｂ図 第２０図 第２Ｄ図 第２Ｇ図 第２Ｈ図 第３Ａ図 第３Ｂ図 １つ １７ １ｇ ｌ’＋
１５ １つ第４Ａ図 第４０図 第５図 第７図 第６Ａ図 第６Ｂ図 第６０図 第６Ｄ図 第６Ｅ図 第６Ｅ図 手続補正書（自発） 平 １、事件の表示 特聞 ２−３０１５４３号２、発明
の名称 半導体装置およびその製造方法 ３、補正をする者 代表者志岐守哉 （連絡先０３（３２１３）３４２１特許部）５、補正の
対象 明細書の「発明の詳細な説明の欄」 ６、補正の内容 （１） 明細書第５頁第１０行の「酸化膜１０３の膜
厚は、」を、「ｎ−型エピタキシャル層３がシリコンの
場合、酸化膜１０３の膜厚は、」に訂正する。 （２） 明細書第１２頁第１４行ないし第１６行の「
メモリセル領域だけに・・・窒化膜１１２を形成する。 」を、「例えばＣＶＤにより窒化膜１１２を形成し、メ
モリセル領域だけに残す。」に訂正する。 （３） 明細書第１２頁第２０行の「酸化膜１１３の
膜厚は、」を、「ｐ−型半導体基板１１がシリコンの場
合、酸化膜１１３の膜厚は、」に訂正する。 （４） 明細書第１３頁第１７行ないし第１８行の「
周辺回路領域だけに・・・窒化膜１１５を形成する。」
を、「例えばＣＶＤにより窒化膜１１５を形成し、周辺
回路領域だけに残す。」に訂正する。 （５） 明細書第１４頁第２行ないし第３行の「選択
ＣＶＤの」を、「窒化膜１１５をパターニングする際の
」に訂正する。 （６） 明細書第１５頁第９行および第１２行ないし
第１３行の「選択エツチング」を、「異方性エツチング
」に訂正する。 以上
Claims (2)
- （１）表面が比較的高く形成された第１領域と該第１領
域に隣接し表面が比較的低く形成された第２領域とを有
する第１導電型の半導体基板と、前記半導体基板の前記
第１、第２領域上に形成された実質的に均一厚さの比較
的高不純物濃度の第２導電型の埋め込み半導体層と、 前記埋め込み半導体層上に形成された比較的低不純物濃
度の第２導電型のエピタキシャル層とを備え、 前記エピタキシャル層は、前記第１、第２領域において
同一高さでかつ前記第１、第２領域の境界部分で凹型ま
たは凸型の段差が設けられた表面を有する半導体装置。 - （２）第１導電型の半導体基板を準備する工程と、 前記半導体基板の表面を選択的に除去することにより、
該半導体基板に、表面が比較的高く形成された第１領域
と該第１領域に隣接し表面が比較的低く形成された第２
領域とを設ける工程と、前記半導体基板の前記第１、第
２領域上に実質的に均一厚さの比較的高不純物濃度の第
２導電型の埋め込み半導体層を形成する工程と、 前記埋め込み半導体層上に比較的低不純物濃度の第２導
電型のエピタキシャル層を実質的に均一厚さに成長させ
る工程と、 前記第１領域における前記エピタキシャル層を選択的に
除去することにより、前記エピタキシャル層の表面を前
記第１、第２領域において同一高さにするとともに、該
表面に前記第１、第２領域の境界部分で凹型または凸型
の段差を設ける工程とを備える半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2301543A JPH0828424B2 (ja) | 1990-11-06 | 1990-11-06 | 半導体装置およびその製造方法 |
| US07/793,942 US5256898A (en) | 1990-11-06 | 1991-10-22 | Semiconductor device with a different epitaxial thickness between adjacent circuit regions |
| US08/067,955 US5310691A (en) | 1990-11-06 | 1993-05-27 | Method of manufacturing semiconductor device including formation of alignment mark |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2301543A JPH0828424B2 (ja) | 1990-11-06 | 1990-11-06 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04171979A true JPH04171979A (ja) | 1992-06-19 |
| JPH0828424B2 JPH0828424B2 (ja) | 1996-03-21 |
Family
ID=17898206
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2301543A Expired - Fee Related JPH0828424B2 (ja) | 1990-11-06 | 1990-11-06 | 半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5256898A (ja) |
| JP (1) | JPH0828424B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0155835B1 (ko) * | 1995-06-23 | 1998-12-01 | 김광호 | 반도체 장치의 얼라인 키 패턴 형성방법 |
| US5949117A (en) * | 1995-12-26 | 1999-09-07 | Micron Technology, Inc. | Highly efficient transistor for fast programming of flash memories |
| US5753956A (en) * | 1996-01-11 | 1998-05-19 | Micron Technology, Inc. | Semiconductor processing methods of forming complementary metal oxide semiconductor memory and other circuitry, and memory and other circuitry |
| US5936311A (en) * | 1996-12-31 | 1999-08-10 | Intel Corporation | Integrated circuit alignment marks distributed throughout a surface metal line |
| JP3519571B2 (ja) * | 1997-04-11 | 2004-04-19 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
| JPH11224935A (ja) | 1997-12-02 | 1999-08-17 | Mitsubishi Electric Corp | 半導体集積回路の基板及び半導体集積回路の製造方法 |
| US6037236A (en) * | 1998-08-17 | 2000-03-14 | Taiwan Semiconductor Manufacturing Company | Regeneration of alignment marks after shallow trench isolation with chemical mechanical polishing |
| US7666735B1 (en) * | 2005-02-10 | 2010-02-23 | Advanced Micro Devices, Inc. | Method for forming semiconductor devices with active silicon height variation |
| JP2006278646A (ja) * | 2005-03-29 | 2006-10-12 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| US8508001B2 (en) | 2011-08-25 | 2013-08-13 | Globalfoundries Inc. | Semiconductor device with work function adjusting layer having varied thickness in a gate width direction and methods of making same |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4445268A (en) * | 1981-02-14 | 1984-05-01 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor integrated circuit BI-MOS device |
| US4554726A (en) * | 1984-04-17 | 1985-11-26 | At&T Bell Laboratories | CMOS Integrated circuit technology utilizing dual implantation of slow and fast diffusing donor ions to form the n-well |
| JPS615566A (ja) * | 1984-06-20 | 1986-01-11 | Hitachi Ltd | 半導体装置および製造方法 |
| JPS61236155A (ja) * | 1985-04-12 | 1986-10-21 | Hitachi Ltd | 半導体装置 |
| JPH0714037B2 (ja) * | 1986-10-20 | 1995-02-15 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH0714039B2 (ja) * | 1986-11-26 | 1995-02-15 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH0714038B2 (ja) * | 1986-11-26 | 1995-02-15 | 三菱電機株式会社 | 半導体記憶装置 |
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