JPH0714039B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0714039B2 JPH0714039B2 JP61282859A JP28285986A JPH0714039B2 JP H0714039 B2 JPH0714039 B2 JP H0714039B2 JP 61282859 A JP61282859 A JP 61282859A JP 28285986 A JP28285986 A JP 28285986A JP H0714039 B2 JPH0714039 B2 JP H0714039B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- type
- memory cell
- epitaxial growth
- conductivity type
- Prior art date
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- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/10—SRAM devices comprising bipolar components
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に関し、特にバイポーラトラン
ジスタを用いたランダムアクセスメモリに関するもので
ある。
ジスタを用いたランダムアクセスメモリに関するもので
ある。
従来技術によるバイポーラトランジスタのメモリセルの
構造断面図を第５図に示す。第６図はその等価回路図で
ある。第５図において、P-型基板１上にN+型の埋込層２
が形成されており、N+型埋込層２の上にN-型エピタキシ
ャル層３が形成されており、N-型エピタキシャル層３の
上にP+型ベース拡散領域４が形成されており、P+型ベー
ス拡散領域４の中にN+型エミツタ領域5a,5bが形成され
ている。また7,8は酸化膜で素子間は酸化膜８で分離さ
れている。また6a〜6eはAl配線で、6aはコレクタと、6
b,6dはエミッタと、6cはベースと、6eは正側ワード線と
接続されている。９はショットキーバリアダイオード、
10は抵抗である。
構造断面図を第５図に示す。第６図はその等価回路図で
ある。第５図において、P-型基板１上にN+型の埋込層２
が形成されており、N+型埋込層２の上にN-型エピタキシ
ャル層３が形成されており、N-型エピタキシャル層３の
上にP+型ベース拡散領域４が形成されており、P+型ベー
ス拡散領域４の中にN+型エミツタ領域5a,5bが形成され
ている。また7,8は酸化膜で素子間は酸化膜８で分離さ
れている。また6a〜6eはAl配線で、6aはコレクタと、6
b,6dはエミッタと、6cはベースと、6eは正側ワード線と
接続されている。９はショットキーバリアダイオード、
10は抵抗である。
第６図はダイオードクランプ型のメモリセルで、記憶情
報読出し・書込み用のマルチエミッタトランジスタ11a,
11bのそれぞれのコレクタに、負荷抵抗10a,10bとショッ
トキーバリアダイオード9a,9bが並列に接続され、フリ
ップフロップを構成している。６は正側ワード線、12は
負側ワード線で、これらは記憶保持のため図には示して
いない定電流源に接続され、各メモリセルから一定電流
を引き抜く。また13a,13bはビット線で、マルチエミッ
タトランジスタ11a,11bのエミッタの一方と接続されて
いる。また14a,14bはショットキーバリアダイオード９
の接続容量CSBD、15a,15bはマルチエミッタトランジス
タ11a,11bのベースコレクタ間接合容量CTC、16a,16bは
マルチエミッタトランジスタ11a,11bのベースエミッタ
間接合容量CTE、17a,17bはマルチエミッタトランジスタ
11a,11bのコレクタと基板１との間の接合容量（以下
「コレクタ基板間接合容量」という）CTSを表す。
報読出し・書込み用のマルチエミッタトランジスタ11a,
11bのそれぞれのコレクタに、負荷抵抗10a,10bとショッ
トキーバリアダイオード9a,9bが並列に接続され、フリ
ップフロップを構成している。６は正側ワード線、12は
負側ワード線で、これらは記憶保持のため図には示して
いない定電流源に接続され、各メモリセルから一定電流
を引き抜く。また13a,13bはビット線で、マルチエミッ
タトランジスタ11a,11bのエミッタの一方と接続されて
いる。また14a,14bはショットキーバリアダイオード９
の接続容量CSBD、15a,15bはマルチエミッタトランジス
タ11a,11bのベースコレクタ間接合容量CTC、16a,16bは
マルチエミッタトランジスタ11a,11bのベースエミッタ
間接合容量CTE、17a,17bはマルチエミッタトランジスタ
11a,11bのコレクタと基板１との間の接合容量（以下
「コレクタ基板間接合容量」という）CTSを表す。
今、第６図において、マルチエミッタトランジスタ11a
がオフ、11bがオンであるとする。このとき、マルチエ
ミッタトランジスタ11aのコレクタノードＮの電位を
VN、マルチエミッタトランジスタ11bのコレクタノード
Ｍの電位をVMとし、これを第１の記憶状態とする。通常
コレクタノードＮとＭの電位差（以下これをメモリセル
のホールド電圧VHという）は、VN−VM＝0.3V程度であ
り、VN，VMはそれぞれ負荷抵抗10a及び10bによる電圧降
下で決まる値である。
がオフ、11bがオンであるとする。このとき、マルチエ
ミッタトランジスタ11aのコレクタノードＮの電位を
VN、マルチエミッタトランジスタ11bのコレクタノード
Ｍの電位をVMとし、これを第１の記憶状態とする。通常
コレクタノードＮとＭの電位差（以下これをメモリセル
のホールド電圧VHという）は、VN−VM＝0.3V程度であ
り、VN，VMはそれぞれ負荷抵抗10a及び10bによる電圧降
下で決まる値である。
この状態でα線が半導体内を通過すると、電子正孔対が
発生するが、空乏層内に発生した電子正孔対は瞬時に正
孔はＰ型領域に、電子はＮ型領域に流れ、雑音電流とな
る。α線の進入により発生した電荷をＱとすると、この
ときコレクタノードＮとＭの電位レベルが、瞬時に電荷
ＱとコレクタノードＮ及びＭにかかる容量Ｃで定まる電
圧分だけ低下する。この瞬間のホールド電圧VH′は、 ただし、Ｃ＝CTS＋CSBD＋4CTC＋2CTEとなる。このときV
H′＜０となるとコレクタノードＮとＭの電位の大小関
係がVN＞VMからVN＜VMへと反転してしまい、すなわち、
メモリセルの記憶状態が反転してしまう。α線が進入し
て電荷が発生してもVH′＞０を保つためには、VH・Ｃ＞
Ｑであればよい。すなわち、消費電力の許す範囲内にお
いてホールド電圧VHを大きくし、さらに容量Ｃを大きく
すればよい。
発生するが、空乏層内に発生した電子正孔対は瞬時に正
孔はＰ型領域に、電子はＮ型領域に流れ、雑音電流とな
る。α線の進入により発生した電荷をＱとすると、この
ときコレクタノードＮとＭの電位レベルが、瞬時に電荷
ＱとコレクタノードＮ及びＭにかかる容量Ｃで定まる電
圧分だけ低下する。この瞬間のホールド電圧VH′は、 ただし、Ｃ＝CTS＋CSBD＋4CTC＋2CTEとなる。このときV
H′＜０となるとコレクタノードＮとＭの電位の大小関
係がVN＞VMからVN＜VMへと反転してしまい、すなわち、
メモリセルの記憶状態が反転してしまう。α線が進入し
て電荷が発生してもVH′＞０を保つためには、VH・Ｃ＞
Ｑであればよい。すなわち、消費電力の許す範囲内にお
いてホールド電圧VHを大きくし、さらに容量Ｃを大きく
すればよい。
ホールド電圧VHは、第６図におけるショットキーバリア
ダイオード9a,9bの順方向電圧でクランプされるが、従
来はこのクランプ用のダイオードとしてはショットキー
バリアダイオードを単体で用いていた。
ダイオード9a,9bの順方向電圧でクランプされるが、従
来はこのクランプ用のダイオードとしてはショットキー
バリアダイオードを単体で用いていた。
また、容量Ｃのうち接合容量CSBDとCTCはメモリセルの
負荷抵抗10a,10bに並列に入るため、スピードアップコ
ンデンサの役割を果たす。CTCはミラー効果によって２
倍のファクタで効いているため、このCTCを増加させる
とα線による情報反転に対して強くなると言える。
負荷抵抗10a,10bに並列に入るため、スピードアップコ
ンデンサの役割を果たす。CTCはミラー効果によって２
倍のファクタで効いているため、このCTCを増加させる
とα線による情報反転に対して強くなると言える。
第５図において、接合容量CTCとなるところは、N-型エ
ピタキシャル層３とP+型ベース拡散領域４のPN接合容量
であり、その容量値はPN接合面積と接合部の不純物濃度
で変わる。このうち後者は、第５図において、P+型ベー
ス拡散領域４とN+型埋込み層２との距離、すなわちN-型
エピタキシャル層３の膜厚に依存する。
ピタキシャル層３とP+型ベース拡散領域４のPN接合容量
であり、その容量値はPN接合面積と接合部の不純物濃度
で変わる。このうち後者は、第５図において、P+型ベー
ス拡散領域４とN+型埋込み層２との距離、すなわちN-型
エピタキシャル層３の膜厚に依存する。
従来技術においては、N-型エピタキシャル層３は、メモ
リセル部と周辺回路部とで同時に形成され、同じ膜厚に
制御されていた。
リセル部と周辺回路部とで同時に形成され、同じ膜厚に
制御されていた。
従来技術の半導体記憶装置は以上のように構成されてい
たので、たとえばN-型エピタキシャル層３を厚くする
と、メモリセル部及び周辺回路部のトランジスタのベー
スコレクタ間接合容量CTCが小さくなり、従って高速動
作は可能になるが、反面、容量が小さい分α線等による
メモリセルの情報反転が起こりやすくなる。一方N-型エ
ピタキシャル層３を薄くすると、CTCは大きくなり、メ
モリセルの情報反転は起こりにくくなるが、反面、高速
動作が期待できないという欠点があった。
たので、たとえばN-型エピタキシャル層３を厚くする
と、メモリセル部及び周辺回路部のトランジスタのベー
スコレクタ間接合容量CTCが小さくなり、従って高速動
作は可能になるが、反面、容量が小さい分α線等による
メモリセルの情報反転が起こりやすくなる。一方N-型エ
ピタキシャル層３を薄くすると、CTCは大きくなり、メ
モリセルの情報反転は起こりにくくなるが、反面、高速
動作が期待できないという欠点があった。
さらに、クランプ用のダイオードがショットキーバリア
ダイオード単体では順方向電圧が小さいためメモリセル
のホールド電圧VHは小さかった。
ダイオード単体では順方向電圧が小さいためメモリセル
のホールド電圧VHは小さかった。
本発明はこのような従来の問題点に鑑みてなされたもの
であり、その目的とするところは、高速動作を可能と
し、かつ、信頼性の高い半導体記憶装置を得ることにあ
る。
であり、その目的とするところは、高速動作を可能と
し、かつ、信頼性の高い半導体記憶装置を得ることにあ
る。
この発明に係る半導体記憶装置は、第１導電型の半導体
基板と、該半導体基板の、周辺回路部を形成すべき第１
の活性領域内に形成された第２導電型の第１のエピタキ
シャル成長層と、該第２導電型の第１のエピタキシャル
成長層をコレクタ層とする第１のバイポーラトランジス
タによって構成された周辺回路と、上記半導体基板の、
上記周辺回路部以外のメモリセル部を形成すべき第２の
活性領域内に形成され、上記第１のエピタキシャル成長
層より薄い厚みを有する第２導電型の第２のエピタキシ
ャル成長層と、該第２導電型の第２のエピタキシャル成
長層をコレクタ層とし、かつ該コレクタ層内に形成され
た第１導電型の拡散領域をベース層とする第２のバイポ
ーラトランジスタと、上記第２のエピタキシャル成長層
に対してショットキー接合を形成してなるショットキー
バリアダイオードを有する複数個のメモリセルと、上記
第２のバイポーラトランジスタの外部ベース領域を構成
するとともに上記ショットキー接合を囲み、当該外部ベ
ース領域より浅い深さを有するガードリングを構成する
第１導電型の拡散層とを設けるようにしたものである。
基板と、該半導体基板の、周辺回路部を形成すべき第１
の活性領域内に形成された第２導電型の第１のエピタキ
シャル成長層と、該第２導電型の第１のエピタキシャル
成長層をコレクタ層とする第１のバイポーラトランジス
タによって構成された周辺回路と、上記半導体基板の、
上記周辺回路部以外のメモリセル部を形成すべき第２の
活性領域内に形成され、上記第１のエピタキシャル成長
層より薄い厚みを有する第２導電型の第２のエピタキシ
ャル成長層と、該第２導電型の第２のエピタキシャル成
長層をコレクタ層とし、かつ該コレクタ層内に形成され
た第１導電型の拡散領域をベース層とする第２のバイポ
ーラトランジスタと、上記第２のエピタキシャル成長層
に対してショットキー接合を形成してなるショットキー
バリアダイオードを有する複数個のメモリセルと、上記
第２のバイポーラトランジスタの外部ベース領域を構成
するとともに上記ショットキー接合を囲み、当該外部ベ
ース領域より浅い深さを有するガードリングを構成する
第１導電型の拡散層とを設けるようにしたものである。
本発明にかかる半導体記憶装置ではメモリセル部のN-型
エピタキシャル層の厚さを周辺回路部に比べて薄くした
ためメモリセル部のベース・コレクタ間接合容量が大き
くなり、さらにガードリングを設けたことによりPN接合
容量が大きくなり、メモリセルの負荷に並列に入る寄生
容量が大きくなる。またショットキーバリアダイオード
の周辺にガードリングを設けたことによってショットキ
ーバリアダイオードの面積が減り、その分PN接合ダイオ
ードが並列に挿入された形となり、ショットキーバリア
ダイオードの順方向電圧が大きくなり、メモリセルのホ
ールド電圧VHが大きくなるため、α線等による情報反転
に対して強くなる。また一方、周辺回路部のベース・コ
レクタ間接合容量はメモリセル部のそれに対して小さく
なるため、高速動作が可能となる。
エピタキシャル層の厚さを周辺回路部に比べて薄くした
ためメモリセル部のベース・コレクタ間接合容量が大き
くなり、さらにガードリングを設けたことによりPN接合
容量が大きくなり、メモリセルの負荷に並列に入る寄生
容量が大きくなる。またショットキーバリアダイオード
の周辺にガードリングを設けたことによってショットキ
ーバリアダイオードの面積が減り、その分PN接合ダイオ
ードが並列に挿入された形となり、ショットキーバリア
ダイオードの順方向電圧が大きくなり、メモリセルのホ
ールド電圧VHが大きくなるため、α線等による情報反転
に対して強くなる。また一方、周辺回路部のベース・コ
レクタ間接合容量はメモリセル部のそれに対して小さく
なるため、高速動作が可能となる。
本発明に係る半導体記憶装置の一実施例を第１図に示
す。第１図において、点線で示したＳは周辺回路部のト
ランジスタ、Ｍはメモリセル部を示し、これらは同一基
板上に形成される。メモリセル部Ｍの等価回路は、第２
図に示す通りである。第１図において、P-型基板１上に
N+型埋込層２が形成されており、N+型埋込層２の上にN-
型エピタキシャル層３が形成されており、N-型エピタキ
シャル層３の上にP+型ベース拡散領域４が形成されてお
り、P+型ベース拡散領域４の中にN+型エミッタ領域5a,5
b,5cが形成されている。6a〜6hはAl配線で、6a,6fはコ
レクタと、6c,6hはベースと、6b,6d,6gはエミッタと、6
eは正側ワード線と接続されている。7,8は酸化膜で、周
辺回路部Ｓとメモリセル部Ｍとは酸化膜８で分離されて
いる。また９はショットキーバリアダイオード、10はメ
モリセルの負荷となる抵抗である。18はショットキーバ
リアダイオード９のコンタクト部の周辺に形成したＰ型
拡散層によるガードリングである。
す。第１図において、点線で示したＳは周辺回路部のト
ランジスタ、Ｍはメモリセル部を示し、これらは同一基
板上に形成される。メモリセル部Ｍの等価回路は、第２
図に示す通りである。第１図において、P-型基板１上に
N+型埋込層２が形成されており、N+型埋込層２の上にN-
型エピタキシャル層３が形成されており、N-型エピタキ
シャル層３の上にP+型ベース拡散領域４が形成されてお
り、P+型ベース拡散領域４の中にN+型エミッタ領域5a,5
b,5cが形成されている。6a〜6hはAl配線で、6a,6fはコ
レクタと、6c,6hはベースと、6b,6d,6gはエミッタと、6
eは正側ワード線と接続されている。7,8は酸化膜で、周
辺回路部Ｓとメモリセル部Ｍとは酸化膜８で分離されて
いる。また９はショットキーバリアダイオード、10はメ
モリセルの負荷となる抵抗である。18はショットキーバ
リアダイオード９のコンタクト部の周辺に形成したＰ型
拡散層によるガードリングである。
第３図，第４図は第１図に示す装置において、メモリセ
ル部のN-型エピタキシャル層３の厚さを周辺回路部に比
べて薄くする部分の製造方法を示す断面図である。Ｓは
周辺回路部、Ｍはメモリセル部である。
ル部のN-型エピタキシャル層３の厚さを周辺回路部に比
べて薄くする部分の製造方法を示す断面図である。Ｓは
周辺回路部、Ｍはメモリセル部である。
まず第３図において、P-型基板１上にN+型の埋込層２が
形成し、N+型埋込層２の上にN-型エピタキシャル層３を
形成した後、周辺回路部Ｓを窒化膜19によってマスク
し、メモリセル部Ｍのみ選択酸化し、その酸化膜をエッ
チングすることにより、第４図に示すように、メモリセ
ル部ＭのN-型エピタキシャル層３の厚さを周辺回路部Ｓ
に比べて薄くすることができる。以後は、従来の工程
に、ショットキーバリアダイオードのコンタクトの周辺
にガードリング用のＰ型拡散層を形成する工程を追加
し、最終的に第１図に示す装置を得る。
形成し、N+型埋込層２の上にN-型エピタキシャル層３を
形成した後、周辺回路部Ｓを窒化膜19によってマスク
し、メモリセル部Ｍのみ選択酸化し、その酸化膜をエッ
チングすることにより、第４図に示すように、メモリセ
ル部ＭのN-型エピタキシャル層３の厚さを周辺回路部Ｓ
に比べて薄くすることができる。以後は、従来の工程
に、ショットキーバリアダイオードのコンタクトの周辺
にガードリング用のＰ型拡散層を形成する工程を追加
し、最終的に第１図に示す装置を得る。
第１図に示す本実施例装置では、メモリセル部ＭのN-型
エピタキシャル層３の厚さを周辺回路部Ｓに比べて薄く
したため、N+型埋込層２からのＮ型不純物の浮き上がり
とも相まって、メモリセル部Ｍのベース・コレクタ間接
合容量CTCが大きくなり、さらにＰ型拡散層のガードリ
ング18を設けたためPN接合面積が大きくなり、第２図に
示す寄生容量14a,14bは大きくなる。
エピタキシャル層３の厚さを周辺回路部Ｓに比べて薄く
したため、N+型埋込層２からのＮ型不純物の浮き上がり
とも相まって、メモリセル部Ｍのベース・コレクタ間接
合容量CTCが大きくなり、さらにＰ型拡散層のガードリ
ング18を設けたためPN接合面積が大きくなり、第２図に
示す寄生容量14a,14bは大きくなる。
また、ショットキーバリアダイオードの周辺にガードリ
ングを設けたことによってショットキーバリアダイオー
ドの面積が減り、その分第２図の等価回路に示すごと
く、PN接合ダイオード18a,18bが並列に挿入された形と
なり、ショットキーバリアダイオードの順方向電圧が大
きくなり、メモリセルのホールド電圧VHが大きくなる。
ングを設けたことによってショットキーバリアダイオー
ドの面積が減り、その分第２図の等価回路に示すごと
く、PN接合ダイオード18a,18bが並列に挿入された形と
なり、ショットキーバリアダイオードの順方向電圧が大
きくなり、メモリセルのホールド電圧VHが大きくなる。
さらにショットキーバリアダイオードのＰ型拡散層によ
るガードリング18は、ショットキー接合の周辺部におけ
る逆方向バイアス時の電界強度を緩和させるという従来
の効果も兼ねている。
るガードリング18は、ショットキー接合の周辺部におけ
る逆方向バイアス時の電界強度を緩和させるという従来
の効果も兼ねている。
以上の２重の効果から、本実施例装置はα線等によるメ
モリセルの情報反転に対して強くなり、信頼性の高いも
のになる。
モリセルの情報反転に対して強くなり、信頼性の高いも
のになる。
一方、周辺回路部Ｓのベース・コレクタ間接合容量CTC
は寄生容量としてしか働かないため、できるだけ小さく
することが望ましいが、第１図に示すように、メモリセ
ル部ＭのN-型エピタキシャル層に比べてその厚さが厚い
ため、ベース・コレクタ間接合容量CTCは小さくなって
おり、従って高速動作が可能となる。
は寄生容量としてしか働かないため、できるだけ小さく
することが望ましいが、第１図に示すように、メモリセ
ル部ＭのN-型エピタキシャル層に比べてその厚さが厚い
ため、ベース・コレクタ間接合容量CTCは小さくなって
おり、従って高速動作が可能となる。
第３図，第４図に本装置の製造方法を示したが、周辺回
路部Ｓに比べてメモリセル部ＭのN-型エピタキシヤル層
の膜厚を薄くするための方法は、どのような方法であっ
てもよいことは言うまでもない。
路部Ｓに比べてメモリセル部ＭのN-型エピタキシヤル層
の膜厚を薄くするための方法は、どのような方法であっ
てもよいことは言うまでもない。
また、ガードリング用のＰ型拡散層もどの工程で形成す
るかは限定されるものではない。
るかは限定されるものではない。
以上のように、この発明に係る半導体記憶装置によれ
ば、第１導電型の半導体基板と、該半導体基板の、周辺
回路部を形成すべき第１の活性領域内に形成された第２
導電型の第１のエピタキシャル成長層と、該第２導電型
の第１のエピタキシャル成長層をコレクタ層とする第１
のバイポーラトランジスタによって構成された周辺回路
と、上記半導体基板の、上記周辺回路部以外のメモリセ
ル部を形成すべき第２の活性領域内に形成され、上記第
１のエピタキシャル成長層より薄い厚みを有する第２導
電型の第２のエピタキシャル成長層と、該第２導電型の
第２のエピタキシャル成長層をコレクタ層とし、かつ該
コレクタ層内に形成された第１導電型の拡散領域をベー
ス層とする第２のバイポーラトランジスタと、上記第２
のエピタキシャル成長層に対してショットキー接合を形
成してなるショットキーバリアダイオードを有する複数
個のメモリセルと、上記第２のバイポーラトランジスタ
の外部ベース領域を構成するとともに上記ショットキー
接合を囲み、当該外部ベース領域より浅い深さを有する
ガードリングを構成する第１導電型の拡散層とを設ける
ようにしたので、メモリセル部のベース・コレクタ間接
合容量を周辺回路部に比べて大きくすることができ、情
報の反転に対する耐性の増加および動作の高速化という
相反する要求を、深いガードリングを形成することなく
同時に満たすことができ、かつショットキーバリアダイ
オードの周辺に設けた高不純物濃度の第１導電型のガー
ドリングによりメモリセルのホールド電圧をより大きく
することができ、ベース・コレクタ間接合容量を一層大
きくすることができるので、高速動作である、かつ信頼
性の高い半導体記憶装置を得ることができるという効果
がある。
ば、第１導電型の半導体基板と、該半導体基板の、周辺
回路部を形成すべき第１の活性領域内に形成された第２
導電型の第１のエピタキシャル成長層と、該第２導電型
の第１のエピタキシャル成長層をコレクタ層とする第１
のバイポーラトランジスタによって構成された周辺回路
と、上記半導体基板の、上記周辺回路部以外のメモリセ
ル部を形成すべき第２の活性領域内に形成され、上記第
１のエピタキシャル成長層より薄い厚みを有する第２導
電型の第２のエピタキシャル成長層と、該第２導電型の
第２のエピタキシャル成長層をコレクタ層とし、かつ該
コレクタ層内に形成された第１導電型の拡散領域をベー
ス層とする第２のバイポーラトランジスタと、上記第２
のエピタキシャル成長層に対してショットキー接合を形
成してなるショットキーバリアダイオードを有する複数
個のメモリセルと、上記第２のバイポーラトランジスタ
の外部ベース領域を構成するとともに上記ショットキー
接合を囲み、当該外部ベース領域より浅い深さを有する
ガードリングを構成する第１導電型の拡散層とを設ける
ようにしたので、メモリセル部のベース・コレクタ間接
合容量を周辺回路部に比べて大きくすることができ、情
報の反転に対する耐性の増加および動作の高速化という
相反する要求を、深いガードリングを形成することなく
同時に満たすことができ、かつショットキーバリアダイ
オードの周辺に設けた高不純物濃度の第１導電型のガー
ドリングによりメモリセルのホールド電圧をより大きく
することができ、ベース・コレクタ間接合容量を一層大
きくすることができるので、高速動作である、かつ信頼
性の高い半導体記憶装置を得ることができるという効果
がある。
第１図は本発明に係る半導体記憶装置の一実施例を示す
断面図、第２図は本装置によって構成されたダイオード
クランプ型メモリセルを示す回路図、第３図，第４図は
本装置の製造方法を説明するための断面図、第５図は従
来の半導体記憶装置示す断面図、第６図は従来型のダイ
オードクランプ型メモリセルを示す回路図である。 Ｍ…メモリセル部、Ｓ…周辺回路部、１…P-型基板、２
…N+型埋込層、３…N-型エピタキシャル層、４…P+型ベ
ース拡散領域、5a〜5c…N+型エミッタ領域、6a〜6h…Al
配線、7,8…酸化膜、９…ショットキーバリアダイオー
ド、10…抵抗、18…ガードリング用Ｐ型拡散層。
断面図、第２図は本装置によって構成されたダイオード
クランプ型メモリセルを示す回路図、第３図，第４図は
本装置の製造方法を説明するための断面図、第５図は従
来の半導体記憶装置示す断面図、第６図は従来型のダイ
オードクランプ型メモリセルを示す回路図である。 Ｍ…メモリセル部、Ｓ…周辺回路部、１…P-型基板、２
…N+型埋込層、３…N-型エピタキシャル層、４…P+型ベ
ース拡散領域、5a〜5c…N+型エミッタ領域、6a〜6h…Al
配線、7,8…酸化膜、９…ショットキーバリアダイオー
ド、10…抵抗、18…ガードリング用Ｐ型拡散層。
Claims (1)
- 【請求項１】第１導電型の半導体基板と、 該半導体基板の、周辺回路部を形成すべき第１の活性領
域内に形成された第２導電型の第１のエピタキシャル成
長層と、 該第２導電型の第１のエピタキシャル成長層をコレクタ
層とする第１のバイポーラトランジスタによって構成さ
れた周辺回路と、 上記半導体基板の、上記周辺回路部以外のメモリセル部
を形成すべき第２の活性領域内に形成され、上記第１の
エピタキシャル成長層より薄い厚みを有する第２導電型
の第２のエピタキシャル成長層と、 該第２導電型の第２のエピタキシャル成長層をコレクタ
層とし、かつ該コレクタ層内に形成された第１導電型の
拡散領域をベース層とする第２のバイポーラトランジス
タと、上記第２のエピタキシャル成長層に対してショッ
トキー接合を形成してなるショットキーバリアダイオー
ドを有する複数個のメモリセルと、 上記第２のバイポーラトランジスタの外部ベース領域を
構成するとともに上記ショットキー接合を囲み、当該外
部ベース領域より浅い深さを有するガードリングを構成
する第１導電型の拡散層とを備えたことを特徴とする半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61282859A JPH0714039B2 (ja) | 1986-11-26 | 1986-11-26 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61282859A JPH0714039B2 (ja) | 1986-11-26 | 1986-11-26 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63136561A JPS63136561A (ja) | 1988-06-08 |
| JPH0714039B2 true JPH0714039B2 (ja) | 1995-02-15 |
Family
ID=17658002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61282859A Expired - Lifetime JPH0714039B2 (ja) | 1986-11-26 | 1986-11-26 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0714039B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0828424B2 (ja) * | 1990-11-06 | 1996-03-21 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
-
1986
- 1986-11-26 JP JP61282859A patent/JPH0714039B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63136561A (ja) | 1988-06-08 |
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