JPS63128746A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS63128746A JPS63128746A JP61275686A JP27568686A JPS63128746A JP S63128746 A JPS63128746 A JP S63128746A JP 61275686 A JP61275686 A JP 61275686A JP 27568686 A JP27568686 A JP 27568686A JP S63128746 A JPS63128746 A JP S63128746A
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- Pending
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- 239000000758 substrate Substances 0.000 claims abstract description 5
- 239000012535 impurity Substances 0.000 abstract description 6
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- 101000894433 Homo sapiens CST complex subunit CTC1 Proteins 0.000 abstract 2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/10—SRAM devices comprising bipolar components
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、バイポーラ素子を用いた半導体記憶装置に
関し、特にランダムアクセスメモリに関するものである
。
関し、特にランダムアクセスメモリに関するものである
。
第４図は従来技術によるバイポーラトランジスタを用い
たメモリセルの断面構造を示し、図において、２はＰ−
型基板ｌ上に形成されたＮ゛型埋込層、４は該Ｎ゛型埋
込Ｎ２の上に形成されたＮ−型エピタキシャル層、３は
該Ｎ−型エビタキシャル層４の側面に沿って形成されト
ランジスタのコレクタ抵抗を下げるためのコレクタウオ
ール、５はＮ−形エピタキシャル１１４上に形成された
Ｐ９型ベース拡散領域であり、該Ｐ゛型ベース拡散領域
５内にＮ゛型エミッタ領域７ａ、７ｂが形成されている
。また８は酸化膜で、素子間は該酸化膜８で分離されて
いる。また１０ａ−ＩＱｅはＡｌ配線で、１０ａはコレ
クタと、ｌＱｂ、１０ｄはエミッタと、１０ｃはベース
と、１０ｅは正側ワード線と接続されている。９はショ
ットキーバリアダイオード、６は抵抗である。
たメモリセルの断面構造を示し、図において、２はＰ−
型基板ｌ上に形成されたＮ゛型埋込層、４は該Ｎ゛型埋
込Ｎ２の上に形成されたＮ−型エピタキシャル層、３は
該Ｎ−型エビタキシャル層４の側面に沿って形成されト
ランジスタのコレクタ抵抗を下げるためのコレクタウオ
ール、５はＮ−形エピタキシャル１１４上に形成された
Ｐ９型ベース拡散領域であり、該Ｐ゛型ベース拡散領域
５内にＮ゛型エミッタ領域７ａ、７ｂが形成されている
。また８は酸化膜で、素子間は該酸化膜８で分離されて
いる。また１０ａ−ＩＱｅはＡｌ配線で、１０ａはコレ
クタと、ｌＱｂ、１０ｄはエミッタと、１０ｃはベース
と、１０ｅは正側ワード線と接続されている。９はショ
ットキーバリアダイオード、６は抵抗である。
第５図は第４図のダイオードクランプ型のメモリセルの
等価回路を示し、図中、２０ａ、２０ｂは記憶情報読出
し・保持用のマルチェミッタトランジスタで、それぞれ
のコレクタには負荷抵抗１８ａ、１８ｂとショットキー
バリアダイオード１９ａ、１９ｂとが並列に接続され、
フリップフロップを構成している。１７ａは正側ワード
線、１７ｂは負側ワード線である。また２１ａ、２１ｂ
はビット線で、それぞれマルチエミッタトランジスタ２
０ａ、２０ｂのエミッタの一方と接続されている。また
２５ａ、２５ｂはショットキーバリアダイオード１９ａ
、１９ｂの接合容量Ｃ！１ｌＩｌ１％２３ａ、２３ｂは
マルチエミッタトランジスタ２Ｑａ、２０ｂのベース・
コレクタ間接合容量Ｃ７い２４ａ、２４ｂはマルチエミ
ッタトランジスタ２０ａ、２０ｂのベース・エミッタ間
接合容量ＣＴい２２ａ、２２ｂはマルチエミッタトラン
ジスタ２Ｑａ、２０ｂのコレクタと基板１との間の接合
容ｉ１（以下「コレクタ基板間接合容量」という）ＣＴ
Ｓである。
等価回路を示し、図中、２０ａ、２０ｂは記憶情報読出
し・保持用のマルチェミッタトランジスタで、それぞれ
のコレクタには負荷抵抗１８ａ、１８ｂとショットキー
バリアダイオード１９ａ、１９ｂとが並列に接続され、
フリップフロップを構成している。１７ａは正側ワード
線、１７ｂは負側ワード線である。また２１ａ、２１ｂ
はビット線で、それぞれマルチエミッタトランジスタ２
０ａ、２０ｂのエミッタの一方と接続されている。また
２５ａ、２５ｂはショットキーバリアダイオード１９ａ
、１９ｂの接合容量Ｃ！１ｌＩｌ１％２３ａ、２３ｂは
マルチエミッタトランジスタ２Ｑａ、２０ｂのベース・
コレクタ間接合容量Ｃ７い２４ａ、２４ｂはマルチエミ
ッタトランジスタ２０ａ、２０ｂのベース・エミッタ間
接合容量ＣＴい２２ａ、２２ｂはマルチエミッタトラン
ジスタ２Ｑａ、２０ｂのコレクタと基板１との間の接合
容ｉ１（以下「コレクタ基板間接合容量」という）ＣＴ
Ｓである。
このような回路では、マルチエミッタトランジスタ２０
ａがオフ、２０ｂがオンである時、すなわちマルチエミ
ッタトランジスタ２０ａのコレクタノードＮが「Ｈ」の
状態である時、該コレクタノードＮに付（全容量Ｃは、 Ｃ″″ Ｃ丁ｓ＋ｃｓ＋＋ａ＋２ｃテＣ＋ ’Ｉ
ＣＴ！となる。またα線によりメモリセル内のコレクタ
基板接合近傍に誘起される電子正孔対電荷をΔＱとする
と、オフ側トランジスタ２０ａのコレクタ電位の変化Δ
■はΔＱ／Ｃとなり、メモリセルのホールド電圧■７が
０．３Ｖ程度であるためこの電位変化Δ■を０．１Ｖ以
下位に押さえないとメモリセルの情報反転が起こってし
まう。これを防止するためには、容量Ｃを大きくして電
位変化ΔＶを小さくすればよい。ここで容量Ｃのうち接
合容量Ｃ３■とＣｔＣはメモリセルの負荷抵抗１８ａ、
１８ｂに並列に入っているため、スピードアップコンデ
ンサの役割を果たし、また容量ＣｔＣはミラー効果によ
って２倍のファクタで効いているため、このＣＴｃを増
加させることによりメモリセルは情報反転を引き起こす
α線に対して強くなると言える。なお、このＣＴＣは第
４図に示すＮ−型エピタキシャル層４とＰ゛型ベース領
域５間のＰＮ接合容量である。
ａがオフ、２０ｂがオンである時、すなわちマルチエミ
ッタトランジスタ２０ａのコレクタノードＮが「Ｈ」の
状態である時、該コレクタノードＮに付（全容量Ｃは、 Ｃ″″ Ｃ丁ｓ＋ｃｓ＋＋ａ＋２ｃテＣ＋ ’Ｉ
ＣＴ！となる。またα線によりメモリセル内のコレクタ
基板接合近傍に誘起される電子正孔対電荷をΔＱとする
と、オフ側トランジスタ２０ａのコレクタ電位の変化Δ
■はΔＱ／Ｃとなり、メモリセルのホールド電圧■７が
０．３Ｖ程度であるためこの電位変化Δ■を０．１Ｖ以
下位に押さえないとメモリセルの情報反転が起こってし
まう。これを防止するためには、容量Ｃを大きくして電
位変化ΔＶを小さくすればよい。ここで容量Ｃのうち接
合容量Ｃ３■とＣｔＣはメモリセルの負荷抵抗１８ａ、
１８ｂに並列に入っているため、スピードアップコンデ
ンサの役割を果たし、また容量ＣｔＣはミラー効果によ
って２倍のファクタで効いているため、このＣＴｃを増
加させることによりメモリセルは情報反転を引き起こす
α線に対して強くなると言える。なお、このＣＴＣは第
４図に示すＮ−型エピタキシャル層４とＰ゛型ベース領
域５間のＰＮ接合容量である。
従来技術では、α線による情報反転を防止するためＰＮ
接合容量ＣＴＣの値を増加するには、第１に、マルチエ
ミッタトランジスタ２０ａ、２０ｂのベース面積を広く
すること、第２に、Ｎ−型エピタキシャル層４のＮ＋不
純物濃度を高くすることが必要であるが、第１の方法で
は、メモリセルの面積が大きくなりチップ面積が増大す
るという欠点があり、第２の方法では、メモリセル周辺
回路のトランジスタの接合容量も増大し、スイッチング
時間が長くなるという欠点があった。
接合容量ＣＴＣの値を増加するには、第１に、マルチエ
ミッタトランジスタ２０ａ、２０ｂのベース面積を広く
すること、第２に、Ｎ−型エピタキシャル層４のＮ＋不
純物濃度を高くすることが必要であるが、第１の方法で
は、メモリセルの面積が大きくなりチップ面積が増大す
るという欠点があり、第２の方法では、メモリセル周辺
回路のトランジスタの接合容量も増大し、スイッチング
時間が長くなるという欠点があった。
この発明は、上記のような問題点を解決するためになさ
れたもので、チップ面積及びメモリセル周辺回路のスイ
ッチング時間を増大させることなく、α線による情報反
転を起こりにくくすることができる半導体記憶装置を得
ることを目的とする。
れたもので、チップ面積及びメモリセル周辺回路のスイ
ッチング時間を増大させることなく、α線による情報反
転を起こりにくくすることができる半導体記憶装置を得
ることを目的とする。
この発明に係る半導体記憶装置は、メモリセルのＮＰＮ
トランジスタのＰ型ベース領域の側面と該トランジス
タの高濃度のＮ°コレクタ領域の一部とを直接接合し、
ＰＮ接合を形成したものである。
トランジスタのＰ型ベース領域の側面と該トランジス
タの高濃度のＮ°コレクタ領域の一部とを直接接合し、
ＰＮ接合を形成したものである。
この発明においては、メモリセルのＮＰＮ）ランジスタ
のＰ型ベース領域の側面と該トランジスタの高濃度のＮ
゛コレクタ領域一部とを直接接合しＰＮ接合を形成した
から、ベース領域とコレクタ領域が一部高濃度で接合さ
れることとなり、これによりベースコレクタ間容量を増
大できる。
のＰ型ベース領域の側面と該トランジスタの高濃度のＮ
゛コレクタ領域一部とを直接接合しＰＮ接合を形成した
から、ベース領域とコレクタ領域が一部高濃度で接合さ
れることとなり、これによりベースコレクタ間容量を増
大できる。
以下、この発明の一実施例を図について説明する。
第１図は本発明の一実施例による半導体記憶装置のメモ
リセルの断面図であり、図において、１、はＰ−型基板
、２は該Ｐ−型基板１上に形成されたＮ＋型埋込層、４
は上記Ｎ＋形埋込層２上に形成されたＮ−形エピタキシ
ャル層、３は該Ｎ−型エピタキシャル層４の側面に沿っ
て形成されマルチエミッタトランジスタのコレクタ抵抗
を低減するだめの高濃度のＮ４型コレクタウオール、５
は該Ｎ−型エビタキシャルＮ４上に形成されたＰ゛型ベ
ース拡散領域であり、これは上記高濃度のコレクタウオ
ール３の一部と直接接合し、ＰＮ接合を形成している。
リセルの断面図であり、図において、１、はＰ−型基板
、２は該Ｐ−型基板１上に形成されたＮ＋型埋込層、４
は上記Ｎ＋形埋込層２上に形成されたＮ−形エピタキシ
ャル層、３は該Ｎ−型エピタキシャル層４の側面に沿っ
て形成されマルチエミッタトランジスタのコレクタ抵抗
を低減するだめの高濃度のＮ４型コレクタウオール、５
は該Ｎ−型エビタキシャルＮ４上に形成されたＰ゛型ベ
ース拡散領域であり、これは上記高濃度のコレクタウオ
ール３の一部と直接接合し、ＰＮ接合を形成している。
６は抵抗、７ａ、７ｂはＮ＋゛型エミッタ領域、８はシ
リコン酸化膜、９はショットキーバリアダイオード、１
０ａ〜１０ｅはＡｌ配線であり、１０ａはコレクタに、
１０ｂと１０ｄはエミッタに、１０ｃはベースに、１０
ｅはショットキーバリアダイオード９のアノードに接続
されている。
リコン酸化膜、９はショットキーバリアダイオード、１
０ａ〜１０ｅはＡｌ配線であり、１０ａはコレクタに、
１０ｂと１０ｄはエミッタに、１０ｃはベースに、１０
ｅはショットキーバリアダイオード９のアノードに接続
されている。
第２図は、上記メモリセルのパターン配置図の一例を示
し、図中、１１は分離されたシリコン島パターン、１２
はコレクタウオールパターン、１３はベースパターン、
１４は抵抗パターン、１５ａはコレクタコンタクト窓パ
ターン、１５ｂ、１５ｄはエミッタ拡散用およびエミン
タコンタクト窓兼用パターン、１５ｃはベースコンタク
ト窓パターン、１５ｅはショットキーバリアのアノード
用コンタクト窓パターンである。
し、図中、１１は分離されたシリコン島パターン、１２
はコレクタウオールパターン、１３はベースパターン、
１４は抵抗パターン、１５ａはコレクタコンタクト窓パ
ターン、１５ｂ、１５ｄはエミッタ拡散用およびエミン
タコンタクト窓兼用パターン、１５ｃはベースコンタク
ト窓パターン、１５ｅはショットキーバリアのアノード
用コンタクト窓パターンである。
次に作用効果について説明する。
このようなメモリセルでは、Ｐ゛型ベース拡散領域５と
高濃度コレクタウオール３の一部とを直接接合し、高濃
度ＰＮ接合を形成したのでベースコレクタ間容量Ｃア、
は、 ＣＴＣ＝ Ｃｔｃ＋ ＋ Ｃｔｃｔ となる。ここでＣＴＣＩ は、Ｐ型ベース拡散領域５・
エピタキシャル層４間の容量、ＣＴＣｌはＰ型ベース拡
散領域５・コレクタウオール３間容量である。
高濃度コレクタウオール３の一部とを直接接合し、高濃
度ＰＮ接合を形成したのでベースコレクタ間容量Ｃア、
は、 ＣＴＣ＝ Ｃｔｃ＋ ＋ Ｃｔｃｔ となる。ここでＣＴＣＩ は、Ｐ型ベース拡散領域５・
エピタキシャル層４間の容量、ＣＴＣｌはＰ型ベース拡
散領域５・コレクタウオール３間容量である。
すなわちＰＮ接合の静電容量は、一般に不純物濃度に依
存し、不純物濃度が高い程単位面積当りの静電容量は大
きくなるため、高濃度Ｎ゛型コレクタ層のＮ型不純物濃
度を１０”ａ！１−”以上にすることにより、該コレク
タ層の単位面積当りの静電容量をそのＮ型不純物濃度が
ＩＱ”ｃｍ−”程度のエピタキシャル層に比し１０倍程
度とすることができ、これによりベースコレクタ間容量
を著しく増加させて、α線による記憶情報反転を起こり
にくくできる。また、メモリセルのマルチエミッタトラ
ンジスタは、その周辺トランジスタの電流増幅率とほと
んど同じ電流増幅率になるという利点もある。
存し、不純物濃度が高い程単位面積当りの静電容量は大
きくなるため、高濃度Ｎ゛型コレクタ層のＮ型不純物濃
度を１０”ａ！１−”以上にすることにより、該コレク
タ層の単位面積当りの静電容量をそのＮ型不純物濃度が
ＩＱ”ｃｍ−”程度のエピタキシャル層に比し１０倍程
度とすることができ、これによりベースコレクタ間容量
を著しく増加させて、α線による記憶情報反転を起こり
にくくできる。また、メモリセルのマルチエミッタトラ
ンジスタは、その周辺トランジスタの電流増幅率とほと
んど同じ電流増幅率になるという利点もある。
なお、上記実施例では、コレクタウオールパターンとベ
ースパターンを一部重ねて直接接合した例を示したが、
これはコレクタウオールパターンとベースパターンを離
しておき、拡散により該両パターン高濃度で接合しても
よく、例えば第３図に示すようにベースパターンの周辺
の一部にＮ０拡散用パターン１６を追加してもよ（、上
記実施例と同様の効果が得られる。
ースパターンを一部重ねて直接接合した例を示したが、
これはコレクタウオールパターンとベースパターンを離
しておき、拡散により該両パターン高濃度で接合しても
よく、例えば第３図に示すようにベースパターンの周辺
の一部にＮ０拡散用パターン１６を追加してもよ（、上
記実施例と同様の効果が得られる。
〔発明の効果〕。
以上のように、本発明にかかる半導体記憶装置によれば
、メモリセルのトランジスタのＰ型ベース領域の側面と
該トランジスタの高濃度Ｎ゛コレクタ領域一部とを直接
接合しＰＮ接合を形成したので、チップ面積及びメモリ
セル周辺回路のスイッチング時間をあまり増大させるこ
となく、α線による記憶情報反転を起こりにくくするこ
とができる。
、メモリセルのトランジスタのＰ型ベース領域の側面と
該トランジスタの高濃度Ｎ゛コレクタ領域一部とを直接
接合しＰＮ接合を形成したので、チップ面積及びメモリ
セル周辺回路のスイッチング時間をあまり増大させるこ
となく、α線による記憶情報反転を起こりにくくするこ
とができる。
第１図は本発明の一実施例による半導体記憶装置の構造
断面図、第２図は該半導体記憶装置のパターン配置図、
第３図は本発明の他の実施例による半導体記憶装置のパ
ターン配置図、第４図は従来のメモリセルの構造断面図
、第５図はその等価回路図である。 １・・・Ｐ−型基板、２・・・Ｎ゛型埋込層、３・・・
Ｎ゛型コレクタウオール、４・・・Ｎ−型エピタキシャ
ル層、５・・・Ｐ＋型ベース拡散領域、１２・・・コレ
クタウオールパターン、１３・・・ベースパターン、１
６・・・Ｎ＋拡散パターン。 なお図中同一符号は同−又は相当部分を示す。
断面図、第２図は該半導体記憶装置のパターン配置図、
第３図は本発明の他の実施例による半導体記憶装置のパ
ターン配置図、第４図は従来のメモリセルの構造断面図
、第５図はその等価回路図である。 １・・・Ｐ−型基板、２・・・Ｎ゛型埋込層、３・・・
Ｎ゛型コレクタウオール、４・・・Ｎ−型エピタキシャ
ル層、５・・・Ｐ＋型ベース拡散領域、１２・・・コレ
クタウオールパターン、１３・・・ベースパターン、１
６・・・Ｎ＋拡散パターン。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）そのメモリセルがバイポーラ素子を用いたフリッ
プフロップ回路により構成された半導体記憶装置におい
て、 半導体基板上に形成された上記バイポーラ素子の高濃度
のＮ＾＋型コレクタ領域と、 該Ｎ＾＋型コレクタ領域上に低濃度のＮ＾−型コレクタ
領域を介して形成されたＰ型ベース領域とを備え、 該Ｐ型ベース領域の側面と上記高濃度のＮ＾＋型コレク
タ領域の一部とを直接接合しＰＮ接合を形成したことを
特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61275686A JPS63128746A (ja) | 1986-11-19 | 1986-11-19 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61275686A JPS63128746A (ja) | 1986-11-19 | 1986-11-19 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63128746A true JPS63128746A (ja) | 1988-06-01 |
Family
ID=17558939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61275686A Pending JPS63128746A (ja) | 1986-11-19 | 1986-11-19 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63128746A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63220566A (ja) * | 1987-03-09 | 1988-09-13 | Sony Corp | メモリ装置 |
-
1986
- 1986-11-19 JP JP61275686A patent/JPS63128746A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63220566A (ja) * | 1987-03-09 | 1988-09-13 | Sony Corp | メモリ装置 |
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