JPS63128746A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS63128746A JPS63128746A JP61275686A JP27568686A JPS63128746A JP S63128746 A JPS63128746 A JP S63128746A JP 61275686 A JP61275686 A JP 61275686A JP 27568686 A JP27568686 A JP 27568686A JP S63128746 A JPS63128746 A JP S63128746A
- Authority
- JP
- Japan
- Prior art keywords
- collector
- type
- capacitance
- region
- concentration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 12
- 239000000758 substrate Substances 0.000 claims abstract description 5
- 239000012535 impurity Substances 0.000 abstract description 6
- 230000002093 peripheral effect Effects 0.000 abstract description 4
- 238000000034 method Methods 0.000 abstract description 3
- 102100021394 CST complex subunit CTC1 Human genes 0.000 abstract 2
- 101000894433 Homo sapiens CST complex subunit CTC1 Proteins 0.000 abstract 2
- 101100142768 Symbiobacterium thermophilum (strain T / IAM 14863) rplY2 gene Proteins 0.000 abstract 2
- 230000005260 alpha ray Effects 0.000 abstract 1
- 230000008878 coupling Effects 0.000 abstract 1
- 238000010168 coupling process Methods 0.000 abstract 1
- 238000005859 coupling reaction Methods 0.000 abstract 1
- 238000009792 diffusion process Methods 0.000 description 11
- 230000004888 barrier function Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000003321 amplification Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/10—SRAM devices comprising bipolar components
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、バイポーラ素子を用いた半導体記憶装置に
関し、特にランダムアクセスメモリに関するものである
。
関し、特にランダムアクセスメモリに関するものである
。
第4図は従来技術によるバイポーラトランジスタを用い
たメモリセルの断面構造を示し、図において、2はP−
型基板l上に形成されたN゛型埋込層、4は該N゛型埋
込N2の上に形成されたN−型エピタキシャル層、3は
該N−型エビタキシャル層4の側面に沿って形成されト
ランジスタのコレクタ抵抗を下げるためのコレクタウオ
ール、5はN−形エピタキシャル114上に形成された
P9型ベース拡散領域であり、該P゛型ベース拡散領域
5内にN゛型エミッタ領域7a、7bが形成されている
。また8は酸化膜で、素子間は該酸化膜8で分離されて
いる。また10a−IQeはAl配線で、10aはコレ
クタと、lQb、10dはエミッタと、10cはベース
と、10eは正側ワード線と接続されている。9はショ
ットキーバリアダイオード、6は抵抗である。
たメモリセルの断面構造を示し、図において、2はP−
型基板l上に形成されたN゛型埋込層、4は該N゛型埋
込N2の上に形成されたN−型エピタキシャル層、3は
該N−型エビタキシャル層4の側面に沿って形成されト
ランジスタのコレクタ抵抗を下げるためのコレクタウオ
ール、5はN−形エピタキシャル114上に形成された
P9型ベース拡散領域であり、該P゛型ベース拡散領域
5内にN゛型エミッタ領域7a、7bが形成されている
。また8は酸化膜で、素子間は該酸化膜8で分離されて
いる。また10a−IQeはAl配線で、10aはコレ
クタと、lQb、10dはエミッタと、10cはベース
と、10eは正側ワード線と接続されている。9はショ
ットキーバリアダイオード、6は抵抗である。
第5図は第4図のダイオードクランプ型のメモリセルの
等価回路を示し、図中、20a、20bは記憶情報読出
し・保持用のマルチェミッタトランジスタで、それぞれ
のコレクタには負荷抵抗18a、18bとショットキー
バリアダイオード19a、19bとが並列に接続され、
フリップフロップを構成している。17aは正側ワード
線、17bは負側ワード線である。また21a、21b
はビット線で、それぞれマルチエミッタトランジスタ2
0a、20bのエミッタの一方と接続されている。また
25a、25bはショットキーバリアダイオード19a
、19bの接合容量C!1lIl1%23a、23bは
マルチエミッタトランジスタ2Qa、20bのベース・
コレクタ間接合容量C7い24a、24bはマルチエミ
ッタトランジスタ20a、20bのベース・エミッタ間
接合容量CTい22a、22bはマルチエミッタトラン
ジスタ2Qa、20bのコレクタと基板1との間の接合
容i1(以下「コレクタ基板間接合容量」という)CT
Sである。
等価回路を示し、図中、20a、20bは記憶情報読出
し・保持用のマルチェミッタトランジスタで、それぞれ
のコレクタには負荷抵抗18a、18bとショットキー
バリアダイオード19a、19bとが並列に接続され、
フリップフロップを構成している。17aは正側ワード
線、17bは負側ワード線である。また21a、21b
はビット線で、それぞれマルチエミッタトランジスタ2
0a、20bのエミッタの一方と接続されている。また
25a、25bはショットキーバリアダイオード19a
、19bの接合容量C!1lIl1%23a、23bは
マルチエミッタトランジスタ2Qa、20bのベース・
コレクタ間接合容量C7い24a、24bはマルチエミ
ッタトランジスタ20a、20bのベース・エミッタ間
接合容量CTい22a、22bはマルチエミッタトラン
ジスタ2Qa、20bのコレクタと基板1との間の接合
容i1(以下「コレクタ基板間接合容量」という)CT
Sである。
このような回路では、マルチエミッタトランジスタ20
aがオフ、20bがオンである時、すなわちマルチエミ
ッタトランジスタ20aのコレクタノードNが「H」の
状態である時、該コレクタノードNに付(全容量Cは、 C″″ C丁s+cs++a+2cテC+ ’I
CT!となる。またα線によりメモリセル内のコレクタ
基板接合近傍に誘起される電子正孔対電荷をΔQとする
と、オフ側トランジスタ20aのコレクタ電位の変化Δ
■はΔQ/Cとなり、メモリセルのホールド電圧■7が
0.3V程度であるためこの電位変化Δ■を0.1V以
下位に押さえないとメモリセルの情報反転が起こってし
まう。これを防止するためには、容量Cを大きくして電
位変化ΔVを小さくすればよい。ここで容量Cのうち接
合容量C3■とCtCはメモリセルの負荷抵抗18a、
18bに並列に入っているため、スピードアップコンデ
ンサの役割を果たし、また容量CtCはミラー効果によ
って2倍のファクタで効いているため、このCTcを増
加させることによりメモリセルは情報反転を引き起こす
α線に対して強くなると言える。なお、このCTCは第
4図に示すN−型エピタキシャル層4とP゛型ベース領
域5間のPN接合容量である。
aがオフ、20bがオンである時、すなわちマルチエミ
ッタトランジスタ20aのコレクタノードNが「H」の
状態である時、該コレクタノードNに付(全容量Cは、 C″″ C丁s+cs++a+2cテC+ ’I
CT!となる。またα線によりメモリセル内のコレクタ
基板接合近傍に誘起される電子正孔対電荷をΔQとする
と、オフ側トランジスタ20aのコレクタ電位の変化Δ
■はΔQ/Cとなり、メモリセルのホールド電圧■7が
0.3V程度であるためこの電位変化Δ■を0.1V以
下位に押さえないとメモリセルの情報反転が起こってし
まう。これを防止するためには、容量Cを大きくして電
位変化ΔVを小さくすればよい。ここで容量Cのうち接
合容量C3■とCtCはメモリセルの負荷抵抗18a、
18bに並列に入っているため、スピードアップコンデ
ンサの役割を果たし、また容量CtCはミラー効果によ
って2倍のファクタで効いているため、このCTcを増
加させることによりメモリセルは情報反転を引き起こす
α線に対して強くなると言える。なお、このCTCは第
4図に示すN−型エピタキシャル層4とP゛型ベース領
域5間のPN接合容量である。
従来技術では、α線による情報反転を防止するためPN
接合容量CTCの値を増加するには、第1に、マルチエ
ミッタトランジスタ20a、20bのベース面積を広く
すること、第2に、N−型エピタキシャル層4のN+不
純物濃度を高くすることが必要であるが、第1の方法で
は、メモリセルの面積が大きくなりチップ面積が増大す
るという欠点があり、第2の方法では、メモリセル周辺
回路のトランジスタの接合容量も増大し、スイッチング
時間が長くなるという欠点があった。
接合容量CTCの値を増加するには、第1に、マルチエ
ミッタトランジスタ20a、20bのベース面積を広く
すること、第2に、N−型エピタキシャル層4のN+不
純物濃度を高くすることが必要であるが、第1の方法で
は、メモリセルの面積が大きくなりチップ面積が増大す
るという欠点があり、第2の方法では、メモリセル周辺
回路のトランジスタの接合容量も増大し、スイッチング
時間が長くなるという欠点があった。
この発明は、上記のような問題点を解決するためになさ
れたもので、チップ面積及びメモリセル周辺回路のスイ
ッチング時間を増大させることなく、α線による情報反
転を起こりにくくすることができる半導体記憶装置を得
ることを目的とする。
れたもので、チップ面積及びメモリセル周辺回路のスイ
ッチング時間を増大させることなく、α線による情報反
転を起こりにくくすることができる半導体記憶装置を得
ることを目的とする。
この発明に係る半導体記憶装置は、メモリセルのNPN
トランジスタのP型ベース領域の側面と該トランジス
タの高濃度のN°コレクタ領域の一部とを直接接合し、
PN接合を形成したものである。
トランジスタのP型ベース領域の側面と該トランジス
タの高濃度のN°コレクタ領域の一部とを直接接合し、
PN接合を形成したものである。
この発明においては、メモリセルのNPN)ランジスタ
のP型ベース領域の側面と該トランジスタの高濃度のN
゛コレクタ領域一部とを直接接合しPN接合を形成した
から、ベース領域とコレクタ領域が一部高濃度で接合さ
れることとなり、これによりベースコレクタ間容量を増
大できる。
のP型ベース領域の側面と該トランジスタの高濃度のN
゛コレクタ領域一部とを直接接合しPN接合を形成した
から、ベース領域とコレクタ領域が一部高濃度で接合さ
れることとなり、これによりベースコレクタ間容量を増
大できる。
以下、この発明の一実施例を図について説明する。
第1図は本発明の一実施例による半導体記憶装置のメモ
リセルの断面図であり、図において、1、はP−型基板
、2は該P−型基板1上に形成されたN+型埋込層、4
は上記N+形埋込層2上に形成されたN−形エピタキシ
ャル層、3は該N−型エピタキシャル層4の側面に沿っ
て形成されマルチエミッタトランジスタのコレクタ抵抗
を低減するだめの高濃度のN4型コレクタウオール、5
は該N−型エビタキシャルN4上に形成されたP゛型ベ
ース拡散領域であり、これは上記高濃度のコレクタウオ
ール3の一部と直接接合し、PN接合を形成している。
リセルの断面図であり、図において、1、はP−型基板
、2は該P−型基板1上に形成されたN+型埋込層、4
は上記N+形埋込層2上に形成されたN−形エピタキシ
ャル層、3は該N−型エピタキシャル層4の側面に沿っ
て形成されマルチエミッタトランジスタのコレクタ抵抗
を低減するだめの高濃度のN4型コレクタウオール、5
は該N−型エビタキシャルN4上に形成されたP゛型ベ
ース拡散領域であり、これは上記高濃度のコレクタウオ
ール3の一部と直接接合し、PN接合を形成している。
6は抵抗、7a、7bはN+゛型エミッタ領域、8はシ
リコン酸化膜、9はショットキーバリアダイオード、1
0a〜10eはAl配線であり、10aはコレクタに、
10bと10dはエミッタに、10cはベースに、10
eはショットキーバリアダイオード9のアノードに接続
されている。
リコン酸化膜、9はショットキーバリアダイオード、1
0a〜10eはAl配線であり、10aはコレクタに、
10bと10dはエミッタに、10cはベースに、10
eはショットキーバリアダイオード9のアノードに接続
されている。
第2図は、上記メモリセルのパターン配置図の一例を示
し、図中、11は分離されたシリコン島パターン、12
はコレクタウオールパターン、13はベースパターン、
14は抵抗パターン、15aはコレクタコンタクト窓パ
ターン、15b、15dはエミッタ拡散用およびエミン
タコンタクト窓兼用パターン、15cはベースコンタク
ト窓パターン、15eはショットキーバリアのアノード
用コンタクト窓パターンである。
し、図中、11は分離されたシリコン島パターン、12
はコレクタウオールパターン、13はベースパターン、
14は抵抗パターン、15aはコレクタコンタクト窓パ
ターン、15b、15dはエミッタ拡散用およびエミン
タコンタクト窓兼用パターン、15cはベースコンタク
ト窓パターン、15eはショットキーバリアのアノード
用コンタクト窓パターンである。
次に作用効果について説明する。
このようなメモリセルでは、P゛型ベース拡散領域5と
高濃度コレクタウオール3の一部とを直接接合し、高濃
度PN接合を形成したのでベースコレクタ間容量Cア、
は、 CTC= Ctc+ + Ctct となる。ここでCTCI は、P型ベース拡散領域5・
エピタキシャル層4間の容量、CTClはP型ベース拡
散領域5・コレクタウオール3間容量である。
高濃度コレクタウオール3の一部とを直接接合し、高濃
度PN接合を形成したのでベースコレクタ間容量Cア、
は、 CTC= Ctc+ + Ctct となる。ここでCTCI は、P型ベース拡散領域5・
エピタキシャル層4間の容量、CTClはP型ベース拡
散領域5・コレクタウオール3間容量である。
すなわちPN接合の静電容量は、一般に不純物濃度に依
存し、不純物濃度が高い程単位面積当りの静電容量は大
きくなるため、高濃度N゛型コレクタ層のN型不純物濃
度を10”a!1−”以上にすることにより、該コレク
タ層の単位面積当りの静電容量をそのN型不純物濃度が
IQ”cm−”程度のエピタキシャル層に比し10倍程
度とすることができ、これによりベースコレクタ間容量
を著しく増加させて、α線による記憶情報反転を起こり
にくくできる。また、メモリセルのマルチエミッタトラ
ンジスタは、その周辺トランジスタの電流増幅率とほと
んど同じ電流増幅率になるという利点もある。
存し、不純物濃度が高い程単位面積当りの静電容量は大
きくなるため、高濃度N゛型コレクタ層のN型不純物濃
度を10”a!1−”以上にすることにより、該コレク
タ層の単位面積当りの静電容量をそのN型不純物濃度が
IQ”cm−”程度のエピタキシャル層に比し10倍程
度とすることができ、これによりベースコレクタ間容量
を著しく増加させて、α線による記憶情報反転を起こり
にくくできる。また、メモリセルのマルチエミッタトラ
ンジスタは、その周辺トランジスタの電流増幅率とほと
んど同じ電流増幅率になるという利点もある。
なお、上記実施例では、コレクタウオールパターンとベ
ースパターンを一部重ねて直接接合した例を示したが、
これはコレクタウオールパターンとベースパターンを離
しておき、拡散により該両パターン高濃度で接合しても
よく、例えば第3図に示すようにベースパターンの周辺
の一部にN0拡散用パターン16を追加してもよ(、上
記実施例と同様の効果が得られる。
ースパターンを一部重ねて直接接合した例を示したが、
これはコレクタウオールパターンとベースパターンを離
しておき、拡散により該両パターン高濃度で接合しても
よく、例えば第3図に示すようにベースパターンの周辺
の一部にN0拡散用パターン16を追加してもよ(、上
記実施例と同様の効果が得られる。
〔発明の効果〕。
以上のように、本発明にかかる半導体記憶装置によれば
、メモリセルのトランジスタのP型ベース領域の側面と
該トランジスタの高濃度N゛コレクタ領域一部とを直接
接合しPN接合を形成したので、チップ面積及びメモリ
セル周辺回路のスイッチング時間をあまり増大させるこ
となく、α線による記憶情報反転を起こりにくくするこ
とができる。
、メモリセルのトランジスタのP型ベース領域の側面と
該トランジスタの高濃度N゛コレクタ領域一部とを直接
接合しPN接合を形成したので、チップ面積及びメモリ
セル周辺回路のスイッチング時間をあまり増大させるこ
となく、α線による記憶情報反転を起こりにくくするこ
とができる。
第1図は本発明の一実施例による半導体記憶装置の構造
断面図、第2図は該半導体記憶装置のパターン配置図、
第3図は本発明の他の実施例による半導体記憶装置のパ
ターン配置図、第4図は従来のメモリセルの構造断面図
、第5図はその等価回路図である。 1・・・P−型基板、2・・・N゛型埋込層、3・・・
N゛型コレクタウオール、4・・・N−型エピタキシャ
ル層、5・・・P+型ベース拡散領域、12・・・コレ
クタウオールパターン、13・・・ベースパターン、1
6・・・N+拡散パターン。 なお図中同一符号は同−又は相当部分を示す。
断面図、第2図は該半導体記憶装置のパターン配置図、
第3図は本発明の他の実施例による半導体記憶装置のパ
ターン配置図、第4図は従来のメモリセルの構造断面図
、第5図はその等価回路図である。 1・・・P−型基板、2・・・N゛型埋込層、3・・・
N゛型コレクタウオール、4・・・N−型エピタキシャ
ル層、5・・・P+型ベース拡散領域、12・・・コレ
クタウオールパターン、13・・・ベースパターン、1
6・・・N+拡散パターン。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- (1)そのメモリセルがバイポーラ素子を用いたフリッ
プフロップ回路により構成された半導体記憶装置におい
て、 半導体基板上に形成された上記バイポーラ素子の高濃度
のN^+型コレクタ領域と、 該N^+型コレクタ領域上に低濃度のN^−型コレクタ
領域を介して形成されたP型ベース領域とを備え、 該P型ベース領域の側面と上記高濃度のN^+型コレク
タ領域の一部とを直接接合しPN接合を形成したことを
特徴とする半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61275686A JPS63128746A (ja) | 1986-11-19 | 1986-11-19 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61275686A JPS63128746A (ja) | 1986-11-19 | 1986-11-19 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63128746A true JPS63128746A (ja) | 1988-06-01 |
Family
ID=17558939
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61275686A Pending JPS63128746A (ja) | 1986-11-19 | 1986-11-19 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63128746A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63220566A (ja) * | 1987-03-09 | 1988-09-13 | Sony Corp | メモリ装置 |
-
1986
- 1986-11-19 JP JP61275686A patent/JPS63128746A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63220566A (ja) * | 1987-03-09 | 1988-09-13 | Sony Corp | メモリ装置 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4021687A (en) | Transistor circuit for deep saturation prevention | |
JPS63140567A (ja) | 半導体記憶装置 | |
IE50514B1 (en) | Bipolar type static memory cell | |
JPS582457B2 (ja) | ハンドウタイシユウセキカイロソウチ オヨビ ソノセイゾウホウホウ | |
JPS63128746A (ja) | 半導体記憶装置 | |
JPH01214055A (ja) | 静電破壊保護装置 | |
JPH0236558A (ja) | 半導体装置 | |
JPH055373B2 (ja) | ||
JPS6025905B2 (ja) | 半導体装置 | |
JPS6060753A (ja) | 半導体装置 | |
JPH0456465B2 (ja) | ||
JP2833913B2 (ja) | バイポーラ集積回路装置 | |
JP2763432B2 (ja) | 半導体装置 | |
JP2517229B2 (ja) | 差動増幅回路 | |
JPH01194461A (ja) | 半導体記憶装置 | |
JPS63104376A (ja) | 半導体記憶装置 | |
JPS63115369A (ja) | 半導体記憶装置 | |
JPH0440867B2 (ja) | ||
JPS60126858A (ja) | 半導体装置 | |
JPH0528910B2 (ja) | ||
JPS61170058A (ja) | レベルシフト複合回路 | |
JPS62125665A (ja) | 半導体記憶装置 | |
JPS63136561A (ja) | 半導体記憶装置 | |
JPH01187972A (ja) | バイポーラ型半導体記憶装置 | |
JPS6373663A (ja) | ラテラルトランジスタ |