JPH01187972A - バイポーラ型半導体記憶装置 - Google Patents
バイポーラ型半導体記憶装置Info
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- JPH01187972A JPH01187972A JP63013010A JP1301088A JPH01187972A JP H01187972 A JPH01187972 A JP H01187972A JP 63013010 A JP63013010 A JP 63013010A JP 1301088 A JP1301088 A JP 1301088A JP H01187972 A JPH01187972 A JP H01187972A
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Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はバイポーラ型半導体記憶装置に関し、特に横ｍ
ｐｎｐトランジスタをメモリ・セルの負荷として用いた
クロスカップル型ｐｎｐｎメモリ・セルの半導体記憶装
置に関する。
ｐｎｐトランジスタをメモリ・セルの負荷として用いた
クロスカップル型ｐｎｐｎメモリ・セルの半導体記憶装
置に関する。
第５図および第６図はそれぞれクロスカップル型ｐｎｐ
ｎ半導体メモリ・セルの接続回路図およびその従来の牛
導体装置構造図金示すものである。
ｎ半導体メモリ・セルの接続回路図およびその従来の牛
導体装置構造図金示すものである。
第６図は左右対称の接続回路の何れか一万金示している
が、これら明らかなように、横型ｐｎｐ トランジスタ
Ｑ１．Ｑ＊をメモリ・セルの負荷として用いると、この
Ｉ）ｎｐトランジスタばｎｐｎマルチエミッタ・トラン
ジスタＱｓ（ま几はＱ ａ ）の舊き込み／読み出しく
Ｗ／几）用エミッタ１８とホールド用エミッタ１９の共
通ベース領域１６’（ｉ−コレクタとし、ｗｅ、共通；
レクメ領域１５全べ−るので、セル面積を縮小化出来る
利点があシ、更にこのｐ型Ｎ１７全ｎｐｎ ）う／ジス
タのベース領域１６と同一工程で形成することも可能で
、グロセス上の繁雑さを伴わない利点も有するので、き
わめて多用される。
が、これら明らかなように、横型ｐｎｐ トランジスタ
Ｑ１．Ｑ＊をメモリ・セルの負荷として用いると、この
Ｉ）ｎｐトランジスタばｎｐｎマルチエミッタ・トラン
ジスタＱｓ（ま几はＱ ａ ）の舊き込み／読み出しく
Ｗ／几）用エミッタ１８とホールド用エミッタ１９の共
通ベース領域１６’（ｉ−コレクタとし、ｗｅ、共通；
レクメ領域１５全べ−るので、セル面積を縮小化出来る
利点があシ、更にこのｐ型Ｎ１７全ｎｐｎ ）う／ジス
タのベース領域１６と同一工程で形成することも可能で
、グロセス上の繁雑さを伴わない利点も有するので、き
わめて多用される。
しかしながら、この種のｐｎｐ負荷型メモリ・セルでは
、オン（ＯＮ）側のｐｎｐトランジスタとｎｐｎトラン
ジスタとで形成されるｐｎｐｎサイリスタがラッチを起
こすことでメモリー情報が保持されるので、ｐｎｐトラ
ンジスタおよびｎｐｎトランジスタとも保い飽和状態に
ある。従って、メモリ情報の反転書き込みに時間を要し
、書き込みスピードが遅いのが欠点である。これについ
ては、ｐｎｐトランジスタのベース領域が広い為、ｐｎ
ｐトランジスタのベース領域に注入されている少数キャ
リアの数が多く、ｐｎｐ）う／ジスタのオｙ（ＯＮ）状
態からオフ（ＯＦＦ）状態に移るリカバリータイムを長
くしていることが書き込みスピードの遅れに最も影響を
与えているとされている。従って、最近ではこのｐｎｐ
トランジスタのりカバリ−を速くする手段として、ｐ
ｎ ｐ トランジスタのエミッタとコレクタを共に深く
してエミッタとコレクタ直下のベース領域におけるキャ
リア蓄積を減らす構造がとられるようになった。
、オン（ＯＮ）側のｐｎｐトランジスタとｎｐｎトラン
ジスタとで形成されるｐｎｐｎサイリスタがラッチを起
こすことでメモリー情報が保持されるので、ｐｎｐトラ
ンジスタおよびｎｐｎトランジスタとも保い飽和状態に
ある。従って、メモリ情報の反転書き込みに時間を要し
、書き込みスピードが遅いのが欠点である。これについ
ては、ｐｎｐトランジスタのベース領域が広い為、ｐｎ
ｐトランジスタのベース領域に注入されている少数キャ
リアの数が多く、ｐｎｐ）う／ジスタのオｙ（ＯＮ）状
態からオフ（ＯＦＦ）状態に移るリカバリータイムを長
くしていることが書き込みスピードの遅れに最も影響を
与えているとされている。従って、最近ではこのｐｎｐ
トランジスタのりカバリ−を速くする手段として、ｐ
ｎ ｐ トランジスタのエミッタとコレクタを共に深く
してエミッタとコレクタ直下のベース領域におけるキャ
リア蓄積を減らす構造がとられるようになった。
〔発明が解決しようとする問題点〕
しかし、上述した如きｐｎｐトランジスタのエミッタ全
床く設定する改良手法では、第６図から明らかなように
、ｐｎｐトランジスタのエミッタ（ｐ型層１７）とｎ型
のエピタキシャル層１５および埋込層１２とｐ型シリコ
ン基板１１とで形成される浮遊ｐｎｐトランジスタ（以
下サブｐｎｐトランジスタという）の電流増幅率を高め
る結果を招くようになる。従って、長時間パルスを入れ
る書込みモードで動作させ友場合では、このサブｐｎｐ
−トランジスタのベース領域にキャリアが溜ま）、ベー
ス電位が高くなって、これがオン（ＯＮ）状態となシリ
コン基板１１に電流を流すようになるので、メモリ動作
に不良（ラッチアップ）が生じる。この対策にはシリコ
ン基板１１の不純物濃度金玉げることでサブｐｎｐトラ
ンジスタの電流増幅率金工げる方法があるが、この方法
はｎｐｎト２ンジスタのコレクタ、すなわち、ｐｎｐト
ランジスタのベースとシリコン基板間の容量を増大させ
ることともなるので、ｎｐｎおよびｐｎｐ双方のトラン
ジスタ動作に遅延をもｔらす新たな欠点を生じている。
床く設定する改良手法では、第６図から明らかなように
、ｐｎｐトランジスタのエミッタ（ｐ型層１７）とｎ型
のエピタキシャル層１５および埋込層１２とｐ型シリコ
ン基板１１とで形成される浮遊ｐｎｐトランジスタ（以
下サブｐｎｐトランジスタという）の電流増幅率を高め
る結果を招くようになる。従って、長時間パルスを入れ
る書込みモードで動作させ友場合では、このサブｐｎｐ
−トランジスタのベース領域にキャリアが溜ま）、ベー
ス電位が高くなって、これがオン（ＯＮ）状態となシリ
コン基板１１に電流を流すようになるので、メモリ動作
に不良（ラッチアップ）が生じる。この対策にはシリコ
ン基板１１の不純物濃度金玉げることでサブｐｎｐトラ
ンジスタの電流増幅率金工げる方法があるが、この方法
はｎｐｎト２ンジスタのコレクタ、すなわち、ｐｎｐト
ランジスタのベースとシリコン基板間の容量を増大させ
ることともなるので、ｎｐｎおよびｐｎｐ双方のトラン
ジスタ動作に遅延をもｔらす新たな欠点を生じている。
本発明の目的は、上記の情況に鑑み、シリコン基板の不
純物濃度を高めることなくサブｐｎｐ）−ランジスタの
電流増幅率の上昇を抑えることにより、横型負荷ｐｎｐ
トランジスタのりカバリ−動作の迅速化を達成しｔバイ
ボー２型半導体記憶装置を提供することである。
純物濃度を高めることなくサブｐｎｐ）−ランジスタの
電流増幅率の上昇を抑えることにより、横型負荷ｐｎｐ
トランジスタのりカバリ−動作の迅速化を達成しｔバイ
ボー２型半導体記憶装置を提供することである。
本発明によれば、ｐ型シリコン基板の一生面上に高濃度
ｎ型埋込層全弁して形成されるｎ型エピタキシャル層上
に横型ｐｎｐトランジスタをメモリ・セルの負荷とする
クロスカップル型ｐｎｐｎ半４体メモリ・セルを形成す
るバイポーラ型半導体記憶装置は、前記横型ｐｎｐトラ
ンジスタのエミッタとコレクタを形成する２つのｐ型層
にはさまれるベース領域下の前記高濃度ｎ型埋込層上に
高濃度のｎ型層が付加形成されることを含んで構成され
る。
ｎ型埋込層全弁して形成されるｎ型エピタキシャル層上
に横型ｐｎｐトランジスタをメモリ・セルの負荷とする
クロスカップル型ｐｎｐｎ半４体メモリ・セルを形成す
るバイポーラ型半導体記憶装置は、前記横型ｐｎｐトラ
ンジスタのエミッタとコレクタを形成する２つのｐ型層
にはさまれるベース領域下の前記高濃度ｎ型埋込層上に
高濃度のｎ型層が付加形成されることを含んで構成され
る。
以下図面を参照して本発明の詳細な説明する。
第１図（ａｌおよび（ｂ）はそれぞれ本発明の一英施例
を示すクロスカップルＷｐｎｐｎ半導体メモリ・セルの
平面図およびそのｘ−ｘ’断面図である。本実施例によ
れば、バイポーラ型半導体記憶装置は、ｐ型シリコン基
板１１と、このｐ２１シリコン基板１１上に埋込まれる
高濃度ｎ型埋込層１２と、この上に堆積されるｎ型エピ
タキシャル層１５と、ｎ型エピタキシャル層１５上にク
ロスカップル型ｐｎｐｎ半導体メモリ・セルの横型負荷
トランジスタおよびｎｐｎメモリ・セル・トランジスタ
全−体化構造に形成する２つのｐ型層１６．１７および
２つのエミツタ層１８．１９と、横型負荷トランジスタ
のエミッタ領域を形成するｐ型層１７とコレクタ領域全
形成するｐ型層１６にはさまれ之ベース領域のｎ型エピ
タキシャル層１５内に、高濃度ｎ型埋込層１２と接触す
るこうに形成された高濃度のｎＷ層１４とを含む。ここ
で、１３はｎｐｎ） −Ｅ−ＩＪ・セル・トランジスタ
のコレクタ引出用の高濃度ｎ型層、２０は素子分離用の
シリコン酸化膜、ま之、２１，２２，２３．２４および
２５は各トランジスタの引出電極をそれぞれ示す。
を示すクロスカップルＷｐｎｐｎ半導体メモリ・セルの
平面図およびそのｘ−ｘ’断面図である。本実施例によ
れば、バイポーラ型半導体記憶装置は、ｐ型シリコン基
板１１と、このｐ２１シリコン基板１１上に埋込まれる
高濃度ｎ型埋込層１２と、この上に堆積されるｎ型エピ
タキシャル層１５と、ｎ型エピタキシャル層１５上にク
ロスカップル型ｐｎｐｎ半導体メモリ・セルの横型負荷
トランジスタおよびｎｐｎメモリ・セル・トランジスタ
全−体化構造に形成する２つのｐ型層１６．１７および
２つのエミツタ層１８．１９と、横型負荷トランジスタ
のエミッタ領域を形成するｐ型層１７とコレクタ領域全
形成するｐ型層１６にはさまれ之ベース領域のｎ型エピ
タキシャル層１５内に、高濃度ｎ型埋込層１２と接触す
るこうに形成された高濃度のｎＷ層１４とを含む。ここ
で、１３はｎｐｎ） −Ｅ−ＩＪ・セル・トランジスタ
のコレクタ引出用の高濃度ｎ型層、２０は素子分離用の
シリコン酸化膜、ま之、２１，２２，２３．２４および
２５は各トランジスタの引出電極をそれぞれ示す。
本実施例によれば、横型ｐｆｌｐトランジスタのエミッ
タ領域（ｎ型層１７）とコレクタ領域（ｐ型層１６）間
にはさまれ九ベース領域下の高濃度ｎ型埋込層１２の直
上には、高濃度のｎ型層１４が形成されているので、横
型ｐｎｐのエミッタ（ｎ型層１７）＠下およびコレクタ
（ｐ型層１６）直下並びにこれらエミッタとコレクタに
はさまれｔベース領域内におけるｎ型エピタキシャル層
１５の領域を狭めることができる。従って、これらの領
域に注入されるキャリアの数を抑えることが出来るので
、横型ｐｎ ｐ トランジスタのリカバリー動作を迅速
化することが可能となる。
タ領域（ｎ型層１７）とコレクタ領域（ｐ型層１６）間
にはさまれ九ベース領域下の高濃度ｎ型埋込層１２の直
上には、高濃度のｎ型層１４が形成されているので、横
型ｐｎｐのエミッタ（ｎ型層１７）＠下およびコレクタ
（ｐ型層１６）直下並びにこれらエミッタとコレクタに
はさまれｔベース領域内におけるｎ型エピタキシャル層
１５の領域を狭めることができる。従って、これらの領
域に注入されるキャリアの数を抑えることが出来るので
、横型ｐｎ ｐ トランジスタのリカバリー動作を迅速
化することが可能となる。
第２図（ａ）〜（Ｃ）は上記実施例の製造方法を示す一
工程順序図である。この製造工程によれば、選択的に高
濃度ｎ型埋込層１２が形成されｅｐ散型シリコン基板ｌ
ｌ上ｎ型のエピタキシャル層１５ｔ−まず成長し、つい
で、シリコン窒化膜２７をマスクとして素子間絶縁分離
用のシリコン酸化膜２゜の酸化全行い、更にコレクタ引
き出し用の高濃度ｎ型層１３ｆｔ形成する〔第２（ａ）
図参照〕。次Ｖｃフォトレジスト２８ｔ−マスクに、将
来ｐｆｌｐ）？；／ジスタが形成される領域のみに対し
てプロジェクト・レンジが高濃度ｎ型埋込層１２の表面
よシ少し浅くなる様な加速エネルギーでり／（Ｐ）ｔ−
イオン注入し、高濃度ｎ型層１４を形成する（ ＩＸ
２ （ｂ）図参照〕。
工程順序図である。この製造工程によれば、選択的に高
濃度ｎ型埋込層１２が形成されｅｐ散型シリコン基板ｌ
ｌ上ｎ型のエピタキシャル層１５ｔ−まず成長し、つい
で、シリコン窒化膜２７をマスクとして素子間絶縁分離
用のシリコン酸化膜２゜の酸化全行い、更にコレクタ引
き出し用の高濃度ｎ型層１３ｆｔ形成する〔第２（ａ）
図参照〕。次Ｖｃフォトレジスト２８ｔ−マスクに、将
来ｐｆｌｐ）？；／ジスタが形成される領域のみに対し
てプロジェクト・レンジが高濃度ｎ型埋込層１２の表面
よシ少し浅くなる様な加速エネルギーでり／（Ｐ）ｔ−
イオン注入し、高濃度ｎ型層１４を形成する（ ＩＸ
２ （ｂ）図参照〕。
次にｓ ｐｎｐトランジスタのエミッタ領域２よびｎｐ
ｎのベース領域を形成するため、ｎ型エピタキシャル層
１５にボロン（均をイオン注入してｐ型拡鴫層１７およ
び１６に形成し、更にｎｐｎ トランジスタのエミッタ
１８．１９全ヒ累（Ａｓ）のイオン注入で形成し、つい
でコンタクト孔を開孔して第１層目の配線を行うことで
第１図の構造を得るＯ 第３図（ａ）〜（Ｃ）は上記実施例の製造方法を示す他
の工程順序図である。本製造工程によれば、ｐ型シリコ
ン基板ｌｌ上に高濃度ｎ型埋込層１２を形成μ成長すべ
きｎ型エピタキシャル層の最終膜厚の約１７２の膜厚の
ｎ型エピタキシャル層１５′Ｊ＆：成長し、将来ｐｎｐ
トランジスタが形成されるべき領域にシリコン空化膜２
７ｔ−マスクにリン（Ｐ）’に拡散するか、リン■ある
いはヒ素（Ａｓ）を７オトレジスト２８をマスクとして
イオン注入することする〔第３（ｂ）図参照〕。後は前
工程とほぼ同様の工程を経ることで第１図の構造を得る
ことができる。
ｎのベース領域を形成するため、ｎ型エピタキシャル層
１５にボロン（均をイオン注入してｐ型拡鴫層１７およ
び１６に形成し、更にｎｐｎ トランジスタのエミッタ
１８．１９全ヒ累（Ａｓ）のイオン注入で形成し、つい
でコンタクト孔を開孔して第１層目の配線を行うことで
第１図の構造を得るＯ 第３図（ａ）〜（Ｃ）は上記実施例の製造方法を示す他
の工程順序図である。本製造工程によれば、ｐ型シリコ
ン基板ｌｌ上に高濃度ｎ型埋込層１２を形成μ成長すべ
きｎ型エピタキシャル層の最終膜厚の約１７２の膜厚の
ｎ型エピタキシャル層１５′Ｊ＆：成長し、将来ｐｎｐ
トランジスタが形成されるべき領域にシリコン空化膜２
７ｔ−マスクにリン（Ｐ）’に拡散するか、リン■ある
いはヒ素（Ａｓ）を７オトレジスト２８をマスクとして
イオン注入することする〔第３（ｂ）図参照〕。後は前
工程とほぼ同様の工程を経ることで第１図の構造を得る
ことができる。
第４図は本発明の他の実施例を示すクロスカップル型ｐ
ｎｐｎ半導体メモリ・セルの片側断面図である。本実施
例によれば、ｐ型層１６がｎ型層１７よシも深く形成さ
れ、まｔ１高濃度ｎ型層１４がｎ型層１７の直下のみに
形成される。かかる構造をとる場合でも、ｐＱｐトラン
ジスタのベース領域内のｎ型領域は狭められ、′少数キ
ャリアの蓄積量が抑えられるので、前実施例と同様の効
果全期待し得る。
ｎｐｎ半導体メモリ・セルの片側断面図である。本実施
例によれば、ｐ型層１６がｎ型層１７よシも深く形成さ
れ、まｔ１高濃度ｎ型層１４がｎ型層１７の直下のみに
形成される。かかる構造をとる場合でも、ｐＱｐトラン
ジスタのベース領域内のｎ型領域は狭められ、′少数キ
ャリアの蓄積量が抑えられるので、前実施例と同様の効
果全期待し得る。
以上詳細に説明し比ようへ本発明によれば、横［ｐｎｐ
ト：７ンジスタのエミッタと、エミッタとコレクタには
さまれ九ベース領域下に高濃度のｎ型層を形成すること
によ［、ｐｎｐトランジスタのエミッタを深くすること
なく、従って、基板濃度を高めることもなくサブＰｎｐ
トランジスタのベース領域の注入キャリアの蓄積を減ら
す事が出来るので、クロスカップルｆＪｌ ｐ ｎ ｐ
ｏ半導体メモリ・セルにおける横型負荷ｐｎｐトラン
ジスタのりカバリ−タイムを短かくすることが出来る。
ト：７ンジスタのエミッタと、エミッタとコレクタには
さまれ九ベース領域下に高濃度のｎ型層を形成すること
によ［、ｐｎｐトランジスタのエミッタを深くすること
なく、従って、基板濃度を高めることもなくサブＰｎｐ
トランジスタのベース領域の注入キャリアの蓄積を減ら
す事が出来るので、クロスカップルｆＪｌ ｐ ｎ ｐ
ｏ半導体メモリ・セルにおける横型負荷ｐｎｐトラン
ジスタのりカバリ−タイムを短かくすることが出来る。
すなわち、本発明を実施することにより、高集積、高性
能の牛導体記憶装置を容易に実現することが可能となる
。
能の牛導体記憶装置を容易に実現することが可能となる
。
第１図（ａ）および（ｂ）はそれぞれ本発明の一実施例
を示すクロスカップル型ｐｎｐｎ半導体メモリ・セルの
平面図およびそのｘ−ｘ’断面図、第２図（ａ）〜（Ｃ
）は上記実施例の製造方法を示す一工程順序図、第３図
（ａ）〜（Ｃ）は上記実施例の製造方法金示す他の工程
順序図、第４図は本発明の他の実施例を示すクロスカッ
プルｆｆ１ｐｎｐｎ半導体メモリ・セルの片側断面図、
第５図および第６図はそれぞれクロスカップル型半導体
メモリ・セルの接続回路図およびその従来の半導体装置
構造図である。 １１・・・・・・ｐ！シリコン基板、１２・・・・・・
高濃度ｎ型埋込層、１３．１４・・・・・・高ａ度ｎ型
層、１５・・・・・・ｎ型エピタキシャル層、１６・・
・・・・ｐ型層（ｎｐｎトランジスタのベース、ｐｎｐ
トランジスタのコレクタ）、１７・・・・・・高濃度ｐ
型層（ｐｏｐトランジスタのエミッタ〕、１８・・・・
・・ｎｐｎトランジスタのＷ／Ｒエミッタ湘、１９・・
・・・・ｎｐｎ）う／ジスタのホールド・エミツタ層、
２０・・・・・・シリコン酸化膜、２１・・・・・・ｐ
ｎｐトランジスタのエミッタ電極、２２．２４・・・・
・・Ｗ／几エミッタ電極、ホールド・エミッタ電極、２
３・・・・・・ｎｐｎトランジスタおよびｐｏｐトラン
ジスタのベースおよびコレクタｔｆｆｌ、２５・・・・
・・ｎｐｎ）７／ジスタおよびｐｎｐ寮２何 ｔρノ 峯３図
を示すクロスカップル型ｐｎｐｎ半導体メモリ・セルの
平面図およびそのｘ−ｘ’断面図、第２図（ａ）〜（Ｃ
）は上記実施例の製造方法を示す一工程順序図、第３図
（ａ）〜（Ｃ）は上記実施例の製造方法金示す他の工程
順序図、第４図は本発明の他の実施例を示すクロスカッ
プルｆｆ１ｐｎｐｎ半導体メモリ・セルの片側断面図、
第５図および第６図はそれぞれクロスカップル型半導体
メモリ・セルの接続回路図およびその従来の半導体装置
構造図である。 １１・・・・・・ｐ！シリコン基板、１２・・・・・・
高濃度ｎ型埋込層、１３．１４・・・・・・高ａ度ｎ型
層、１５・・・・・・ｎ型エピタキシャル層、１６・・
・・・・ｐ型層（ｎｐｎトランジスタのベース、ｐｎｐ
トランジスタのコレクタ）、１７・・・・・・高濃度ｐ
型層（ｐｏｐトランジスタのエミッタ〕、１８・・・・
・・ｎｐｎトランジスタのＷ／Ｒエミッタ湘、１９・・
・・・・ｎｐｎ）う／ジスタのホールド・エミツタ層、
２０・・・・・・シリコン酸化膜、２１・・・・・・ｐ
ｎｐトランジスタのエミッタ電極、２２．２４・・・・
・・Ｗ／几エミッタ電極、ホールド・エミッタ電極、２
３・・・・・・ｎｐｎトランジスタおよびｐｏｐトラン
ジスタのベースおよびコレクタｔｆｆｌ、２５・・・・
・・ｎｐｎ）７／ジスタおよびｐｎｐ寮２何 ｔρノ 峯３図
Claims (1)
- Ｐ型シリコン基板の一主面上に高濃度ｎ型埋込層を介
して形成されるｎ型エピタキシャル層上に横型ｐｎｐト
ランジスタをメモリ・セルを負荷とするクロスカップル
型ｐｎｐｎ半導体メモリ・セルを形成するバイポーラ型
半導体記憶装置において、前記横型ｐｎｐトランジスタ
のエミッタとコレクタを形成する２つのｐ重層にはさま
れるベース領域下の前記高濃度ｎ型埋込層上に高濃度の
ｎ型層が付加形成されることを特徴とするバイポーラ型
半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63013010A JPH01187972A (ja) | 1988-01-22 | 1988-01-22 | バイポーラ型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63013010A JPH01187972A (ja) | 1988-01-22 | 1988-01-22 | バイポーラ型半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01187972A true JPH01187972A (ja) | 1989-07-27 |
Family
ID=11821200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63013010A Pending JPH01187972A (ja) | 1988-01-22 | 1988-01-22 | バイポーラ型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01187972A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6464353A (en) * | 1987-06-11 | 1989-03-10 | Fairchild Semiconductor | Manufacture of self-aligning high performance lateral operation silicon control rectfier and static ram |
-
1988
- 1988-01-22 JP JP63013010A patent/JPH01187972A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6464353A (en) * | 1987-06-11 | 1989-03-10 | Fairchild Semiconductor | Manufacture of self-aligning high performance lateral operation silicon control rectfier and static ram |
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