JPS63115369A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS63115369A JPS63115369A JP61261612A JP26161286A JPS63115369A JP S63115369 A JPS63115369 A JP S63115369A JP 61261612 A JP61261612 A JP 61261612A JP 26161286 A JP26161286 A JP 26161286A JP S63115369 A JPS63115369 A JP S63115369A
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- Japan
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- film
- oxide film
- sbd
- memory cell
- capacity
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- Pending
Links
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- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 14
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 14
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- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 11
- 239000003990 capacitor Substances 0.000 claims description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims 1
- 229910052782 aluminium Inorganic materials 0.000 claims 1
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/10—SRAM devices comprising bipolar components
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特にバイポーラトラン
ジスタを用いたランダムアクセスメモリに関するもので
ある。
ジスタを用いたランダムアクセスメモリに関するもので
ある。
第５図は従来のバイポーラトランジスタを用いたメモリ
セルの構造断面を示し、図において、Ｐ−型基板１上に
Ｎ＋型の埋込層２が形成されており、Ｎ゛型埋込層２の
上にＮ−型エピタキシャル層３が形成されており、Ｎ−
型エピタキシャル層３の上にＰ゛型ベース拡散領域４が
形成されており、Ｐ＋型ベース拡散領域４の中にＮ＋型
型部ミッタ領域５ａ５ｂが形成されている。また７、８
は酸化膜であり、素子間は酸化膜８で分離されている。
セルの構造断面を示し、図において、Ｐ−型基板１上に
Ｎ＋型の埋込層２が形成されており、Ｎ゛型埋込層２の
上にＮ−型エピタキシャル層３が形成されており、Ｎ−
型エピタキシャル層３の上にＰ゛型ベース拡散領域４が
形成されており、Ｐ＋型ベース拡散領域４の中にＮ＋型
型部ミッタ領域５ａ５ｂが形成されている。また７、８
は酸化膜であり、素子間は酸化膜８で分離されている。
また６ａ〜６ｅはＡＡ配線であり、６ａはコレクタと、
６ｂ、６ｄはエミッタと、６ｃはベースと、６ｅは正側
ワード線とそれぞれ接続されている。９ａはショットキ
ーバリアダイオード、１０ａはメモリセルの負荷となる
抵抗である。
６ｂ、６ｄはエミッタと、６ｃはベースと、６ｅは正側
ワード線とそれぞれ接続されている。９ａはショットキ
ーバリアダイオード、１０ａはメモリセルの負荷となる
抵抗である。
また、第６図は第５図に示すメモリセルの等価回路図で
ある。これはダイオードクランプ型のメモリセルであり
、記憶情報読出し、書込み用のマルチエミッタトランジ
スタＩｌａ、ｌｌｂとショットキーバリアダイオード９
ａ、９ｂが並列に接続され、これらによりフリップフロ
ップが構成されている。１０ａ、１０ｂは抵抗、６は正
側ワード線、１２は負側ワード線であり、これらは記憶
保持のため定電流源（図示せず）に接続され、各メモリ
セルから一定電流を引き抜くものである。
ある。これはダイオードクランプ型のメモリセルであり
、記憶情報読出し、書込み用のマルチエミッタトランジ
スタＩｌａ、ｌｌｂとショットキーバリアダイオード９
ａ、９ｂが並列に接続され、これらによりフリップフロ
ップが構成されている。１０ａ、１０ｂは抵抗、６は正
側ワード線、１２は負側ワード線であり、これらは記憶
保持のため定電流源（図示せず）に接続され、各メモリ
セルから一定電流を引き抜くものである。
１３ａ、１３ｂはビット線であり、これはマルチエミッ
タトランジスタｌｌａ、Ｉｌｂのエミツタの一方と接続
されている。１．４ａ、１４ｂはそれぞれショットキー
バリアダイオード９ａ、９ｂの接合容量Ｃ３ＢＤ、１５
ａ、１５ｂはそれぞれマルチエミッタトランジスタｌｌ
ａ、ｌｌｂのベース・コレクタ間接合容量ＣＴＣ１）６
ａ、１６ｂはそれぞれマルチエミッタトランジスタ１）
８．１）ｂのベース・エミッタ間接合容量Ｃ１い１７ａ
。
タトランジスタｌｌａ、Ｉｌｂのエミツタの一方と接続
されている。１．４ａ、１４ｂはそれぞれショットキー
バリアダイオード９ａ、９ｂの接合容量Ｃ３ＢＤ、１５
ａ、１５ｂはそれぞれマルチエミッタトランジスタｌｌ
ａ、ｌｌｂのベース・コレクタ間接合容量ＣＴＣ１）６
ａ、１６ｂはそれぞれマルチエミッタトランジスタ１）
８．１）ｂのベース・エミッタ間接合容量Ｃ１い１７ａ
。
１７ｂはそれぞれマルチエミッタトランジスタＩＩａ、
ｌｌｂのコレクタと基板１との間の接合容量ＣＴ、を表
わす。
ｌｌｂのコレクタと基板１との間の接合容量ＣＴ、を表
わす。
このような構成になる半導体記憶装置では、マルチエミ
ッタトランジスタｌｌａがオフ、１）ｂがオンである場
合、すなわち、マルチエミッタトランジスタｌｌａのコ
レクタノードＮがｒＨＪの状態である場合、該ノードＮ
に付く全容量Ｃは、Ｃ＝ ＣＴ＄＋ Ｃ３１）１＋ ２
ＣＴＣ＋ ２０Ｔｔとなる。このとき、α線によりメ
モリセル内のコレクタ基板接合近傍に誘起される電子正
孔対電荷をΔＱとすると、オフ側のトランジスタｌｌａ
のコレクタ電位の変化はΔＱ／Ｃとなるが、メモリセル
のホールド電圧■□は０．３ｖ程度であるので、上記コ
レクタ電位変化ΔＶを０．１Ｖ以下程度に押えないとメ
モリセルの情報反転が起ってしまうこととなる。
ッタトランジスタｌｌａがオフ、１）ｂがオンである場
合、すなわち、マルチエミッタトランジスタｌｌａのコ
レクタノードＮがｒＨＪの状態である場合、該ノードＮ
に付く全容量Ｃは、Ｃ＝ ＣＴ＄＋ Ｃ３１）１＋ ２
ＣＴＣ＋ ２０Ｔｔとなる。このとき、α線によりメ
モリセル内のコレクタ基板接合近傍に誘起される電子正
孔対電荷をΔＱとすると、オフ側のトランジスタｌｌａ
のコレクタ電位の変化はΔＱ／Ｃとなるが、メモリセル
のホールド電圧■□は０．３ｖ程度であるので、上記コ
レクタ電位変化ΔＶを０．１Ｖ以下程度に押えないとメ
モリセルの情報反転が起ってしまうこととなる。
この電位変化Δ■を小さくするためには、容量Ｃを大き
くすればよいが、ＣＳｉｎとＣｔＣはメモリセルの負荷
抵抗１０ａ、１０ｂに並列に入るためスピードアップコ
ンデンサの役割を果たしており、接合容量ＣｔＣを大き
くするとトランジスタの高速動作は不可能となり、又、
Ｃ８１はショットキーバリアダイオードの面積に比例す
るのでこれを大きくすると高集積化が不可能となってし
まう〔発明が解決しようとする問題点〕 従来の半導体記憶装置は以上のように構成されており、
トランジスタの高速動作を可能にするためＣＴ、は小さ
く抑えられ、又集積度を上げるためＳＢＤ面積も小さく
抑えられているので、容量が小さく、α線等によるメモ
リセルの情報反転が起こりやすいという問題点があった この発明は上記のような問題点を解消するためになされ
たもので、高速動作が可能であり、かつ、集積度及び信
頼性の高い半導体記憶装置を得ることを目的とする。
くすればよいが、ＣＳｉｎとＣｔＣはメモリセルの負荷
抵抗１０ａ、１０ｂに並列に入るためスピードアップコ
ンデンサの役割を果たしており、接合容量ＣｔＣを大き
くするとトランジスタの高速動作は不可能となり、又、
Ｃ８１はショットキーバリアダイオードの面積に比例す
るのでこれを大きくすると高集積化が不可能となってし
まう〔発明が解決しようとする問題点〕 従来の半導体記憶装置は以上のように構成されており、
トランジスタの高速動作を可能にするためＣＴ、は小さ
く抑えられ、又集積度を上げるためＳＢＤ面積も小さく
抑えられているので、容量が小さく、α線等によるメモ
リセルの情報反転が起こりやすいという問題点があった この発明は上記のような問題点を解消するためになされ
たもので、高速動作が可能であり、かつ、集積度及び信
頼性の高い半導体記憶装置を得ることを目的とする。
この発明に係る半導体記憶装置は、メモリセル部のショ
ットキーバリアダイオード（Ｓ Ｂ Ｄ）の一部に、酸
化珪素膜と酸化珪素膜より高い誘電率の絶縁膜とからな
る２層膜を形成し、上記ＳＢＤ容量と並列に上記２層膜
によるＭｉｓ容量Ｃ，、。
ットキーバリアダイオード（Ｓ Ｂ Ｄ）の一部に、酸
化珪素膜と酸化珪素膜より高い誘電率の絶縁膜とからな
る２層膜を形成し、上記ＳＢＤ容量と並列に上記２層膜
によるＭｉｓ容量Ｃ，、。
を付加したものである。
この発明においては、ＳＢＤ容量と並列に、酸化珪素膜
と酸化珪素膜より高い誘電率の絶縁膜とからなる２層膜
による容量Ｃ３１Ｎが付加されるの−で、バイポーラト
ランジスタのコレクタノードに付く全容量は大きくなり
、集積度や動作速度を低減することなく、α線によるコ
レクタ電位の変化を小さくでき、信頼性の高い半導体記
憶装置を得ることができる。
と酸化珪素膜より高い誘電率の絶縁膜とからなる２層膜
による容量Ｃ３１Ｎが付加されるの−で、バイポーラト
ランジスタのコレクタノードに付く全容量は大きくなり
、集積度や動作速度を低減することなく、α線によるコ
レクタ電位の変化を小さくでき、信頼性の高い半導体記
憶装置を得ることができる。
以下、この発明の実施例を図について説明する。
第１図はこの発明の一実施例による半導体記憶装置を示
す。図において、従来装置と同一符号は同じものを示す
。１８はショットキーバリアダイオード９ａ、９ｂの一
部に形成された窒化珪素膜であり、これは酸化珪素膜よ
り高い誘電率を有する。
す。図において、従来装置と同一符号は同じものを示す
。１８はショットキーバリアダイオード９ａ、９ｂの一
部に形成された窒化珪素膜であり、これは酸化珪素膜よ
り高い誘電率を有する。
第２図〜第４図は本実施例装置の製造方法を説明するた
めの断面図であり、以下製造方法について説明する。ま
ず第２図に示すように、従来技術の工程に従って、ベー
ス頭載と抵抗となる領域を形成し、酸化膜７を形成した
後、その上に窒化珪素膜を約８００人に形成する。次に
第３図に示すように、ショットキーバリアダイオード９
ａの一部に窒化珪素膜１８を残して、他をエツチング除
去した後、エミッタ、ベース、コレクタ及びショットキ
ーバリアダイオード部のコンタクトを開孔のため酸化膜
７をエツチングする。そして、第４図に示すように、エ
ミッタ領域となる部分に砒素の注入を行い、熱処理を実
施してＮ゛層を形成した後、従来技術の工程に従って本
実施例装置を得る。
めの断面図であり、以下製造方法について説明する。ま
ず第２図に示すように、従来技術の工程に従って、ベー
ス頭載と抵抗となる領域を形成し、酸化膜７を形成した
後、その上に窒化珪素膜を約８００人に形成する。次に
第３図に示すように、ショットキーバリアダイオード９
ａの一部に窒化珪素膜１８を残して、他をエツチング除
去した後、エミッタ、ベース、コレクタ及びショットキ
ーバリアダイオード部のコンタクトを開孔のため酸化膜
７をエツチングする。そして、第４図に示すように、エ
ミッタ領域となる部分に砒素の注入を行い、熱処理を実
施してＮ゛層を形成した後、従来技術の工程に従って本
実施例装置を得る。
このような構成になる半導体記憶装置では、メモリセル
のショットキーバリアダイオード９ａと並列に、酸化珪
素膜７と高誘電率の窒化珪素膜１８とからなる２層膜に
よるＭＩＳ容量Ｃ！１）８が入るので、第６図に示すコ
レクタノードＮに付く全容量Ｃは、 Ｃ＝ ＣＴＳ＋ Ｃ３ＢＤ ＋ ２ ＣＴＣ＋
２ Ｃ丁１＋Ｃ３ｌＮとなる。このように全容量Ｃ
が大きくなるため、本実施例装置はα線等によるメモリ
セルの情報反転に対して強くなり、信頼性の高いものと
なる。
のショットキーバリアダイオード９ａと並列に、酸化珪
素膜７と高誘電率の窒化珪素膜１８とからなる２層膜に
よるＭＩＳ容量Ｃ！１）８が入るので、第６図に示すコ
レクタノードＮに付く全容量Ｃは、 Ｃ＝ ＣＴＳ＋ Ｃ３ＢＤ ＋ ２ ＣＴＣ＋
２ Ｃ丁１＋Ｃ３ｌＮとなる。このように全容量Ｃ
が大きくなるため、本実施例装置はα線等によるメモリ
セルの情報反転に対して強くなり、信頼性の高いものと
なる。
一方、周辺回路部には、Ｃ、、Ｎは入らないため、寄生
容量は増加することはなく、高速動作が可能である。
容量は増加することはなく、高速動作が可能である。
なお、上記実施例では２層膜の一方を窒化珪素膜として
いるが、これは酸化珪素膜よりも高い誘電率の絶縁膜で
あればよく、同様の効果を奏する。
いるが、これは酸化珪素膜よりも高い誘電率の絶縁膜で
あればよく、同様の効果を奏する。
以上のようにこの発明によれば、メモリセル部のショッ
トキーバリアダイオードの一部に酸化珪素膜と酸化珪素
膜より高い誘電率の絶縁膜とからなる２層膜を形成し、
該ＳＢＤ容量と並列に上記２層膜によるＭＩＳ容量ＣＳ
＋Ｎを付加したので、集積度や動作速度を低減すること
なく、信頼性の高い半導体記憶装置を得ることができる
効果がある。
トキーバリアダイオードの一部に酸化珪素膜と酸化珪素
膜より高い誘電率の絶縁膜とからなる２層膜を形成し、
該ＳＢＤ容量と並列に上記２層膜によるＭＩＳ容量ＣＳ
＋Ｎを付加したので、集積度や動作速度を低減すること
なく、信頼性の高い半導体記憶装置を得ることができる
効果がある。
第１図はこの発明の一実施例による半導体記憶装置を示
す断面図、第２図、第３図、第４図は上記実施例装置の
製造方法を説明するための断面図、第５図は従来の半導
体記憶装置を示す断面図、第６図は上記従来例の等価回
路図である。 図において、１・・・Ｐ−型基板、２・・・Ｎ＋型埋込
層、３・・・Ｎ−型エピタキシャル層、４・・・ド型ベ
ース拡散領域、５ａ、５ｂ・・・Ｎ゛型エミッタ領域、
６ａ〜６ｅ−Ａ４配線、７．８・・・酸化膜、９ａ。 ９ｂ・・・ショットキーバリアダイオード、１０ａ。 １０ｂ・・・抵抗、１８・・・窒化珪素膜。 なお図中同一符号は同−又は相当部分を示す。
す断面図、第２図、第３図、第４図は上記実施例装置の
製造方法を説明するための断面図、第５図は従来の半導
体記憶装置を示す断面図、第６図は上記従来例の等価回
路図である。 図において、１・・・Ｐ−型基板、２・・・Ｎ＋型埋込
層、３・・・Ｎ−型エピタキシャル層、４・・・ド型ベ
ース拡散領域、５ａ、５ｂ・・・Ｎ゛型エミッタ領域、
６ａ〜６ｅ−Ａ４配線、７．８・・・酸化膜、９ａ。 ９ｂ・・・ショットキーバリアダイオード、１０ａ。 １０ｂ・・・抵抗、１８・・・窒化珪素膜。 なお図中同一符号は同−又は相当部分を示す。
Claims (2)
- （１）バイポーラトランジスタによって構成されたフリ
ップフロップ型の半導体記憶装置において、メモリセル
部のショットキーバリアダイオードの一部に、酸化珪素
膜と酸化珪素膜より高い誘電率の絶縁膜とからなる２層
膜を形成して該２層膜とエピタキシャル層、及びアルミ
電極からなるＭＩＳ容量を付加したことを特徴とする半
導体記憶装置。 - （２）上記絶縁膜は、窒化珪素膜であることを特徴とす
る特許請求の範囲第１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61261612A JPS63115369A (ja) | 1986-10-31 | 1986-10-31 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61261612A JPS63115369A (ja) | 1986-10-31 | 1986-10-31 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63115369A true JPS63115369A (ja) | 1988-05-19 |
Family
ID=17364322
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61261612A Pending JPS63115369A (ja) | 1986-10-31 | 1986-10-31 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63115369A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7098521B2 (en) | 2004-10-01 | 2006-08-29 | International Business Machines Corporation | Reduced guard ring in schottky barrier diode structure |
-
1986
- 1986-10-31 JP JP61261612A patent/JPS63115369A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7098521B2 (en) | 2004-10-01 | 2006-08-29 | International Business Machines Corporation | Reduced guard ring in schottky barrier diode structure |
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