JPS5953711B2 - メモリセル - Google Patents

メモリセル

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JPS5953711B2
JPS5953711B2 JP55037970A JP3797080A JPS5953711B2 JP S5953711 B2 JPS5953711 B2 JP S5953711B2 JP 55037970 A JP55037970 A JP 55037970A JP 3797080 A JP3797080 A JP 3797080A JP S5953711 B2 JPS5953711 B2 JP S5953711B2
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capacitance
memory cell
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正雄 鈴木
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Nippon Electric Co Ltd
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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Description

【発明の詳細な説明】 本発明はバイポーラメモリセルに関する。
周知の如く、メモリに関してはより高密度の集積回路が
要求されており、又高密度技術は素子寄生容量の減少に
も好結果をもたらし、集積回路の高速化に寄与してきた
。
しかしながらこの寄生容量の減少のために、一方ではバ
イポーラ集積回路記憶装置においても、所謂α線エラー
の可能性を生じた。即ち、自然状態の集積回路容器等か
ら発生するα線が、集積回路チップに当るとある量の電
荷を誘起し、これがメモリセル部でおこると記憶内容が
反転しやすく記憶内容保持という点で極めて脆弱なもの
となりつつある。本発明の目的は、このα線エラーを起
さない、しかも高密度化に適したバイポーラメモリセル
を提供することにある。
本発明では、コレクタに対し付加容量を付けるならば、
α線により誘起された電荷によつて起される保持電圧の
減少を最小限に留められることに着目する。
本発明によるメモリセルは、付加容量を設ける最も効果
的方法として、メモリセルトランジスタに新たにエミッ
タ領域を設けて、このエミッタ領域を該メモリセルトラ
ンジスタのコレクタに接続し、これを伴うコレクタ、サ
ブストレート間容量エミッターベース間容量、コレクタ
・ベース間容量を合せて使いメモリセルのトランジスタ
のコレクタ部分の蓄積電荷量を増加し、もつてα線によ
る雑音電荷によるメモリセル記憶内容の反転を防ごうと
するものである。
次にα線照射（ごよつて如何にしてメモリセル記憶内容
の保持が困難な状態となるか検討してみる。
メモリセルを構成するトランジスタの側面及び底面は通
常Ｐ形のシリコン基板との間に形成される３〜４μｍの
逆バイアスされた空乏層によつて基板から分離されてい
る。α線照射によつてコレクタ・基板間の空乏層内で発
生した電子・正孔対は、コレクタノードの蓄積電荷を減
少させる方向に働き、特にメモリセルフリップフロップ
を構成するトランジスタのｏｆｆ側にα線が照射された
場合一定電荷量分だけコレクター電位を引き下げる方向
に働く。このようにｏｆｆ側のコレクタ電位が下ると、
ｏｎ側のコレクタ電位と同程度になる可能性が生じ、フ
リップフロップを構成する回路素子の製造条件により決
定される方向に記憶内容が反転する。なお、α線が走行
して電子・正孔対を励起することは上記コレクタ・基板
間空乏層のみならずコレクタ・ベース間やベース・エミ
ッタ間空乏層でも生じているが、空乏層の厚さから考え
て通常はコレクタ・基板間空乏層内で発生する電子・正
孔対がメモリセル内容の反転に対し支配的と考えられる
。いずれにしても、メモリセルトランジスタのコレクタ
ノードに接続された容量を大きくすれば、定常状態にお
ける蓄積電荷量が増加するためα線による雑音電荷の発
生に対し安定度が増す点は明らかである。次に図面を参
照して説明する。
従来、この種のバイポーラメモリセルは第１図に示す様
なトランジスタを用いて構成しており、等価回路図を第
２図に示す。
さて、第１図では、Ｐ型基板１とｎ型コレクター領域２
と、このコレクタ領域２と、このコレクター領域２の中
に作られたＰ型ベース領域３とさらにベース領域３の中
に作られＰ＋型のベースオーミツクコンタクト４と、ｎ
＋型のエミツタ６，７と、上記コレクタ領域２内に作ら
れたコレクタオーミツクコンタクト５と、コレクタ領域
２にシヨツトキーダイオード形成メタル８が形成されて
５いる。
第２図には、上記トランジスタを用いたメモリセルが示
され、第１図の領域に対応する素子を同一番号でもつて
示す。
ここで、一つのコレクターメードに関する寄生容量Ｃ。
について考察してみると、コレクタ・基板間容量Ｃ。ｓ
、コレクタ・ベース間容量Ｃ。Ｂ、相対するトランジス
タのベース・コレクタ間容量ＣＯ，及びベースと第１、
第２エミツタ間容量２ＣＢＥ、シヨツトキーダイオード
容量Ｃ。と抵抗・基板間容量ＣＲから構成される、ベー
スコレクタ間容量はミラー効果のため約２倍に効き、且
つＣＢＯ＝ＣＯＢと簡略化すると、総容量Ｃ。はＣＯ＝
４ＣＢ０＋２ＣＢＥ＋ＣＯ５＋ＣＯ＋ＣＲ・・・・・・
・・・（１）となる。
次に本発明について説明する。
本発明の第１の実施例を示す第３図はメモリセルフリツ
プフロツプを構成する一対のトランジスタの片方の断面
を示す。第１図に対して、第３のエミツタ一５ａ及び第
３エミツタ５ａとコレクタオーミツクコンタクト５ｂの
間を配線する導体９が追加されている。なお第３エミツ
タ５ａは通常エミツタ６，７と同時に形成され、製造工
程の増加はない。ここで該第３エミツタ一を設ける効果
果を考察すると、本エミツタはベース領域３との間に接
合容量ＣＢＥを形成するが、回路上本容量はコレクタ領
域２とベース領域３との間の容量ＣＢＯに並列に入り、
上式（１）で４×ＣＢＥの容量増の効果がある。しかも
その上単位面積当りの容量は不純物濃度の高いベース・
エミツタ一間が最も大きく、該第３エミツタ５ａが小面
積であつても容量としての効果は大きい。尚、該第３エ
ミツタ一を設けるために増加したコレクタ・基板間及び
ベース・コレクタ間接合面積増加による容量増加分△Ｃ
Ｏｓ，△ＣＢＯはそれぞれコレクタノード付加容量増加
分となり、上記第３エミツタによる効果と共にα線に対
して有効である。第３図のメモリセルの等価回路を第４
図に示す。エミツタ５，５″がそれぞれのトランジスタ
のコレクタ２，２″に接続されている。他のエミツタ７
， ７はデイジツト線Ｄ，Ｄに接続され、エミツタ６，
６″は共通にワード線Ｗに接続されている。第５図は、
第３図に示した第３エミツタ５ａ及び゛コレクタオーミ
ツクコンタクト５ｂを同−ｎ＋型領域５とし自動的にも
とのコレクタ領域２と第３エミツタ５ａとを短絡し、コ
レクタ・第３エミツタ一間を接続す導体９を省いている
。
本実施例においても、コレクタノードＣ。
の増分△ＣＯは先の第３図の実施例と同じく約△ＣＯ＝
４ＸＣＢＥ＋△ＣＯ５＋△ＣＢＯであるから、第１図と
第５図を比較して判るようにトランジスタサイズの僅か
な増加で、最も有効にコレクタノード容量が増加されて
いる。
本発明は以上説明したように、全体では僅かな面積の増
加で、メモリセルフリツプフロツプトランジスタのコレ
クタノードに大きな容量を追加することにより、製造工
程を増加させずにα線による雑音電荷に対してメモリセ
ル記憶情報を安定に保つ効果を持つ。
【図面の簡単な説明】
第１図は従来メモリセルに用いられているトランジスタ
を示す断面図、第２図は従来使用されているメモリセル
の回路図、第３図は本発明によるトランジスタの断面図
、第４図は本発明によるメモリセルの回路図、第５図は
他の本発明によるトランジスタを示す断面図である。 １・・・・・・集積回路基板、２，２″・・・・・・コ
レクタ領域、３・・・・・・ベース領域、４・・・・・
・ベースオーミツクコンタクト、５，５″・・・・・・
忙層第３エミツタ及びコレクタオーミツクコンタクト、
５ａ・・・・・・第３工ミツタ一 ５ｂ・・・・・・コ
レクタオーミツクコンタクト、６，６″・・・・・・第
１エミツタ一 ７，７″・・・・・・第２エミツタ一、
８，８″・・・・・・シヨツトキーダイオード、９・・
・・・・導体、１０，１『・・・・・・負荷抵抗。

Claims (1)

  1. 【特許請求の範囲】 １ それぞれコレクター、ベースおよび第１ないし第３
    のエミッターを有する一対のトランジスタであつて、各
    トランジスタのコレクタとベースは交差接続され、各ト
    ランジスタの第１のエミッタが相互接続され、第２のエ
    ミッタがそれぞれデーターアクセス端子とされ、第３の
    エミッタがそれぞれ自身のコレクタに接続されたことを
    特徴とするメモリセル。 ２ 上記一対のトランジスタはそのコレクタにそれぞれ
    接続したダイオードと抵抗素子の並列回路を負荷として
    有するものであることを特徴とする特許請求の範囲第１
    項に記載のメモリセル。
JP55037970A 1980-03-25 1980-03-25 メモリセル Expired JPS5953711B2 (ja)

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JP55037970A JPS5953711B2 (ja) 1980-03-25 1980-03-25 メモリセル
DE8181102204T DE3171881D1 (en) 1980-03-25 1981-03-24 Semiconductor memory device
EP81102204A EP0037930B1 (en) 1980-03-25 1981-03-24 Semiconductor memory device

Applications Claiming Priority (1)

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JP55037970A JPS5953711B2 (ja) 1980-03-25 1980-03-25 メモリセル

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JPS56134759A JPS56134759A (en) 1981-10-21
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EP0037930A1 (en) 1981-10-21
JPS56134759A (en) 1981-10-21
EP0037930B1 (en) 1985-08-21
DE3171881D1 (en) 1985-09-26

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