JPS6246491A - バイポ−ラ・メモリセル - Google Patents
バイポ−ラ・メモリセルInfo
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- JPS6246491A JPS6246491A JP61195143A JP19514386A JPS6246491A JP S6246491 A JPS6246491 A JP S6246491A JP 61195143 A JP61195143 A JP 61195143A JP 19514386 A JP19514386 A JP 19514386A JP S6246491 A JPS6246491 A JP S6246491A
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- JP
- Japan
- Prior art keywords
- memory cell
- bipolar memory
- capacitance
- cex
- cell according
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/411—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only
- G11C11/4116—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only with at least one cell access via separately connected emittors of said transistors or via multiple emittors, e.g. T2L, ECL
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Secondary Cells (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ｒ産業上の利用分野〕
本発明は、２つの２エミッタ・トランジスタ全備えたラ
ンダム・アクセス集積化バイポーラ・メモリセルであっ
て、両トランジスタのコレクタが交差状にベースと帰還
結合され、且つそれぞれ低負荷抵抗を直列接続されたシ
ョットキーダイオードと高負荷抵抗との並列回路を介し
て上側ワード線に接続され、各トランジスタのエミッタ
は一方で下側ワード線に接続され、もう一方でそれぞれ
１つのビット線に接続されているようなバイポーラ・メ
モリセルに関する。
ンダム・アクセス集積化バイポーラ・メモリセルであっ
て、両トランジスタのコレクタが交差状にベースと帰還
結合され、且つそれぞれ低負荷抵抗を直列接続されたシ
ョットキーダイオードと高負荷抵抗との並列回路を介し
て上側ワード線に接続され、各トランジスタのエミッタ
は一方で下側ワード線に接続され、もう一方でそれぞれ
１つのビット線に接続されているようなバイポーラ・メ
モリセルに関する。
この種のランダム・アクセス方式のスタテイク・バイポ
ーラ・メモリのためのメモリセルは１９７９年［アイ・
イー・イー・イー−アイ・ニス・ニス・ンーφシー（工
ｇｇＰ２−工５ｓｃａ ）Ｊの第１０８頁以降のマサア
キーイナダチ（ＭａｓａａｋｉＩｎａｄａｃｈｌ ）氏
等による論文によシ公知である。
ーラ・メモリのためのメモリセルは１９７９年［アイ・
イー・イー・イー−アイ・ニス・ニス・ンーφシー（工
ｇｇＰ２−工５ｓｃａ ）Ｊの第１０８頁以降のマサア
キーイナダチ（ＭａｓａａｋｉＩｎａｄａｃｈｌ ）氏
等による論文によシ公知である。
この種のメモリセルの原理は、常に２エミッタ・トラン
ジスタの一方が導通し、他方が阻止されることに基づい
ている。このためにトランジスタのコレクタは交差状て
ペースに帰還結合され、それぞれ低負荷抵抗を直列接続
されたショットキーダイオードと高負荷抵抗との並列回
路を介して上側ワード線に接続されておシ、これに対し
て各工’ ｌ。
ジスタの一方が導通し、他方が阻止されることに基づい
ている。このためにトランジスタのコレクタは交差状て
ペースに帰還結合され、それぞれ低負荷抵抗を直列接続
されたショットキーダイオードと高負荷抵抗との並列回
路を介して上側ワード線に接続されておシ、これに対し
て各工’ ｌ。
ツタは共通な下側ワード線に接続されると共に
ｊｌ：それぞれ１つのビットａに接続さ
れている。
ｊｌ：それぞれ１つのビットａに接続さ
れている。
バイポーラ・メモリセルはマトリックス状に配置ｆ１７
’ｃＪｌ！ＩＩ。。。４゜７％ｊＪ＊Ａ−（□ｆ６１１
選択“電位を上下鉢６上ａ７−ド線を介１行
１われる・ ′Ｆ側７−ド線の電位は上側７
−ド線に追 Ｉ従する。列選択は両
ビット線およびトランジスタ ［。
’ｃＪｌ！ＩＩ。。。４゜７％ｊＪ＊Ａ−（□ｆ６１１
選択“電位を上下鉢６上ａ７−ド線を介１行
１われる・ ′Ｆ側７−ド線の電位は上側７
−ド線に追 Ｉ従する。列選択は両
ビット線およびトランジスタ ［。
が導通しているか否かの確認によって行われる。
を待機運転時には上側ワード線および
ビット線が １選択されていないの
で導通側トランジスタの高い Ｉ□ 負荷抵抗が有効となっている。セル選択時には−１□ 方で上側ワード線が電位を持ち上げられ、他方で
１「 ビット線が電流源に接続される。それによって電
１ト 流がショットキーダイオードおよび低い負荷抵抗
１ヤ を通し−ｒａｎ、ｂｏ−ｔ’、４’ｉＡ Ｌ？イ４ ｈ
５ ｙ ９．ｚ、 ｊ １□ □ °″５°′″″″″″″″１“ｍａｒｉ、＝ａｘ°パ”
１セル選択時におけるｉ流は待機中の電流の
約２〜５倍程度になる。
を待機運転時には上側ワード線および
ビット線が １選択されていないの
で導通側トランジスタの高い Ｉ□ 負荷抵抗が有効となっている。セル選択時には−１□ 方で上側ワード線が電位を持ち上げられ、他方で
１「 ビット線が電流源に接続される。それによって電
１ト 流がショットキーダイオードおよび低い負荷抵抗
１ヤ を通し−ｒａｎ、ｂｏ−ｔ’、４’ｉＡ Ｌ？イ４ ｈ
５ ｙ ９．ｚ、 ｊ １□ □ °″５°′″″″″″″″１“ｍａｒｉ、＝ａｘ°パ”
１セル選択時におけるｉ流は待機中の電流の
約２〜５倍程度になる。
情報の記憶時には経過が逆になり、その場合に一方のト
ランジスタが速やかに導通状態に達し、他方のトランジ
スタはゆつ〈シと阻止状態に達する。その際に低い値の
負荷抵抗は約４００〜５００ｍＶの必要なメモリ行程の
ためのメモリキャパシタンスと関連するよう配慮する。
ランジスタが速やかに導通状態に達し、他方のトランジ
スタはゆつ〈シと阻止状態に達する。その際に低い値の
負荷抵抗は約４００〜５００ｍＶの必要なメモリ行程の
ためのメモリキャパシタンスと関連するよう配慮する。
半導体メモリにおける情報記憶の際に基本的に１２！荷
メモリとして役立つキャパシタンスは従来技術によるバ
イポーラ・メモリの場合にはベース・コレクタ間キャパ
シタンスおよびショットキーダイオード・キャパシタン
スによシ形成され、その値は約４０Ｏｆ？である。この
比較的大きいキャパシタンスはショットキーダイオード
およヒトランジスタのペースに対して大きな面積および
大きな固有キャパシタ〉′スを条件付ける。その場合、
ｐｎ接合のキャパシタンスが電圧依存性であり、テハイ
スの能動面構が設計基準およびエミッタ面積から必要と
されるものよりも大きく、その結果大きなコレクタ・基
板間キャパシタンスが生じるという欠点がある。更に、
大きな固有ベース・コレクタ間キャパシタンスは典型的
な時定数を増大させ、これはロジックの用途では不利と
なる。
メモリとして役立つキャパシタンスは従来技術によるバ
イポーラ・メモリの場合にはベース・コレクタ間キャパ
シタンスおよびショットキーダイオード・キャパシタン
スによシ形成され、その値は約４０Ｏｆ？である。この
比較的大きいキャパシタンスはショットキーダイオード
およヒトランジスタのペースに対して大きな面積および
大きな固有キャパシタ〉′スを条件付ける。その場合、
ｐｎ接合のキャパシタンスが電圧依存性であり、テハイ
スの能動面構が設計基準およびエミッタ面積から必要と
されるものよりも大きく、その結果大きなコレクタ・基
板間キャパシタンスが生じるという欠点がある。更に、
大きな固有ベース・コレクタ間キャパシタンスは典型的
な時定数を増大させ、これはロジックの用途では不利と
なる。
他方ではパイボ〜う・メモリセルのコレクタ・基板間キ
ャパシタンスはセルの耐ノイズ性の理由からできるだけ
小さくすべきである。というのは書き替え過程で先ずコ
レクタ・基板間キャパシタンスが反転充電されなければ
ならず、そｎゆえメモリ・ギヤパンタンスの光道が逆作
用するからである。経験によればその場合に有効メモリ
キャパシタンスと寄生コレクタ・基板間キャパシタンス
に対する有効メモリキャパシタンスの比が５以上である
べきである。
ャパシタンスはセルの耐ノイズ性の理由からできるだけ
小さくすべきである。というのは書き替え過程で先ずコ
レクタ・基板間キャパシタンスが反転充電されなければ
ならず、そｎゆえメモリ・ギヤパンタンスの光道が逆作
用するからである。経験によればその場合に有効メモリ
キャパシタンスと寄生コレクタ・基板間キャパシタンス
に対する有効メモリキャパシタンスの比が５以上である
べきである。
本発明の目的は、バイポーラ・メモリセルのロジック速
度および耐ノイズ性を改善し、セル構成要素を別々に最
適化し寸法を決め得るようにすることにある。
度および耐ノイズ性を改善し、セル構成要素を別々に最
適化し寸法を決め得るようにすることにある。
ｒ開明点を解決するための手段〕
上記の目的は本発明によれば、コレクタ間の能動範囲外
に外部キャパシタンスが配置されていることによって達
成される。
に外部キャパシタンスが配置されていることによって達
成される。
（実施列〕
以下、図面に示された回路図を参照しながら本発明を四
に詳細に説明する。
に詳細に説明する。
図によれば、ショットキーダイオード８ＤＬと低抵抗Ｒ
ＬＬとからなる直列回路に並列屡続され７１いコレクタ
抵抗ＲＨＬを有するトランジスタＴＬがビット線ＢＬＬ
Ｋ属する。右側のビット線ＢＬＲには対応するエレメン
トＴＲ，ＲＨＲ，ＳＤＲおよびＲＬＲが酋する。ショッ
トキーダイオード８ＤＬと抵抗ＲＨＬとの共通接続点お
よびンヨットキーダイオード８ＤＲと抵抗ＲＨＲとの共
通接続点は上聞のワード線ＷＬＯＫ接続され、トランジ
スタＴＬおよびＴＨの各第１工ｉツタは丁側のワード線
ＷＬＵに接続されている。トランジスタＴ４．の第２エ
ミツタはピント線ＤＬＬに接続され、トランジスタＴＨ
の第２エミツタはビット線ＢＬＲ［接続されている。ト
ランジスタＴ乙のコレクタはトランジスタＴＨのベース
に、そしてトランジスタＴＨのコレクタはトランジス／
ＴＩ。
ＬＬとからなる直列回路に並列屡続され７１いコレクタ
抵抗ＲＨＬを有するトランジスタＴＬがビット線ＢＬＬ
Ｋ属する。右側のビット線ＢＬＲには対応するエレメン
トＴＲ，ＲＨＲ，ＳＤＲおよびＲＬＲが酋する。ショッ
トキーダイオード８ＤＬと抵抗ＲＨＬとの共通接続点お
よびンヨットキーダイオード８ＤＲと抵抗ＲＨＲとの共
通接続点は上聞のワード線ＷＬＯＫ接続され、トランジ
スタＴＬおよびＴＨの各第１工ｉツタは丁側のワード線
ＷＬＵに接続されている。トランジスタＴ４．の第２エ
ミツタはピント線ＤＬＬに接続され、トランジスタＴＨ
の第２エミツタはビット線ＢＬＲ［接続されている。ト
ランジスタＴ乙のコレクタはトランジスタＴＨのベース
に、そしてトランジスタＴＨのコレクタはトランジス／
ＴＩ。
のペースにそれぞれ帰還結合されている。
本発明は、必要なメモリキャパシタンスのために主とし
てトランジスタの能動範囲外にあるキャパシタンスＣＥ
Ｘを使用するものであり、そのキャパシタンスはトラン
ジスタＴＬおよびＴＨのコレクタ間に接続され、したが
って両トランジスタのコレクタ間もしくはベース間にあ
る。
てトランジスタの能動範囲外にあるキャパシタンスＣＥ
Ｘを使用するものであり、そのキャパシタンスはトラン
ジスタＴＬおよびＴＨのコレクタ間に接続され、したが
って両トランジスタのコレクタ間もしくはベース間にあ
る。
外部の午ヤパシタンスＯＫ！＃′ｉ本発明にしたがって
種々の様式で実現することができ、例えば積層キャパシ
タンス（スタックド・キャパシタ）として、または溝キ
ャパシタンス（トレンチ・キャパシタ）として実現する
ことができる。積層キャパシタンスとしての実施例の場
合にはｃＥＸは夕０ｎｎ１以下、特に１０〜２０ｎｒｒ
ｒの厚みの酸化シリコンまたは窒化シリコンからなる誘
電体を間挿された２つの高ドープポリシリコン層によっ
て形成される。誘電体としては酸化シリコンおよび窒化
シリコンからなる二重層または酸化ノリコン。窒化シリ
コンおよび酸化シリコンからなる三重層を使用すること
ができる。積層キャパシタンスは能動デバイスを介して
配置してもよいし、能動デバイス間に配置してもよい。
種々の様式で実現することができ、例えば積層キャパシ
タンス（スタックド・キャパシタ）として、または溝キ
ャパシタンス（トレンチ・キャパシタ）として実現する
ことができる。積層キャパシタンスとしての実施例の場
合にはｃＥＸは夕０ｎｎ１以下、特に１０〜２０ｎｒｒ
ｒの厚みの酸化シリコンまたは窒化シリコンからなる誘
電体を間挿された２つの高ドープポリシリコン層によっ
て形成される。誘電体としては酸化シリコンおよび窒化
シリコンからなる二重層または酸化ノリコン。窒化シリ
コンおよび酸化シリコンからなる三重層を使用すること
ができる。積層キャパシタンスは能動デバイスを介して
配置してもよいし、能動デバイス間に配置してもよい。
能動デバイス間にある外部キャパシタンスは１μｍ以上
、特に約１３μｍの厚みの絶縁酸化物上に置くとよい。
、特に約１３μｍの厚みの絶縁酸化物上に置くとよい。
本発明の枠内でバイポーラメモリセルの残シのデバイス
をそれらの特性に関して最適化が行われる。例えばトラ
ンジスタ面積を小さくすることができ、それから小さい
コレクタ・基板間キャパシタンスおよびα粒子に対する
低減された感度が生じる。その場合にトランジスタはコ
レクタ・ベース間キャパシタンスおよびショットキーダ
イオード・キャパシタンス並びに高負荷抵抗および低負
荷抵抗に関係なく最適化することができる。したがって
、本発明によれば高負荷抵抗および低負荷抵抗はそれら
の寄生キャパシタンスが無視できる程度に小さくなるよ
うに設計され、最適化される。
をそれらの特性に関して最適化が行われる。例えばトラ
ンジスタ面積を小さくすることができ、それから小さい
コレクタ・基板間キャパシタンスおよびα粒子に対する
低減された感度が生じる。その場合にトランジスタはコ
レクタ・ベース間キャパシタンスおよびショットキーダ
イオード・キャパシタンス並びに高負荷抵抗および低負
荷抵抗に関係なく最適化することができる。したがって
、本発明によれば高負荷抵抗および低負荷抵抗はそれら
の寄生キャパシタンスが無視できる程度に小さくなるよ
うに設計され、最適化される。
したがって、全体として、外部のキャパシタンｘａｚｘ
、 コレクタ・ベース間キャパシタンスおよびショッ
ト中−ダイオード・中ヤパシタンスからなる和としての
有効メモリキャパシタンスとコレクタ・基板間キャパシ
タンスとの比を大きな範囲で変化させることができる。
、 コレクタ・ベース間キャパシタンスおよびショッ
ト中−ダイオード・中ヤパシタンスからなる和としての
有効メモリキャパシタンスとコレクタ・基板間キャパシ
タンスとの比を大きな範囲で変化させることができる。
それによシ、耐ノイズ性および速度に対する最適化を得
ることができる。同時に高い歩留まシおよびα粒子に対
する僅かの感度が可能となる。
ることができる。同時に高い歩留まシおよびα粒子に対
する僅かの感度が可能となる。
更に本発明によれば、高い負荷抵抗または低い負荷抵抗
を外部の抵抗として構成することができる。この措置に
よってセル面積を一層低減することができる。なぜなら
ば、従来技術によれば、例えば高い抵抗がイオン注入さ
れた抵抗として形成され、低い負荷抵抗が埋込層抵抗と
して形成されているからである。
を外部の抵抗として構成することができる。この措置に
よってセル面積を一層低減することができる。なぜなら
ば、従来技術によれば、例えば高い抵抗がイオン注入さ
れた抵抗として形成され、低い負荷抵抗が埋込層抵抗と
して形成されているからである。
バイポーラ・メモリセルの僅かな面積は同じチップの大
きさにおいて高いパンケージ密度か又は個々のトランジ
スタ間の大きな間隔かのいずれかを可能にする。トラン
ジスタは一般に半導体基板内に配置された埋込ｒ−ゾー
ンを有し、互いにチャネル・ストッパで分離されている
ので、トランジスタ間の大きな間隔から耐ノイズ性を高
めるような小さいコレクタ・基板間キャパシタンスが生
じる。
きさにおいて高いパンケージ密度か又は個々のトランジ
スタ間の大きな間隔かのいずれかを可能にする。トラン
ジスタは一般に半導体基板内に配置された埋込ｒ−ゾー
ンを有し、互いにチャネル・ストッパで分離されている
ので、トランジスタ間の大きな間隔から耐ノイズ性を高
めるような小さいコレクタ・基板間キャパシタンスが生
じる。
位相幾何学的にも好都合な構成は、それぞれ−ツノヒツ
ト線に付属させられたエレメントが幾何学的に２つのグ
ループ、即ち一方はＴ４．．８ＤＬ。
ト線に付属させられたエレメントが幾何学的に２つのグ
ループ、即ち一方はＴ４．．８ＤＬ。
ＲＨＬ、ＲＬＬＫ、そして他方はＴＲ，ＥＩＤＲ。
ＲＨＲ，ＲＬＲに配置され、それらの間に外部キャパシ
タンスＯＫＸがあるように配置する場合に得らｎる。
タンスＯＫＸがあるように配置する場合に得らｎる。
図は本発明によるバイポーラ・メモリセルの実施例を示
す結線図である。 ’１’Ｌ、ＴＲ・・・トランジスタ、ＲＨＬ、ＲＨＲ・
・・高負荷抵抗、ＲＬ Ｌ、 ＲＬ Ｒ・・・低負荷
抵抗、８Ｄ １１、．８ＤＲ・・・
ショットキーダイオード、ＷＬＯ・・・上側ワード線、
ＷＬσ・・・’Ｆ關ワード線、Ｂ Ｌ Ｉ、。 ＢＬＲ・・・ビットｌｉｌ、ｃｚｘ・・・外部キャパシ
タンス。 １ｉｉ１Ｇ）代入式！！”＋＋ｐ−シー２ シ １、
・ｊ −１カ
す結線図である。 ’１’Ｌ、ＴＲ・・・トランジスタ、ＲＨＬ、ＲＨＲ・
・・高負荷抵抗、ＲＬ Ｌ、 ＲＬ Ｒ・・・低負荷
抵抗、８Ｄ １１、．８ＤＲ・・・
ショットキーダイオード、ＷＬＯ・・・上側ワード線、
ＷＬσ・・・’Ｆ關ワード線、Ｂ Ｌ Ｉ、。 ＢＬＲ・・・ビットｌｉｌ、ｃｚｘ・・・外部キャパシ
タンス。 １ｉｉ１Ｇ）代入式！！”＋＋ｐ−シー２ シ １、
・ｊ −１カ
Claims (1)
- 【特許請求の範囲】 １）２つの２エミッタ・トランジスタ（ＴＬ、ＴＲ）を
備えたランダム・アクセス集積化バイポーラ・メモリセ
ルであつて、両トランジスタのコレクタが交差状にベー
スと帰還結合され、且つそれぞれ低負荷抵抗（ＲＬＬ、
ＲＬＲ）を直列接続されたショットキーダイオード（Ｓ
ＤＬ、ＳＤＲ）と高負荷抵抗（ＲＨＬ、ＲＨＲ）との並
列回路を介して上側ワード線（ＷＬＯ）に接続され、各
トランジスタのエミッタは一方で下側ワード線（ＷＬＵ
）に接続され、もう一方でそれぞれ１つのビット線（Ｂ
ＬＬ、ＢＬＲ）に接続されているようなバイポーラ・メ
モリセルにおいて、コレクタ間の能動範囲（ＴＬ、ＴＲ
、ＳＤＬ、ＳＤＲ）外に外部キャパシタンス（ＣＥＸ）
が配置されていることを特徴とするバイポーラ・メモリ
セル。 ２）外部キャパシタンス（ＣＥＸ）は寄生の基板キャパ
シタンスに比べて大きな値に形成されていることを特徴
とする特許請求の範囲第１項記載のバイポーラ・メモリ
セル。 ３）外部キャパシタンス（ＣＥＸ）は、酸化シリコン、
窒化シリコン、酸化シリコンと窒化シリコンとの二重層
、または酸化シリコンと窒化シリコンと酸化シリコンと
の三重層からなる誘電体を備えた２つの高ドープポリシ
リコン層から形成されていることを特徴とする特許請求
の範囲第１項または第２項記載のバイポーラ・メモリセ
ル。 ４）前記誘電体の厚みは３０ｎｍ以下であることを特徴
とする特許請求の範囲第１項ないし第３項のいずれか１
項に記載のバイポーラ・メモリセル。 ５）外部キャパシタンス（ＣＥＸ）は積層キャパシタン
スからなることを特徴とする特許請求の範囲第１項ない
し第４項のいずれか１項に記載のバイポーラ・メモリセ
ル。 ６）外部キャパシタンス（ＣＥＸ）は能動範囲（ＴＬ、
ＴＲ、ＳＤＬ、ＳＤＲ）上またはそれらの間にあること
を特徴とする特許請求の範囲第１項ないし第５項のいず
れか１項に記載のバイポーラ・メモリセル。 ７）外部キャパシタンス（ＣＥＸ）は絶縁酸化物上にあ
ることを特徴とする特許請求の範囲第１項ないし第６項
のいずれか１項に記載のバイポーラ・メモリセル。 ８）前記絶縁酸化物の厚みは１μｍ以上であることを特
徴とする特許請求の範囲第１項ないし第７項のいずれか
１項に記載のバイポーラ・メモリセル。 ９）外部キャパシタンス（ＣＥＸ）は溝キャパシタンス
として形成されていることを特徴とする特許請求の範囲
第１項ないし第４項のいずれか１項に記載のバイポーラ
・メモリセル。 １０）能動範囲（ＴＬ、ＴＲ、ＳＤＬ、ＳＤＲ）外に、
外部の高負荷抵抗（ＲＨＬ、ＲＨＲ）および／または低
負荷抵抗（ＲＬＬ、ＲＬＲ）があることを特徴とする特
許請求の範囲第１項ないし第９項のいずれか１項に記載
のバイポーラ・メモリセル。 １１）それぞれのビット線（ＢＬＬ；ＢＬＲ）に属する
エレメント（ＴＬ、ＳＤＬ、ＲＨＬ、ＲＬＬ；ＴＲ、Ｓ
ＤＲ、ＲＨＲ、ＲＬＲ）は幾何学的に２つのグループに
配置され、両グループ間に外部キャパシタンス（ＣＥＸ
）があることを特徴とする特許請求の範囲第１項ないし
第１０項のいずれか１項に記載のバイポーラ・メモリセ
ル。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3529898 | 1985-08-21 | ||
| DE3529898.7 | 1985-08-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6246491A true JPS6246491A (ja) | 1987-02-28 |
Family
ID=6279012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61195143A Pending JPS6246491A (ja) | 1985-08-21 | 1986-08-20 | バイポ−ラ・メモリセル |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4783765A (ja) |
| EP (1) | EP0214511B1 (ja) |
| JP (1) | JPS6246491A (ja) |
| AT (1) | ATE58027T1 (ja) |
| DE (1) | DE3675299D1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5020027A (en) * | 1990-04-06 | 1991-05-28 | International Business Machines Corporation | Memory cell with active write load |
| US5040145A (en) * | 1990-04-06 | 1991-08-13 | International Business Machines Corporation | Memory cell with active write load |
| DE4328545A1 (de) * | 1993-08-25 | 1995-03-02 | Roehm Gmbh | Hochgefüllte Kunststoff-Formkörper mit Graniteffekt |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2129166B2 (de) * | 1970-06-12 | 1974-03-28 | Hitachi Ltd., Tokio | Halbleiterspeicher |
| JPS564263A (en) * | 1979-06-25 | 1981-01-17 | Hitachi Ltd | Semiconductor memory |
| JPS5623771A (en) * | 1979-08-01 | 1981-03-06 | Hitachi Ltd | Semiconductor memory |
-
1986
- 1986-08-19 AT AT86111439T patent/ATE58027T1/de not_active IP Right Cessation
- 1986-08-19 EP EP86111439A patent/EP0214511B1/de not_active Expired - Lifetime
- 1986-08-19 DE DE8686111439T patent/DE3675299D1/de not_active Expired - Fee Related
- 1986-08-20 JP JP61195143A patent/JPS6246491A/ja active Pending
- 1986-08-21 US US06/898,695 patent/US4783765A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4783765A (en) | 1988-11-08 |
| EP0214511B1 (de) | 1990-10-31 |
| EP0214511A1 (de) | 1987-03-18 |
| ATE58027T1 (de) | 1990-11-15 |
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