JP2755979B2

JP2755979B2 - 高速バイポーラメモリセル

Info

Publication number: JP2755979B2
Application number: JP1004553A
Authority: JP
Inventors: シンウェイウォントーマス
Original assignee: SHINAAJII SEMIKONDAKUTAA CORP
Current assignee: SHINAAJII SEMIKONDAKUTAA CORP
Priority date: 1988-01-11
Filing date: 1989-01-11
Publication date: 1998-05-25
Anticipated expiration: 2013-05-25
Also published as: DE68921770T2; JPH025294A; DE68921770D1; EP0324580A3; EP0324580B1; EP0324580A2

Description

【発明の詳細な説明】〔発明の分野〕本発明は、一般的にはバイポーラメモリセルに関し、
特定的には書込み速度特性を改善するために負荷を切替
えるバイポーラメモリセルに関する。

〔発明の背景〕

バイポーラメモリセルは、低電流スタンバイモードで
情報を記憶し、より大きい電流モードで情報をセルに書
込み或はセルから読出すことができる回路である。

多くの電流バイポーラメモリセルは、第１図に示すト
ランジスタ２、４のように、ラッチとして動作する一対
の交叉結合されたマルチエミッタトランジスタからな
る。これらのトランジスタのベース６、８は互に相手の
コレクタ10、12に交叉結合されている。各トランジスタ
の第１エミッタ14、16はスタンバイ電流ドレインライン
17に接続されている。一方のトランジスタの第２エミッ
タ18は第１ビットライン20に接続され、第２のトランジ
スタ４の第２エミッタ22は第２ビットライン24に接続さ
れている。両トランジスタのコレクタは、負荷PNPトラ
ンジスタ28及び30を通して行選択ライン26にも接続され
ている。

この負荷は、低電流スタンバイモード及び大電流読出
し／書込みモードの両モードにおける合理的なセル差動
電圧を維持するのに必要な非線形抵抗を実現する。IEDM
86の468〜471ページに所載のオギウエ、オダカ、イワブ
チ及びウチダの論文「高速ECL RAMのための技術改良」
に述べられている先行技術負荷配列においては、PNPト
ランジスタを負荷として利用する公知の配列が示されて
いる。第１図にも示されているこの配列に使用されてい
る第１及び第２のPNPトランジスタ28、30のエミッタ3
2、34は選択ライン26に接続されている。第１のPNPトラ
ンジスタのコレクタ36は第１のマルチエミッタトランジ
スタ２のベース６、第２のPNPトランジスタ30のベース3
8、及び第２のマルチエミッタトランジスタ４のコレク
タ10に接続されている。第２のPNPトランジスタ30も同
じように接続されている。この配列においては、セルの
何れかの半分がSCRラッチ、即ち一般にサイリスタラッ
チと呼ばれているラッチとして動作する。これは、PNP
及びNPNトランジスタのコレクタ・ベース領域が飽和し
ている時にPNPトランジスタ内の拡散容量の形状で大量
の電荷を蓄積することが特徴である。このセルデバイス
は、以下に説明する他の先行技術デバイスと同様に、PN
Pのベース領域及びマルチエミッタNPNトランジスタのコ
レクタ領域における基本的な電荷蓄積問題を特徴として
いる。蓄積電荷はセルのエピタキシャル（epi）領域に
発生する。この電荷蓄積のために、書込みパルス巾は長
くなり、セルの書込み恢復時間が長くなる。反対のデー
タをセル内に書込むためには、マルチエミッタトランジ
スタのepi或はコレクタ領域内に注入された正孔をセル
の遮断されつつある側から除去し、セルの導通しつつあ
る即ち書込まれつつある側へ供給しなければならない。

この電荷蓄積を解消する第２図に示す別の方法では、
負荷がショットキダイオード40、42によって与えられ
る。各ショットキダイオードは300〜500オームの抵抗4
4、46と直列に、各20K〜100Kオームの抵抗48、50と並列
に接続されている。スタンバイモードにおいてはセル10
0Kオームの抵抗を使用してラッチを保持し、読取りは30
0オームの抵抗を通して行われる。半セルを読取る場合
には、100Kオームの抵抗は透明となる。このセルは高速
書込み時間を提供するが、アルファ粒子に対して鋭敏で
ある。

アルファ粒子に対する免疫性は高速RAMにおける絶対
的な要求である。アルファ粒子は、高速RAMの製造に使
用されている殆んどどの材料からも到来する。一時アル
ファ粒子は高速RAMを取付けるために使用されるセラミ
ックから到来するものと考えられた。従ってその解決策
としてダイをポリイミドで厚く被膜することが企てられ
た。後になってアルファ粒子はRAMを製造するために使
用されるアルミニウム或は他の材料内で発生可能である
ことが立証された。アルファ粒子が製品を作る材料内で
発生することから、その解決策は部品自体の設計に求め
なければならない。歴史的には、アルファ粒子に不感と
なるように設計された部品は、また書込みを比較的困難
ならしめる。RAMの速度を最高にするためにはこの欠陥
を打破する必要がある。このアルファ粒子問題を打解す
る努力を第３図に示す。これは前記オギウエの論文から
取ったものである。この設計では、大きいタンタル酸化
物Ta₂O₅のコンデンサ52、54を各ショットキダイオード
に並列に配置してある。しかしこの設計は、極めて大き
いスタンバイ電流及びコンデンサ52、54の集積を必要と
する欠陥がある。

この欠陥を打破するためのより最近の努力は第４図に
示す合衆国特許第4,580,244号に開示されている。この
設計においては、PNP負荷トランジスタ28、30のコレク
タ・ベース接合は逆モードで動作するNPNトランジスタ5
6、58によってクランプされている。即ち、各トランジ
スタ56、58のベースはコレクタに接続されていてダイオ
ードとして作用する。このNPNトランジスタ56、58は組
合わされたラテラルPNPトランジスタ28、30から電流を
盗むように機能し、実効的にベース電流を奪ってこのト
ランジスタのβを低下させる。従ってこの設計によれば
蓄積される電荷は減少し、書込みが容易となる。換言す
れば、第４図の回路は実質的にβ低下機能であり、基本
的にはPNPエミッタの放出効率を低下させることにな
る。しかし、動作させるためにはSCRがセルをラッチし
続けなければならないことから、電荷蓄積問題は残る。

以上の如く、スタンバイモードではトリクル電流が注
入されてアルファ粒子に対する耐性を有し、より大きい
読取り電流を用いる読出し中には書込みが容易となるよ
うに区別可能なメモリセルが必要とされている。

〔発明の概要〕

従って本発明の目的は、改善されたECLメモリセルを
提供することである。

別の目的は、書込みパルス巾を短かくするメモリセル
を提供することである。

更に別の目的は、マルチエミッタトランジスタが、セ
ルがスタンバイである時にはPNPによって負荷されてア
ルファ粒子に対して不感となり、またセルが滑動してい
る時には異なる形態で効果的に機能することによりセル
が読取られつつある時に書込みが容易となるようなセル
を提供することである。

特に、本発明の目的は、PNP負荷セルとダイオード負
荷セルの両特性を組合せて高速書込み時間とアルファ粒
子に対する免疫性の両者を達成することである。

要約すれば、第５図に示すようにベースを他方のコレ
クタに交叉結合して典型的なラッチを形成している第１
及び第２のマルチエミッタNPNトランジスタを具備する
切替え負荷ダイオードセルを開発した。PNダイオードの
陽極は負荷抵抗を通して選択ラインに結合され、陰極は
組合わされている各マルチエミッタトランジスタのコレ
クタに結合されている。PNタイオードに組合わされてい
る寄生ラテラルPNPトランジスタのエミッタは同一の負
荷抵抗を通して選択ラインに結合され、コレクタは組合
わされているマルチエミッタトランジスタのベースに接
続されている。約500Ωの比較的低い抵抗負荷が、寄生
ラテラルPNPトランジスタのエミッタ及びPNダイオード
の陽極の共通節と選択ラインとの間に接続されている。
これによって切替え負荷ダイオードセルが完成する。本
発明は、部分的に、寄生PNPのβは電流と共に大きく減
衰すること、及びコレクタ電流が流れない場合のPNPの
β（β_PNP）がほぼ０に近い微小であれば寄生PNPトラン
ジスタはPNダイオードと何等異ならないことを基礎とし
ている。

（ここで、βはトランジスタの電流増幅率を意味して
いる。）設計目標は、大電流（読取り電流）時β_PNPを
極めて小さく減少させてβ積（β_PNP×β_NPN）を１より
も小さくすることである。スタンバイモードにおいてス
タンバイ電流のみが何れかのマルチエミッタトランジス
タのスタンバイエミッタを流れ、β_PNP×β_NPN _STBYは
１よりも遥かに大きくなる。従って小さいスタンバイ電
流の場合にはセルはPNP負荷セルと全く同じように作用
する。しかしセルが読取られている時にはセルは実効的
にダイオード負荷セルを用いた抵抗となる。

上記設計目標はPNPのβが電流と共に大きく減少する
という知識に基いて実現される。加えて、セルがスタン
バイにある時には約１乃至10μＡとすることが好ましい
電流がスタンバイエミッタを通して流れる。読取りモー
ドを望む場合、0.5乃至1mAであることが好ましい読取り
電流を他のエミッタを通して流す。エミッタの機能が異
なるために異なるβを持たせることが可能なマルチエミ
ッタトランジスタを使用する。これらのβを得るため
に、低βの読取りエミッタに対してはベース巾を厚くす
る及びドーピングを高目にするのに両方或は何れか一方
を行い、高βのスタンバイエミッタに対してはベース巾
を薄くする及びドーピングを低目にする両方或は何れか
一方を行う。この変化は外側の即ち読取りエミッタのた
めのベースを限定する領域内に局部的に注入することに
よって達成できる。この高低β法を用いることにより、
β積に関する要求は極めて容易に実現される。

この設計の長所は、セル内にトリクリ電流が流れるセ
ルの休眠（データ保持）中には耐アルファ性であり、ま
たセルを読取り中には書込みを容易にするように効率的
にセルに差異を与えることである。この設計によれば、
読取り中のNPN及びPNPは実効的に飽和せしめられること
はない。即ち読取りモード中にPNP及びNPNのコレクタ・
ベース接合のepi領域は電荷を蓄積せず、また飽和しな
い。この機能は、PNPのβが大きい電流で大きく低下す
ること、及びそれが本質的に異なるβを有する２つのNP
Nトランジスタと効果的に共働することの結果である。
もし充分な電流をビットラインに流せば、βは２つのβ
の積（β_PNP×β_NPN）が１よりも小さくなる点まで低下
し、PNP及びNPNトランジスタは飽和せず、電荷は蓄積さ
れず、書込みは容易に遂行される。飽和していないPNP
トランジスタと直列に500Ωの抵抗を設けることによ
り、読取り及び書込みの目的に対してセルは見掛け上PN
ダイオード負荷セルの観を呈する。

PNPトランジスタと組合わせた効率的な書込み動作に
不可欠なβの低下が、スタンバイ用エミッタベースより
も厚いベース巾及び高いドーピングの両方或は何れか一
方を行ったビットラインエミッタを設けることによって
達成されることに注目されたい。遥かに大きい読取り／
書込み電流が供給される低βビットラインエミッタを設
けた結果、読取り／書込み中のPNPのβとNPNのβとの積
は１よりも小さくなる。

本発明の目的、特色及び長所は、添附図面に基く以下
の説明から明白になるであろう。

〔実施例〕

第５図に示す本発明によるメモリセルはモノリシック
集積回路として製造するのに適している。バーチカルNP
Nトランジスタ72のエミッタ70はスタンバイ電流ドレイ
ンライン74に接続されている。このスタンバイ電流ドレ
インライン74には公知の技法のように電流源76が接続さ
れている。マルチエミッタトランジスタ72の読取りエミ
ッタ78はビットライン80に接続されている。セルの他方
のマルチエミッタトランジスタ82も第１及び第２のエミ
ッタ84、86を含む。スタンバイエミッタ84もスタンバイ
電流ドレインライン74に接続され、読取りエミッタ86は
別のビットライン88に接続されている。PNダイオード20
0の陰極はNPNトランジスタ82のコレクタに接続されてい
る。PNダイオード200の陽極は抵抗100（その値は好まし
くは約500Ω）を通して行選択ライン102に接続されてい
る。NPNトランジスタ82のベース90はPNP寄生トランジス
タ94のコレクタ92に接続されている。マルチエミッタNP
Nトランジスタ82のコレクタ96はPNP寄生トランジスタ94
のベース98に接続され、PNP寄生トランジスタ94のエミ
ッタ99はPNダイオード200の陽極に接続されている。マ
ルチエミッタNPNトランジスタ82のベース90は、寄生PNP
トランジスタ94のコレクタ92の他に、この技術において
は公知の交叉結合型にマルチエミッタNPNトランジスタ7
2のコレクタ104にも接続されている。このコレクタ104
は寄生ラテラルPNPトランジスタ108のベース106と、PN
ダイオード210の陰極とにも接続されている。マルチエ
ミッタバーチカルNPNトランジスタ72のベースは寄生PNP
トランジスタ108のコレクタ112に接続され、寄生PNPト
ランジスタ108のエミッタ114はPNダイオード210の陽極
に接続され、また負荷抵抗116（その値は好ましくは500
Ω）を通して選択ライン102に接続されている。

この技術においては公知の如く、ビットライン88に論
理低信号が現われ、ビットライン80に論理高信号が現わ
れると、ベースに印加される電圧の関係からマルチエミ
ッタNPNトランジスタ82がオンとなり、セルの他の半分
のNPNトランジスタ72がオフとなる。ビットライン88及
び80の低及び高信号が除かれると、オンとなっているNP
Nトランジスタ82のスタンバイエミッタ84を通る電流源7
6からの小電流によってラッチ状態が維持される。ビッ
トライン88及び80上の信号が反転すると、即ちビットラ
イン88が高信号となり、ビットライン80が低信号になる
と、トランジスタ82がオフとなりトランジスタ72がオン
となる。これらの高及び低信号が除かれると、オン状態
のトランジスタ72のエミッタ70を通る電流源76からの小
電流によってラッチ状態が維持される。

本発明の長所は第6A図及び第6B図からより明白にな
る。これらの図面は、バーチカルNPNトランジスタ72、P
Nダイオード210とその寄生ラテラルPNPトランジスタ10
8、及び抵抗116を含む半セルがどのように新規な構造内
にモノリシックに集積されて高速書込みパルス巾を受入
れるかを示す。第6A図に示すように、この集積構造はP^-
シリコンサブストレート120から製造し始める。バーチ
カルデバイスのための埋没コレクタとして機能するN⁺埋
没層122をサブストレート120内に形成し、N^-エピタキシ
ャル層124をN⁺埋没層122に成長させる。抵抗116、ラテ
ラルPNPトランジスタ108及びバーチカルNPNトランジス
タ72は図示のように互に隣接させて配置する。モノリシ
ック集積回路のこの部分は酸化物或は溝128、130によっ
て残余のチップから電気的に絶縁する。第6A図及び第6B
図から、当業者ならばこれらのデバイスを形成するため
に種々の拡散及び注入が使用されていることは理解され
よう。このプロセスの詳細に関しては1988年４月11日に
合衆国に同時出願され受理されたL.ボラック及びG.ブラ
ウンの出願“高性能バイポーラ構造”（合衆国一連番号
180,626号）を参照されたい。

詳述すれば、抵抗116は領域116の領域において珪化物
層132、134の一部を省くことによって限定される。この
抵抗116は導電性珪化物層134を通してPNダイオード210
の陽極と寄生ラテラルPNPトランジスタ108のエミッタ11
4とに接続される。この寄生陽極とエミッタを限定する
Ｐ領域136はＰポリ層138外に硼素拡散によって形成す
る。寄生ラテラルトランジスタ108のベース領域106はエ
ミッタ領域136に隣接して存在する。PNPトランジスタの
ベース接触を与えるＮ領域140、240、250はＮポリ領域1
42、242、252外に砒素拡散によって形成する。このベー
ス領域106が２エミッタバーチカルNPNトランジスタ72の
コレクタ領域104及び124に共通であって、必要な接続を
行っていることが理解出来よう（第５図をも参照された
い）。また、PNダイオード210は、PNPトランジスタ108
のエミッタ−ベース間接合によって形成されていること
が理解される。寄生PNPトランジスタ108のコレクタ領域
112及び110DはPNPエミッタ136と同じようにして形成さ
れ、マルチエミッタトランジスタ72のスタンバイエミッ
タ70及びデータ読取りエミッタ78のベース領域110SB及
び110Dに接続されている。これらのベース領域（110SBB
及び110D）は共にＰ型材料を局部的に注入して形成し、
そのイオン注入量及びエネルギは異なるβを与えるべく
変化させる。このデバイスを機能させるために重要であ
る変更されたβを得るために、データエミッタ78のベー
ス深さはスタンバイエミッタ70に組合わされたベースよ
りも充分に厚い、即ち深いことは明白であろう。（変形
としては、これは、データエミッタ領域78の下方のベー
スのドーピングをスタンバイエミッタ70の下方のベース
よりも高くすることによっても達成することができ
る。）エミッタ領域70、78への接触は、第6B図に示すよ
うにＮポリ層144、146を通して行われる。マルチエミッ
タトランジスタ72のベース領域への必要接触はＰポリ領
域148によって行われる。

前述の如く、第５図、第6A図及び第6B図に示す回路は
PNP負荷セル及びダイオード負荷セルの混合特性を呈す
る。第6A図から明らかなように、マルチエミッタトラン
ジスタ72のエミッタ70、78は内側エミッタ78のベース11
0Dを、薄いベース110SBを有する外側エミッタ70よりも
厚くすることによって異なるβを与えてある。外側エミ
ッタ70はその薄いベース110SBと共に高いβを有してい
る。２つのトランジスタが実質的に異なるβを有し、ま
たは寄生PNPトランジスタ108及びエミッタ78を有するNP
Nトランジスタのβが大電流において大きく低下するこ
とから、読取り及び書込みモードにおいてビットライン
に充分な電流を提供する（好ましくは1mAの選択値）こ
とによってNPNのβと寄生PNPのβとの積は１よりも小さ
くなる。従って、寄生PNPトランジスタ108おNPNトラン
ジスタ72が飽和することはないので書込みは容易であ
る。飽和していない寄生ラテラルPNPトランジスタ108の
エミッタ114と直列に500Ωの抵抗116が存在しているの
で、NPNトランジスタ72に直列にPNダイオードが負荷さ
れるためこのセルに容易に書込むことができる。

第５図に200及び210で示されているPNダイオードは、
第７図に示す構造の何れかを用いて第6A図の構造内に組
込むことが可能である。例えば第7A図は、Nepi層124内
に形成されたP^-型領域152上に金属の接触150を付加する
ことによってPNダイードを形成している。第7B図におい
てはP^-型領域152上にP⁺ポリ領域154を用いてダイオード
を限定する。第7C図においてはＰ領域152及びN⁺領域156
上に金属接触150を設けて反転トランジスタのPNダイオ
ードを形成させている。これらの何れの構造も第6A図及
び第6B図に示す製品及びプロセスと矛盾することはな
い。

以上の説明から、より速い書込み時間に対して改善さ
れた書込み特性を有し、より速い書込み恢復時間を有
し、そしてアルファ粒子に対して高度に不感のバイポー
ラメモリセルが提供されることが理解されよう。当業者
ならば本明細書から上述の実施例に多くの変更が考案可
能であろう。

本発明の他の改良は、本明細書から当業者には明白と
なる実施例の変更である。従って本発明は特許請求の範
囲によってのみ限定されるものである。

【図面の簡単な説明】

第１図、第２図、第３図及び第４図は、メモリセルに対
する先行技術の解決法を示す回路図、第５図は、本発明の好ましい実施例の回路図、第６図は、セルの半分の部分断面図、第７図は、第６図の構造内に採用できるPNダイオードの
概要図である。 2,4,72,82……マルチエミッタNPNトランジスタ 14,16,70,84……第１（スタンバイ）エミッタ 17,74……スタンバイ電流ドレインライン 18,22,78,86……第２（読取り）エミッタ 20,88……第１ビットライン 24,80……第２ビットライン 26,102……行選択ライン 28,30……負荷PNPトランジスタ 40,42……ショットキダイオード 44,46,100,116……負荷抵抗 52,54……コンデンサ 56,58……NPNトランジスタ 74……電流源 94,108……寄生PNPトランジスタ 120……P^-シリコンサブストレート 122……N⁺層 124……N^-層 128,130……酸化物或は溝 132,134……珪化物層 136……Ｐ領域 138,148……Ｐポリ層 140,240,250……Ｎ領域 142,242,252……Ｎポリ領域 144,146……Ｎポリ層 150……金属層 152……P^-領域 154……P⁺ポリ層 156……N⁺領域

Claims

(57)【特許請求の範囲】

【請求項１】第１及び第２のマルチエミッタNPNトラン
ジスタ（72,82）であり、これらマルチエミッタトラン
ジスタの各々が、第１又は第２ビットラインに結合され
た読取りエミッタ（78,86）、スタンバイ電流ライン（7
4）に結合されスタンバイエッミッタ（70,84）、コレク
タ（104,96）、他方のマルチエミッタトランジスタ（8
2,72）の前記コレクタ（96,104）に交叉結合されたベー
ス（110,111）を有する、第１及び第２のマルチエミッ
タNPNトランジスタ（72,82）、エミッタ（114）と、前記第１のマルチエミッタトラン
ジスタ（72）の前記コレクタ（104）及び前記ベース（1
10）にそれぞれ結合されたベース（106）及びコレクタ
（112）とを有する第１のPNPトランジスタ（108）、エミッタ（99）と、前記第２のマルチエミッタトランジ
スタ（82）の前記コレクタ（96）及び前記ベース（11
1）にそれぞれ結合されたベース（98）及びコレクタ（9
2）とを有する第２のPNPトランジスタ（94）から成るバ
イポーラメモリセルにおいて、第１及び第２の抵抗（116,100）が設けられており、こ
れら抵抗が、各々第１及び第２の端部を有し、前記第１
の端部の各々が行選択ライン（102）に結合されてお
り、前記第２の端部の各々が前記第１及び第２のPNPト
ランジスタ（108,94）のエミッタにそれぞれ結合されて
おり、前記PNPトランジスタ（108,94）の各々は、読取りモー
ド電流に対しては比較的低い電流増幅率を有し、スタン
バイモードに対しては比較的高い電流増幅率を有し、読
取りモード中、前記PNPトランジスタ（108,94）の各々
は、そのエミッタ−ベース間接合によって形成されるPN
ダイオード（210,200）として機能し、前記スタンバイエミッタ（70,84）がスタンバイ電流を
流す時、前記マルチエミッタトランジスタ（72,82）
は、前記第１又は第２の抵抗（116,100）と直列な前記
第１又は第２のPNPトランジスタ（108,94）によって負
荷を受け、この際β_PNP×β_NPN＞１であり、この条件
が、前記第１のマルチエミッタトランジスタ（72）と前
記第１のPNPトランジスタ（108）との対及び前記第２の
マルチエミッタトランジスタ（82）と前記第２のPNPト
ランジスタ（94）との対の内の選ばれた対をラッチし
て、アルファ粒子に対する耐性を増大し、そして前記読取りエミッタ（78,86）が読取り電流を流す時、
前記マルチエミッタトランジスタ（72,82）は、前記第
１又は第２の抵抗（116,100）と直列な前記PNダイオー
ド（210,200）によって負荷を受け、この際β_PNP×β
_NPN＜１であり、この条件が、前記バイポーラメモリセ
ルのラッチを阻止し、前記第１及び第２の抵抗（116,10
0）は、前記ラッチされていないバイポーラメモリセル
の状態を維持する様に充分に大きい抵抗値を有するが、
書き込み時間を短縮するために前記トランジスタ（72,8
2,108,94）の何れかが飽和するのを阻止するのに充分低
い抵抗値を有しており、前記バイポーラメモリセルが、
負荷切替えセルとして作動することを特徴とする高速バ
イポーラメモリセル。
【請求項２】前記第１及び第２のPNPトランジスタ（10
8,94）の各々が、前記PNダイオード（210,200）に寄生
するラテラルPNPトランジスタであることを特徴とする
請求項１記載のバイポーラメモリセル。
【請求項３】前記第１及び第２の抵抗（116,100）の各
々の値が約500Ωであることを特徴とする請求項１記載
のバイポーラメモリセル。
【請求項４】前記読取り電流の値が、0.5乃至1mAアンペ
アであり、前記スタンバイ電流が、１乃至10μＡである
ことを特徴とする請求項１記載のバイポーラメモリセ
ル。
【請求項５】前記マルチエミッタNPNトランジスタ（72,
82）は、前記スタンバイエミッタ（70,84）と関連する
よりも、前記読取りエミッタ（78,86）と関連して、よ
り低い電流増幅率を示すことを特徴とする請求項１記載
のバイポーラメモリセル。
【請求項６】前記マルチエミッタNPNトランジスタ（72,
82）は、前記スタンバイエミッタ（70,84）と関連する
よりも、前記読取りエミッタ（78,86）に関連して、よ
り厚いベース幅を有することを特徴とする請求項１記載
のバイポーラメモリセル。
【請求項７】前記マルチエミッタNPNトランジスタ（72,
82）は、前記スタンバイエミッタ（70,84）と関連する
よりも、前記読取りエミッタ（78,86）に関連してより
高くドープされたベースを有することを特徴とする請求
項１記載のバイポーラメモリセル。