JPS5829628B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPS5829628B2
JPS5829628B2 JP54151776A JP15177679A JPS5829628B2 JP S5829628 B2 JPS5829628 B2 JP S5829628B2 JP 54151776 A JP54151776 A JP 54151776A JP 15177679 A JP15177679 A JP 15177679A JP S5829628 B2 JPS5829628 B2 JP S5829628B2
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Description

【発明の詳細な説明】 本発明は、半導体記憶装置特にフリップフロップからな
るスタティックメモリセルに関する。
スタティックメモリセルは第１図に示すように負荷抵抗
Ｒ１，ＦＬ、、、マルチエミッタトランジスタＱ７．Ｑ
２を図示の如く交叉接続したフリップフロップからなる
が、動作速度を向上させるため一般に負荷抵抗Ｒ１，Ｒ
２には図示極性のダイオードＤ１．Ｄ２を並設すること
が多い。
このダイオードＤ、、Ｄ２としてはキャリヤ蓄積効果が
小さいという利点からショットキバリヤダイオード（Ｓ
ＢＤ ）が用いられることが多く、第２図にその具体例
を示す。
この図で１０はＰ型シリコン半導体基板、１２はＮ生型
埋込層、１４はＮ型エピタキシャル成長層、１６はＰ型
拡散層、１８，２０はＮ生型拡散層、２２はアルミニウ
ム電極、２４は二酸化シリコンなどの絶縁膜である。
Ｎ生型層１８゜２０はマルチエミッタトランジスタＱ、
の本例では２個のエミッタ領域となり、Ｐ型層１６のう
ちの部分１６ａがベース領域、Ｎ型層１４がコレクタ領
域となってトランジスタＱ１ を構成する。
またＰ型層１６の狭所面積部分１６ｃが抵抗Ｒ３となり
その端の置所面積部分１６ｂと接続する電極２２がワー
ド線Ｗ＋への接続端子となる。
また電極２２はＮ型層１４とショットキバリヤ接触をし
、両者間に５ＢＤＤ、が形成される。
図示しないがトランジスタＱ２側も同様構造である。
なおＷ−はホールドｓ、 Ｂ、 、 Ｂ、は一対のビッ
ト線である。
ショットキバリヤダイオードは電荷蓄積効果が少なく、
高速動作に適するが、その反面、順方向電圧降下が小さ
く、その小さい順方向電圧１つ分で情報を保持すること
になるのでノイズに対する感度が犬、従ってノイズマー
ジンが小さいという欠点がある。
そこでダイオードＤ１．Ｄ２としての通常のＰＮ接合ダ
イオードを用いるものであり、第３図にその具体例を示
す。
第２図と比較して異なる所はＰ型層１６の部分１６ｂが
電極２２の下部を全て覆っているという点であり、ダイ
オードＤ、は（Ｄ２ についても同様）電極２２の下部
のＰ型層１６ｂとＮ型層１４とで形成される。
この型のセルはノイズマージンは上るが当然キャリヤ蓄
積効果が大きく、特にＮ型層１４へ注入されるホールの
蓄積が多く、これが動作速度を低くしてしまう。
そこで第４図のような構成即ちＰＮ十接合ダイオードを
用いることも考えられる。
この例ではＮ十型埋込層の上にＰ型エピタキシャル層１
５を積み、これにＮ十型拡散層１８，２０を形成し、層
１８ 、２０をエミッタ領域、層１５をベース領域、Ｎ
生型層１２をコレクタ領域とする。
ダイオードＤ１（Ｄ２ も同様）は電極２２の下部の
層１５．１２により形成される。
ＰＮ十型の接合ダイオードではホールがＮ牛腸１２へ注
入されても忽ち再結合、消滅してしまい、従ってキャリ
ヤ蓄積効果は少ない。
また接合ダイオ・−ドであるから順方向電圧はＳＢＤよ
り高く、従ってノイズマージンは犬である。
しかしエピタキシャル成長層は技術的な理由で余り薄く
形成することはできず、一方エミッタ領域はこれを深く
形成すると横方向拡散により大型になって集積度が低下
するから可及的に浅くしたい所であり、この結果この型
のものはトランジスタ実効ベース領域が厚くなってしま
う欠点がある。
ベースが厚いと既知のようにトランジスタのｆＴが低く
、高速動作できないという問題がある。
またＰ型エピタキシャル層はそれ自身ｆＴが小さいとい
う難点がある。
本発明は動作速度およびノイズマージンが共に良好なメ
モリセル特に負荷抵抗バイパスダイオードの構造を提案
するものであり、その特徴とする所は負荷抵抗素子、該
負荷抵抗素子と並列なダイオード、これらと直列なトラ
ンジスタ、からなる回路２つを交互接続して構成したフ
リップフロップ回路をメモリセルとする半導体記憶装置
において、Ｎ十型埋込層上に成長させたＮ型エピタキシ
ャル層を前記トランジスタのコレクタ領域とし、該Ｎ型
エピタキシャル層に形成したＰ型層および該Ｐ型層に形
成したＮ生型層を前記トランジスタのベース領域および
エミッタ領域とし、更に該Ｎ型エピタキシャル層に表面
から前記埋込層に達するＰ型拡散層を形成し、該Ｐ型拡
散層とＰ型代−ス層との間に前記負荷抵抗素子を、また
該Ｐ型拡散層とＮ十型埋込層とで前記ダイオードを形成
してなることにある。
次に実施例を参照しながらこれを詳細に説明する。
第５図は本発明の第１の実施例を示し、第３図と対比す
るとＰ型拡散層１６がＮ十型埋込層１２と接触するよう
に深く形成されている点が異なる。
このようにするとダイオードＤ、（Ｄ２ も同様）は層
１６と１２でつまりＰＮ十接合で形成され、第４図で述
べた効果即ち電荷蓄積効果小、逆方向電圧降下大、ノイ
ズマージン大の利点が得られる。
またＮ型エピタキシャル層を戒長さセ、該層にＰ型ベー
ス拡散層、更にＮ十型エミッタ拡散層を形成するので、
実効ベース領域の厚みは通常素子と同程度になり、高速
動作が可能になる。
具体例を挙げるとエピタキシャル層の厚みは１〜２μｍ
が薄い方の限界であり、これに対して拡散層の厚みは任
意であって１μｍ以下は普通である。
従って第５図の構造では層１４の厚みを２μｍ、層１８
゜２０の厚みを０．５μｍ、層１６の厚みを０．７〜０
．８μｍとすれば、ベース層の厚みは０．２〜０．３μ
ｍとなる。
スタティックメモリセルには第１図に示すように負荷抵
抗Ｒ，１，Ｒ２をＰＮＰトランジスタＱ３．Ｑ４で置換
したものがあるが、か〜るメモリセルにも本発明は適用
でき、その実施例を第６図に示す。
トランジスタＱ３（Ｑ−も同様）はＰ型拡散層１６ａ、
１６ｂ（この例では部分１６ｃはない）とその間のＮ型
エピタキシャル層１４で、ＰＮＰ）ランジスタとして形
成される。
このトランジスタＱ３．Ｑ４つまり負荷抵抗素子と並列
に接続されるダイオードＤ、、Ｄ２はＰ型拡散層１６ｂ
とＮ十型埋込層１２とで構成される。
以上詳細に説明したように本発明によれば比較的簡単な
構成により高速動作が可能であり、かつノイズマージン
も大きいスタティックメモリセルが得られる。
【図面の簡単な説明】
第１図はスタティックメモリセルの一例の構成を示す回
路図、第２図〜第４図は第１図のメモリセルの具体例を
示す断面図、第５図は第１図の型のメモリセルに適用し
た本発明の実施例を示す断面図、第６図は第１図の型の
メモリセルに適用した本発明の実施例を示す断面図、第
１図は負荷抵抗としてトランジスタを使用したスタティ
ックメモリセルの構成を示す回路図である。 図面でＲ１、Ｒ２ｔ Ｑｓ 、Ｑ４は負荷抵抗素子、Ｄ
、、Ｄ２はダイオード、Ｑｌ、Ｑ２はトランジスタ、１
２はＮ十型埋込層、１６はＰ型層、１Ｂ、２０はＮ生型
層、１６ｂはＰ型拡散層である。

Claims (1)

  1. 【特許請求の範囲】 １ 負荷抵抗素子、該負荷抵抗素子と並列なダイオード
    、これらと直列なトランジスタ、からなる回路２つを交
    叉接続して構成したフリップフロップ回路をメモリセル
    とする半導体記憶装置において、ポ型埋込層上に威長さ
    ゼたＮ型エピタキシャル層を前記トランジスタのコレク
    タ領域とし、該Ｎ型エピタキシャル層に形成したＰ型層
    および該Ｐ型層に形成したＮ生型層を前記トランジスタ
    のベース領域およびエミッタ領域とし、更に該Ｎ型エピ
    タキシャル層に表面から前記埋込層に達するＰ型拡散層
    を形成し、該Ｐ型拡散層とＰ型代−ス層との間に前記負
    荷抵抗素子を、また該Ｐ型拡散層とＮ生型埋込層とで前
    記ダイオードを形成してなることを特徴とする半導体記
    憶装置。 ２ 負荷抵抗素子はＰ型拡散層とＰ型代−ス層を結ぶ狭
    所面積のＰ型層で形成されることを特徴とする特許請求
    の範囲第１項記載の半導体記憶装置。 ３ 負荷抵抗素子はＰ型拡散層、Ｐ型代−ス層、および
    これらの間のＮ型エピタキシャル成長層が作７９ＰＮＰ
    ラテラルトランジスタで形成されることを特徴とする特
    許請求の範囲第１項記載の半導体記憶装置。
JP54151776A 1979-11-22 1979-11-22 半導体記憶装置 Expired JPS5829628B2 (ja)

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