JPS607388B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPS607388B2
JPS607388B2 JP53110503A JP11050378A JPS607388B2 JP S607388 B2 JPS607388 B2 JP S607388B2 JP 53110503 A JP53110503 A JP 53110503A JP 11050378 A JP11050378 A JP 11050378A JP S607388 B2 JPS607388 B2 JP S607388B2
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Description

【発明の詳細な説明】 本発明は半導体記憶装置、とくに書き込みを容易にした
読出し専用の半導体記憶装置（Ｐ−ＲＯＭ）に関する。
情報の書き込みができるプログラマフル・リード・オン
リー・メモリ（Ｐ−ＲＯＭ）は、複数本のビット線と複
数本のワード線を互いに交差せしめてマトリクスを構成
し、マトリクスの各交点に、互いに逆極性に接続した２
個のダイオードからなるメモリ・セルを接続した構造を
有する。そして、該Ｐ−ＲＯＭに情報を書き込む場合に
は、所定のビット線とワード線間に高い電圧を印加して
メモリ・セルの逆バイアス方向のダイオードを破壊（短
絡）させる。このように、ダイオードを破壊させて情報
を書き込む場合、書き込み電流は１００〔肌Ａ〕〜２０
０〔仇Ａ〕位必要であり、この電流は読出し時の電流約
０．５〔ｍＡ〕に比べて２桁も大きい値である。この大
きな書き込み電流を例えばワード線ドライバ回路で直接
吸収しようとすると、該ドライバ回路は電流吸収能力の
ある複雑な回路を必要とし、従ってその回路パターンも
その占有面積が大きくなる。このため、当該Ｐ−ＲＯＭ
の議出し時のスイッチング・スピードが低下する。本発
明は上述の如き従来のＰ−ＲＯＭの有する欠点を改善す
る新規な発明で、その目的は、書き込み時において、書
込み電流をワード線方向にほとんど流すことなく記憶セ
ルに情報を書き込むことができるＰ−ＲＯＭの構成を提
供することにある。
その目的を達成せしめるために、本発明の半導体記憶装
置は、Ｐ型半導体基板と該Ｐ型半導体基板上に形成され
たＮ型半導体層と該Ｎ型半導体層内に形成されたＰ型不
純物領域と該Ｐ型不純物領域内に形成されたＮ型不純物
領域とを有し、前記Ｐ型半導体基板をコレクタとしＮ型
半導体層をべ−スとしＰ型不純物領域をェミッタとする
ＰＮＰ型トランジスタと、前記Ｐ型不純物領域とＮ型不
純物領域とによって構成されたダイオードとを具えたメ
モリ。
セルを具えてなることを特徴とするもので、以下実施例
について詳細に説明する。第１図は本発明の一実施例を
示す回路図であり、図中Ｗｏ・“…はワード線、Ｂｏ，
Ｂ，……はビット線を示す。ＭＣｏ，ＭＣ．・・・・・
・は記憶（メモリ）セルを示す。各メモリ・セルＭＣは
、ＰＮＰ型トランジス夕ＴＲＭとトランジスタＴＲＭの
ェミッタに接続された情報記憶素子としてのダイオード
ＤＭからなる。各トランジスタのベースは、ワード線に
接続されており、各ダイオードの一方の端子はビット線
に接続されている。また、各トランジスタのコレクタは
共通の電流吸収線１クモこ接続されている。このように
構成されたＰ−ＲＯＭにおいては、たとえば、メモリ・
セルＭＣｏに情報を書き込む場合には、ビット線Ｂを高
電位に保った後、ワード線Ｗ。
をローレベルに落とすと、トランジスタＴＲＭのェミッ
タ電位が低下し、コレクタの電位とほぼ等しくなる。し
たがって、ダイオードＤＭの両端には大きな逆バイアス
電圧が印加され、その電圧がダイオードＤＭの逆端電圧
以上になると、該ダイオードＤＭは破壊される。そして
この時流れる書き込み電流はビット線Ｂから破壊された
当該ダイオードＤｗを通り、トランジスタＴＲＭに流れ
込みそのうちのほとんどの電流はトランジスタＴＲＭの
ヱミッタからコレクタを通って電流吸収線１のこ流れ去
る。この時残余の電流はワード線Ｗｏにも流れるが、こ
の電流はトランジスタＴＲＭのコレクタに流れる電流の
１／８になり、この値は数〔肌Ａ〕以下である。この結
果、ワード線には書き込み時においても、微かな電流が
流れるのみであって、読み出し時に流れる電流量相当の
電流が流れるのみである。上記実施例において、メモリ
・セルを構成するＰＮＰ型トランジスタは、第１図乃至
第２図に示すように、そのコレクタを電流吸収線１そに
共通に接続することができるので、後述の如く、当該Ｐ
−ＲＯＭを含む集積回路を構成する際に集積度の低下、
製造工程の複雑化を招かない。
なお、第２図において、ＳＣは読出し電流あるいは書込
み電流を吸収する電流吸収回路である。第３図は、前述
の如くＰＮＰ型トランジスタを含むメモリ・セルを、シ
リコン半導体基板上に形成した構造を示し「同図ａは平
面図、同図ｂはそのＸ，一×，′断面図、同図ｃはＹ，
一Ｙ，′断面図である。
第３図乃至４図において、１はＰ型のシリコン半導体基
板、２は該シリコン半導体基板１上に積層したＮ型ェピ
タキシャル層である。また３はェピタキシャル層２表面
において互いに分離し且つ一例に形成されたＰ領域であ
り、各Ｐ領域３の中にはＮ＋領域４が形成される。この
ような構造において、Ｐ型シリコン半導体基板１は各メ
モリ・セルを構成するＰＮＰ型トランジスタの共通コレ
クタとなり、Ｎ型のェピタキシヤル層２は該ＰＮＰトラ
ンジスタのベースとなり、隣り合うトランジスタと共通
ベースを構成し、ワード線を構成する。
又各Ｐ領域３は各メモリ・セルを構成するＰＮＰ型トラ
ンジスタのェミッタとなり、さらにＮ＋領域４とＰ領域
３とのＰＮ接合は各メモリ・セルの情報記憶素子として
のダイオードを構成する。なお、Ｎ十領域５は、ワード
線Ｗを取り出すＮ＋型コンタクト領域、６は各ワード線
間を絶縁するＰ型アイソレーション領域、７はワード線
金属配線層、８はビット線金属配線層、９は表面保護絶
縁膜である。このような構成において、Ｐ領域３、Ｎ型
ェピタキシャル層２、Ｐ型シリコン半導体基板１によっ
てＰＮＰ型トランジスタが構成されるため、書き込み時
においてもワード線にすなわち、Ｎ型ェピタキシャル層
２へ流れる読出しあるいは書込み電流は該ＰＮＰトラン
ジスタの１／８となる。
従って、比較的に高いこのェピタキシャル層の抵抗は、
あまり影響がなくなり、該記憶装置を駆動するうえで、
遅延時間の増加を招かず好都合である。なお、スイッチ
ング・スピードをより高めたい場合には、上記Ｎ型ェピ
タキシアル層２の抵抗が無視できなくなって来る。
このような場合には、第３図に示すように、メモリ・セ
ルの配列方向に沿って、Ｎ型ェピタキシャル層２の表面
にＮ＋型領域１０を配設し、ワード線方向の抵抗を減少
せしめればよい。このＮ十領域７はＮ十型領域４を形成
するときに同時に形成すれば製造工程の増加を招来しな
い。なお、このＮ十型領域１川ま、前記図示実施例の如
くＮ型のェピタキシャル層２の表面に形成する必要はな
く、各メモリ・セルに沿って、バイポーラ半導体集積回
路内に形成されるトランジスタに適用される埋没層の如
くＮ型ェピタキシャル層２とＰ型シリコン半導体基板１
との境界部分に形成してもよく、さらにＮ型ェピタキシ
ャル層２の表面からＰ型シリコン半動体基板１に達する
深い領域として形成することもできる（図示せず）。
このように、一つのワード線に並べられる各〆モリ・セ
ルに沿って、低抵抗の領域を設けることによって、該ワ
ード線の引出し抵抗が非常に小さくなり、スイッチング
・スピードを速めることができる。また、本発明におい
ては、前記ＰＮＰ型トランジスタのェミッタ構成するＰ
型領域３を、前記実施例の如くＮ型ェピタキシャル層２
内に選択拡散によって形成する手段に代えて、第５図の
如く、該Ｎ型ェピタキシャル層２表面にＰ型層をェピタ
キシャル成長せしめ、該Ｐ型ェピタキシャル層表面から
Ｎ型ェピタキシャル層に到る深さに、絶縁物分離領域Ｖ
字状溝による分離領域あるいはＮ＋型分離領域１２を形
成して、該Ｐ型ェピタキシャル層を島状に分離せしめて
各Ｐ型領域３を形成することもできる。
このような手段によれば、Ｐ型領域３はその不純物濃度
、深さ（厚さ）の制御が容易となり、特に浅い接合を形
成しようとする場合に有効である。
この時、各ワード線間を絶縁分離するアィソレーション
領域（第３図における領域６に相当）は、該Ｐ型ェピタ
キシャル層更にはＮ型ェピタキシャル層を貫通してＰ型
半導体基板に至る深さに形成される。
従ってかかるァィソレーション領域は、ＰＮ接合アィソ
レーション法の適用によって構成しようとすれば、その
形成手段が複雑となるため、埋設絶縁物分離法あるいは
Ｖ字状溝による分離法が適用される。（図示せず）更に
前記実施例において、情報記憶素子部を構成するＰ型領
域３とＮ＋型領域４とによって構成される接合が、半導
体基板（ェピタキシャル層２）表面より極めて浅い位置
に形成される場合には、ビット線を構成する金属配線層
８、例えばアルミニウムと半導体領域との反応によって
生成される金属間化合物がスパイク状に前記ＰＮ接合を
突きぬけ、不所望な情報記憶状態を生じてしまう場合が
ある。
このような現象を防止するために、第６図に示すように
Ｎ型領域４と金属配線層８との間に多結晶半導体層１３
を介在させて、前記金属間化合物のＰＮ接合への到達を
防止することができる。
以上詳細に説明したように、本発明はＰ−ＲＯＭのメモ
リ・セルの構成素子の一部としてＰＮＰ型トランジスタ
を使用し、そのベースをワード線としたため、書込み時
にワード線に流れる電流は従釆装置に比べて１／８とな
り、ドライバー回路の負担を大幅に減少せしめることが
でき、該ドライバー回路の構成を非常に簡単なものとす
ることができる。
そのため集積回路素子内における該ドライバー回路の占
有面積を小さくすることができる。また、メモリ。
セルを構成するトランジスタをＰＮＰ型としたので、Ｐ
型の基板を共通コレクタとすることができ、ワード線も
Ｎ型のェピタキシャル層とすることができるので、構造
が非常に簡単になり、メモリ・セルの集積度を高めるこ
とができる。このほか、各メモリ。
セルに沿ったワード線となるＮ型のェピタキシャル層内
に該層より比抵抗の小さい低抵抗層を形成すれば、ェピ
タキシャル層の抵抗の影響を少なくすることができ、Ｐ
−ＲＯＭのスイッチングスピードを高速化することがで
きる。
【図面の簡単な説明】
第１図および第２図は本発明の一実施例を示す回路図、
第３図は第１図に示す構成を具体化した半導体素子構造
を示す平面図および断面図、第４図は第３図に示された
構造の改善された構造を示す断面図、第５図及び第６図
は本発明の改善され得る態様を示す部分断面図である。 図中、Ｗｏ，Ｗ，はワード線、馬，Ｂ，はビット線、Ｍ
Ｃ。，ＭＣ．は記憶セル、ＴＲＭはＰＮＰ型トランジス
タ、ＤＭはダイオード、１夕は電流吸収線、１はＰ型シ
リコン半導体基板、２はＮ型のェピタキシャル層、３は
Ｐ型領域、４，５，１０はＮ＋型領域、６はアィソレー
ション領域、７はワード線金属配線層、８はビット線金
属配線層、９は表面保護絶縁膜、１２は分離領域、１３
は半導体層である。第１図 第２図 第３図 第４図 第５図 第６図

Claims (1)

    【特許請求の範囲】
  1. １ Ｐ型半導体基板と該Ｐ型半導体基板上に形成された
    Ｎ型半導体層と該Ｎ型半動体層内に形成されたＰ型不純
    物領域と該Ｐ型不純物領域内に形成されたＮ型不純物領
    域とを有し、前記Ｐ型半導体基板をコレクタとしＮ型半
    導体層をベースとしＰ型不純物領域をエミツタとするＰ
    ＮＰ型トランジスタと、前記Ｐ型不純物領域とＮ型不純
    物領域とによって構成されたダイオードとを具えたメモ
    リ・セルを具えてなることを特徴とする半導体記憶装置
    。
JP53110503A 1978-09-08 1978-09-08 半導体記憶装置 Expired JPS607388B2 (ja)

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EP79301831A EP0008946B1 (en) 1978-09-08 1979-09-05 A semiconductor memory device
DE7979301831T DE2967564D1 (en) 1978-09-08 1979-09-05 A semiconductor memory device
US06/073,486 US4287569A (en) 1978-09-08 1979-09-07 Semiconductor memory device

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