JPS592291A - プログラマブル・リ−ドオンリ・メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）発明の技術分野 本発明は、プログラマブル・リードオンリ・メモリ装置
に関し、特にある端子（例えばＣＥ端子）に書込状態制
御用高電圧（Ｐｖｃｌ）を印加し、書込可能状態にして
おき選択されたメモリセルが接続されたビ、／）線に書
込電流を流して情報の書込みを行なうメモリ装置におい
て、書込電流の隣接メモリセルへのリークを防止したメ
モリ装置に関する。

（２）技術の背景 一般に、接合破壊形のメモリセルまたはヒユーズを使用
したメモリセル等を有するプログラマブル・リードオン
リ・メモリ（以下ＦＲＯＭと称する）装置においては、
メモリセルへの情報の書込みはある端子（例えばＣＥ端
子）に書込状態制御用高電圧（ＰｖｃＥ）を印加し、書
込可能状態にしておきビット線に書込電流を印加すると
ともにワード線を低レベルにし、メモリセルを構成する
ＰＮ接合を破壊しあるいはヒーーズを溶断することによ
って行なわれる。この場合、例えば接合破壊形のＦＲＯ
Ｍにおいては書込みを行なうメモリセルに隣接するメモ
リセルがすでに書込まれていると、書込電流がビット線
から該メモリセルを通シ選択ワード線にリークして選択
メモリセルに情報を書込むことが不可能となることがあ
る。この現象はメモリ装置が構成されている半導体基板
の抵抗値が充分に低くない場合に生じ、ＰＲＯＭ０書込
エラーの原因となるので何らかの方法によって除去する
ことが必要である。

（３）従来技術と問題点 従来、書込電流の隣接メモリセルへのリークを防止する
ため、ワード線に接続された各デコーダドライバ回路の
出力段の電圧として書込状態制御用高電圧を用い非選択
ワード線の電位をすべて書込電流印加によるビット線の
電位上昇より高い高電圧例えば・２０ｖにプルアップし
ていた。

しかしながら、前記従来形においては、各ワード線に接
続されたデコーダドライバ回路の出力トランジスタのコ
レクタ電流、従ってベース電流が大きくなり、該出力ト
ランジスタとして大型の物を使用する必要が生じ、メモ
リ装置の集積度をあげる上での障害になるという不都合
があった。まだ、前記従来形においては、該出力トラン
ジスタのベース電流が大きくなるためその前段のトラン
ジスタとしても大型のものを使用する必要が生じ、従っ
てメモリ装置の集積度が低下するとともに動作速度が遅
くなるという不都合があった。

（４）発明の目的 本発明の目的は、前述の従来形における問題点に鑑み、
プログラマブル・リードオンリ・メモリ装置において、
選択メモリセルに隣接するワード線等を高電圧に引き上
げるプルアップ選択回路を用いるという構想に基づき、
ワード線を駆動するデコーダドライバ等に大型の物を使
用することなく書込電流の隣接メモリセルへのリークを
防止し、高集積度かつ高速度のメモリ装置を実現できる
ようにすることにある。

（５）発明の構成 そしてこの目的は、本発明によれば、ワード線とビット
線との間に接続されたメモリーセルを具備し、書込み時
には、被書込みメモリーセルに接続しているワード線と
ビット線を選択して、該ワード線を低レベルにし、該ビ
ット線に書込み電流を印加することによシ、該メモリー
セルに情報の書込みを行なうプログラマブル・リードオ
ンリー・メモリ装置であって、ワード線選択用アドレス
信号によ多動作され且つ選択されたビット線への書込み
時の印加電圧以上の高電圧を非選択ワード線に印加する
非選択ワード線ゾルアップ回路を備えたことを特徴とす
るプログラマブル・リードオンリー・メモリ装置を提供
することによって達成される。

（６）発明の実施例 以下図面を用いて本発明の実施例を従来技術と比較しな
がら説明する。第１図は、一般的なプログラマブル・リ
ードオンリ・メモリ装置の構成ヲ示す。同図において、
１はメモリマトリックスであり、ワード線ＷＬとビット
線ＢＬとの各交点に配置された複数のメモリセルＭＣを
具備する。該メモリセルＭＣは、例えば、ダイオードＤ
およびＰＮＰ　）ランジスタＱを具備し、ダイオードＤ
のカソードはビット線ＢＬに、アノードはＰＮＰ　）ラ
ンジスタＱのエミ、りに接続されている。また、トラン
ジスタＱのペースはワード線ＷＬに接続されておシ、コ
レクタは接地されている。なお、同図においてはワード
線ＷＬビット線ＢＬおよびメモリセルＭＣはそれぞれ１
つずつしか示されていないが、実際にはこれらはそれぞ
れ複数個設けられる。また、２はアドレスバッファ、３
はワードアドレス用のデコーダドライノ々、４はカレン
）・ディストピユータすなわちプログラム回路、５はマ
ルチプレクサ、６は出力回路、そして７はチャブイネー
ブル・ノ々ツファである。

第１図のＦＲＯＭ装置において、メモリ情報は各メモリ
セルＭＣのダイオードＤのＰＮ接合が短絡されているか
否かによって記憶される。このような記憶情報を読出す
場合には、アドレスバッファ２に所定のメモリセルＭＣ
を選択するためのアドレス信号ＡＯ、ＡＩ　、・・・、
Ａｎを入力する。該アドレス信号はアドレスバッファ２
を介して例えば上位ビットがフードアドレス信号として
デコーダドライバ３に印加され、下位ビットがビットア
ドレス信号としてマルチプレクサ５に印加される。

デコーダドライノ々３は入力されたワードアドレス信号
に対応するワード線ＷＬ即ち選択ワード線を低レベルに
する。マルチプレクサ５は入力されたビットアドレス信
号に対応するビット線即ち選択ビット線ＢＬを出力回路
６に接続する。出力回路６はチ、プイネーブルパ、ノア
を介して印加されるチャシイネーブル信号ＣＦによって
制御され、読出しの場合には該チップイネーゾル信号Ｃ
Ｅが高レベルとなることによシ活性化される。選択され
たメモリセルＭＣのダイオードＤのＰＮ接合が破壊され
ている場合、即ち短絡されている場合はビット線ＢＵの
電位は該ダイオードＤおよび導通したトランジスタＱに
よって低レベルに引下げられ、例えば情報「１」の読出
しが行なわれる。これに対して選択されたメモリセルＭ
ＣのダイオードＤのＰＮ接合が破壊されていない場合は
、ビット線ＢＬの電位が高レベルとなカ例えば情報「０
」が読出される。即ち、読出しの場合にはピット細りに
は例えば抵抗等を介して通常の電源電圧例えば５ｖが供
給されておシ、該ビット線ＢＬの電位はダイオードＤの
ＰＮ接合が短絡されている場合には低レベルとなシ、該
ＰＮ接合が破壊されていない場合には高しプルとなるた
めこのようなビット線の電位変化を出力回路６を介して
出力端子Ｔ１ないしＴ４から取シ出すことができる。な
お、第１図において出力端子がＴ１ないしＴ４の４個設
けられているのは、１つのアドレス信号ＡＯ。

Ａｌ、・・・ｓ　Ａ　ｎによって指定されるワードが４
ビツトからなり、１つのアドレス指定によって１ワード
を構成する４ビツト分の出力データが同時に取り出され
るように構成されているためである。

第１図のＦＲＯＭ装置において、情報の書込みを行なう
場合には、チップイネーブル端子に書込状態制御電圧（
ＰＶｃｉ：）を印加し、書込可能状態にしておいてから
アドレス信号ＡＯ、ＡＩ　、・・・ｒ　Ａ　ｎによって
ワード線ＷＬを選択してこれを低レベルとするとともに
、出力回路６を非活性化して出力端子ＴＩないしＴ４か
ら切り離す。この状態で出力端子Ｔ１ないしＴ４の内、
情報「１」を書込むビットに対応する出力端子に書込電
流を印加する。

この書込電流はプログラム回路４を介して対応するビッ
ト線に印加される。この場合、選択されたワード線ＷＬ
は低レベルになっておりトランジスタＱは導通状態とな
っているため、ビット線ＢＬからダイオードＤに書込電
流が印加されて該ダイオードＤのＰＮ接合が破壊されて
書込電流がビット線ＢＬ　、ダイオードＤおよびトラン
ジスタＱを介してデコーダ・ドライバの出力トランジス
タとグランドに流れる。このようにして、選択メモリセ
ルへの情報の書込みが行なわれる。

第２図は、第１図のＦＲＯＭ装置に用いられているメモ
リセルの構造を示す断面図である。同図は、共通のビッ
ト線ＢＬに接続されかつ互いに隣接するワード線ＷＬ　
１およびＷＬ　２に接続された隣接する２つのメモリセ
ルＭＣＩ、ＭＣ２を示している。同図において、８はＰ
ｍ半導体基板、９はＮ型エピタキシャル層、１０はアイ
ソレーション領域、１１はワード線ＷＬ　１またはＷＩ
、　２に接続されたＮ＋型埋込層、１２はＰ型拡散層、
１３はＮ型拡散層、１４はＮ型拡散層１３に接続された
導電層、１５はＮ＋型埋込層１１に接続された導電層、
そして１６は絶縁膜である。また、第２図の構造におい
ては、Ｐ型拡散層１２とＮ型拡散層１３とによってメモ
リセルのダイオードＤが構成され、Ｐ型拡散層１２とＮ
型エピタキシャル層９およびＮ＋型埋込層１１とｐｍ基
板８によってメモリセルの縦型ＰＮＰ　）ランジスタが
構成されている。従って、前述のメモリセルへの情報の
書込みはＰ型拡散層１２とＮ型拡散層１３との間のＰＮ
接合を破壊することによって即ち短絡することによって
行なわれる。

第３図は、第２図の構造においてワード＃ＪＷＬ１に接
続されたメモリセルＭｅ　１に書込みが行なわれ、Ｐ型
拡散層１２とＮ型拡散層１３との間のＰＮ接合が短絡さ
れている状態における等価回路を示す。同図において、
抵抗Ｒ１はメモリセルＭＣ１の短絡されたＰＮ接合部を
示し、トランジスタＱ１はメモリセルＭＣ１のＰＮＰ　
）ランジスタを示し、抵抗Ｒ２はＰ型基板８の厚み方向
の抵抗分を示す。

ダイオードＤ２およびトランジスタＱ２はメモリセルＭ
Ｃ２のそれぞれＰＮ接合およびＰＮＰ　）ランジスタを
示し、抵抗Ｒ３は基板８の厚み方向の抵抗分を示す。ト
ランジスタＱ３はＮ型エピタキシャル層９、Ｐ型基板８
およびＮ型エピタキシャル層９′によって構成されるＮ
ＰＮ型トランジスＩ’ヲ示す。また、トランジスタＱ４
およびＱ５はそれぞれワード線ＷＬ　１およびＷＬ２に
接続されたデコーダドライバの出力トランジスタを示す
。

第３図の回路において、メモリセルＭＣ２に新たに情報
を書込む場合は、ワード線ＷＬ　２を低レベルにするた
めにトランジスタＱ５がオンとされ、ビット線ＢＬに書
込電流が印加される。この場合、もし隣接する書込み済
みメモリセルＭＣ１のワード線ＷＬ　１の電圧が充分高
くない場合（ビット線ＢＬの書込み時の電圧以上でない
場合）はトランジスタＱ１がオンとなシ、トランジスタ
Ｑ１のコレクタ即ちトラン・ゾスタＱ３のペースの電圧
が引上げられてトランジスタＱ３もオンとなる。従って
、ビット線ＢＬから抵抗Ｒ１、トランジスタＱ１、トラ
ンジスタＱ３およびオンとされたデコーダドライバの出
力トランジスタＱ５を介して書込電流がリークし、目的
のメモリセルＭＣ２に情報を書込むことが不可能となる
。

従来、上述のような書込電流の隣接メモリセル　　　゛
へのリークを防止するため、第４図に示すようにワード
アドレス用のデコーダドライバの出力トランジスタＱ６
のコレクタは負荷回路を構成する抵抗Ｒ４およびダイオ
ードＤ３を介して例えば２０Ｖの書込状態制御用高電圧
ＰＶｊ、に接続されていた。

これにより、非選択ワード線に接続されたデコーダドラ
イバの出力トランジスタＱ６はすべてオフとなるから非
選択ワード線の電位はほぼ書込状態制御用高電圧ＰＶ（
１！　Ｆ、まで引上げられ、書込電流印加によるビット
線の電位上昇よυ高電位になシ従□って非選択メモリセ
ルのＰＮＰ　）ランジスタがオンとなることはないから
前述のような書込電流のリークが防止される。

しかしながら前述の従来形においては、デコーダドライ
バの出力トランジスタは書込電流以外にＰｖｏより抵抗
とダイオードを通して書込電流の１５ｑｂ〜２０チはど
の余分な電流が流れていたため、その分だけ大型のもの
が必要となシ、トランジスタのサイズが大きくなってメ
モリ装置の集積度が低下するとともに、このような出力
トランジスタを駆動する前段のアドレスバッファ回路に
も大聖のトランジスタを使用する必要が生じメモリ装置
の集積度をさらに低下させかつ動作速度が遅くなるとい
う不都合があった。

第５図は、本発明の１実施例に係るＦＲＯＭ装置の回路
を部分的に示す。同図において、１７はワード線用のデ
ルアップ選択回路、１８．１９．２０はそれぞれメモリ
マトリ、クス、プログラム回路、およびマルチプレクサ
であって第１図のＦＲＯＭ装置における１、４．５にそ
れぞれ対応する。２１はワード線用のデコーダドライバ
であり、２２はワードアドレス信号の内の最下位ビット
の信号ＡＯに対応するアドレスバッファである。メモリ
マトリックス１８は複数のワード線ＷＬ１．ＷＬ２゜Ｗ
Ｌ３．ＷＬ４．・・・および複数のビット線ＢＬ　１゜
ＢＬ　２　、　ＢＬ　３　、・・・の各交点に配置され
た複数のメモリセルを有し、各メモリセルは第１図のＦ
ＲＯＭ装置と同様に１個のダイオードおよび１個のＰＮ
Ｐトランジスタで構成されている。また、これらの各メ
モリセルの内、書込まれたメモリセルはダイオードが短
絡されておシ従ってダイオードの代シに抵抗で示されて
いる。デコーダドライバ２１は各ワード線に接続された
ナンドケ”−トＮＧＩ。

ＮＧ　２　、　ＮＧ　３　、・・・を具備し、各ナント
ゲートの出力トランジスタ例えばＧ７のコレクタは各ワ
ード線に接続されるとともに、負荷抵抗Ｒ５およびダイ
オードＤ４を介して、ＰＲＯＭ装置の例えば７ｖの主電
源Ｖｃｃに接続されている。アドレス信号ＡＯに対応す
るアドレスバッファ２２は、２個のイン／々−タＩＶ　
１およびＩＶ　２を具備する。非選択ワード線ゾルアッ
プ回路１７は、分数番目のワードＭＷＬ　１　、ＷＬ　
３　、・・・の電位をプルアップするゾルアップ回路Ｐ
ＵＩ、偶数番目のワード線ＷＬ２゜ＷＬ　４　、・・・
の電位をプルアップするプルアップ回路ＰＵ　２および
アドレス信号ＡＯを反転する２個のインバータＩＶ　３
およびＩＶ　４を具備する。プルアップ回路ＰＵ　１は
ＰＮＰ　）ランジスタＱ８゜ＮＰＮ　ｌ−ランジスタＱ
９．ツェナーダイオードＤ６、および抵抗Ｒ６、Ｒ７、
Ｒ８を具備する。また、ゾルアップ回路ＰＵ　２はＰＮ
ＰトランジスタＱＩＯ１ＮＰＮ　トランジスタＱｌｌ、
ツェナーダイオードＤ８、および抵棺Ｒ９，Ｒ１０，Ｒ
１１を具備する。プルアップ回路ＰＵ　１の出力即ちト
ランジスタＱ９のエミッタはダイオードＤ９を介してに
数番目のワード線ＷＬＩ、ＷＬ３．・・・に接続された
デコーダ）之うイパ２１の各出力トランジスタＱ７等の
負荷回路のダイオードと抵抗の接続点に接続されている
。またプルアップ回路ＰＵ　２の出力即ちＮＰＮトラン
ジスタＱｌｌのエミッタは夕６イオードＤＩＯを介して
同様に偶数番目のワード線ＷＬ　２．ＷＬ　４゜・・・
に接続されたデコーダドライバの出力トランジスタの負
荷を構成するダイオードと抵抗との接続点に接続されて
いる。

第５図において、例えばワード線ＷＬ　４とビット線Ｂ
Ｌ　２との間に接続されたメモリセルＭＣ４２に書込み
を行なう場合には、ワードアドレス信号の最下位ビット
信号ＡＯを高レベルにしかつ他のビット信号もそれぞれ
所定のレベルにセットすることによシ、デコーダドライ
バ２１のナンドデ＝）ＮＧ４の出力トランジスタをオン
としワード線ＷＬ　４の電位を低レベルとする。ここで
プログラム回路１９からビット線ＢＬ　２に書込用高電
圧を印加してプログラム電流ＩＰを流すとメモリセルＭ
Ｃ４２のダイオードを短絡して書込みが行なわれ、該プ
ログラム電流ＩＰは短絡されたダイオードよりＰＮＰ　
）ランジスタのエミッタペース接合を介してワード線Ｗ
Ｌ　４に流れ込み、デコーダドライバ２１のナンドｅ−
）ＮＧ４の出力トランジスタを通ってグランドに吸収さ
れる。この場合、ワード線ＷＬ　４に隣接するワード線
ＷＬ　３およびＷＬ　５を含む全数番目のワード線は非
選択ワード線プルアップ回路１７−１の働きによりすべ
て書込状態制御用高電圧ＰｖｏＦ、に近い高電圧に引上
げられているため、書込電流■ｐが隣接の書込済メモリ
セルＭＣ３２等を介してリークすることはなく正常な書
込みが行なわれる。

部ち、ゾルアッ７″選択回路１７において、アドレス信
号ＡＯを高レベルにするとインバータＩＶ３の出力が低
レベルになるとともにインバータＩＶ４の出力が高レベ
ルになる。ここで書込状態制御用高圧ＰｖｃＦ、を印加
するとゾルアップ回路のトランジスタＱ８がオンし、且
つインバータＩＶ　４の出力が高レベルとなることによ
り、トランジスタＱ９がオンする。また、プルアップ回
路ＰＵ　２においてはトランジスタＱＩＯのペース電圧
Ｖｃｃがエミッタ電圧ＰｖｃＥ　よりも低いので該トラ
ンジスタＱＩＯはオンとなるが、インバータＩＶ　３の
出力が低レベルであるためトランジスタＱｌｌはオフと
なる。従って、ゾルアップ回路ＰＵ　１の出力端子ＯＰ
　１の電圧はほぼ書込状態制御用電圧ＰＶ。

に等しくなシ、この電圧は書込電流によるビット線の電
位上昇より高い。この電圧がダイオ−）”Ｄ９を介して
奇数番目のワード線に接続されたデコーダドライバの各
ナンドｆ−）の出力トランジスタの負荷抵抗を介して各
ワード線ＷＬＩ、ＷＬ３゜ＷＬ　５　、・・・Ｋ印加さ
れる。この時、負荷抵抗と主電源Ｖｃａとの間に接続さ
れたダイオードＤ４等はカットオフしている。一方、プ
ルアップ回路ＰＵ２のトランジスタＱｌｌはオフとなっ
ているから出力端子ＯＰ　２は７０−ティング状態とな
り、従って偶数番目のワード線ＷＬ２．ＷＬ４．・・・
の内の非選択ワード線例えばＷＬ　２には主電源Ｖｃｃ
が印加される。また選択ワード線ＷＬ　４は前述のとお
り低レベルとなる。従って、選択ワード線ＷＬ　４に隣
接するワード線ＷＬ３．ＷＬ５等は書込電流印加による
ビット線の電位上昇よυ高い電圧レベルとされるからプ
ログラム電流ＩＰの隣接セルへのリークが防止される。

なお、第５図の回路においてアドレス信号ＡＯを反転す
るインバータＩＶ　１　、　ＩＶ　２とＩＶ３゜ＩＶ　
４とは共用することも可能であるが、非選択ワード線プ
ルアップ回路１７−１におけるイン・々−タＩＶ　３に
はトランジスタＱ１０から電流が流れ込むため各インパ
ークの出力素子として大型のものを使用する必要が生じ
、従って読出し時等の動作速度が遅くなる恐れがある。

従って、アドレスバッファ２２のインバータＩＶ　１お
よびＩＶ　２とプルアップ選択回路１７のインバータＩ
Ｖ　３およびＩＶ　４とは第５図に示されるように別々
のインバータを並列的に使用することが望ましい。ある
いは、第６図に示されるように、各インバータＩＶ　１
ないしＩＶ　４を縦続的に接続し、前２段のインバータ
ＩＶ　１およびＩＶ　２をアドレスバッフア用としてデ
コーダドライノ々に接続し、後段の２つのインバータＩ
Ｖ　３およびＩＶ　４をプルアップ回路１７に接続する
こともできる。この場合はアドレスバッファ用のインバ
ータＩｖ１およヒエｖ２の出力素子を小型化できるので
メモリ装置の集積度を向上させることができるとともに
動作速度を早くすることができる。

第７図は本発明の他の実施例回路を示す。本実施例が第
５図実施例と相違する点は、基本的には、非選択ワード
線プルアップ回路１７′を複数のアドレス信号でもって
動作させるようにしである点である。そのだめアドレス
バッファ２は、各アドレス入力に対して第６図の如きイ
ンバータ縦続接続回路を設けて、プルアップ回路１７′
へ各アドレス信号の真補出力を与えるようにしである。

プルアップ回路１７′は、これらアドレス信号を受は非
選択ワード線に対し出力端子ＯＰ　１〜ＯＰ　ｍを介し
て高電圧を与える。アドレス信号ＡＯ−Ａｎ全てを用い
てプルアップ回路１７′を動作させる場合、ｍ＝２４・
個の出力端子ＯＰ　１〜ＯＰ　ｍを設け、そのうちの選
択ワード線に接続された１つを除く他のすべてにゾルア
ラ！高電圧を印加するよう、プルアップ回路１７′には
デコード機能を内蔵させる必要がある。そのためには、
第５図に示すプルアップ回路１７中のインバータＩＶ３
．ＩＶ４の代わシにデコーダドライバ３におけるのと同
様のＮＡＮＤｒ−トを設けた構成とすればよい。この場
合は全ての非選択ワード線が高電圧にプルアップされる
ので、第５図実施例のよう々ワード線配列についての配
慮は不必要になる。第７図の実施例では、非選択ワード
線ゾルアップ回路１７’の回路構成がやや複雑になるこ
とから、第５図実施例のような集積度向上の効果は期待
できないが、動作速度向上の効果は得られる。即ち、デ
コーダドライバ回路の出力トランジスタは書込み電流を
流すのに必要十分な最小限の大きさでよく、従来形のよ
うに非選択ワード線に高電圧を与える機能を兼備させな
くて済むので、よシ小型のものとすることができる。従
って後の読出し動作時においては不必要に大きなトラン
ジスタを駆動することがなく動作速度は従来形より向上
する。

上述においては、接合破壊型のメモリセルについて説明
したが、本発明はこれに限らず例えばヒユーズ型のメモ
リセルの場合にも同じ効果を得ることができる。第８図
は、ヒユーズ型メモリセルの構造を示す。同図において
、２３はＰ型半導体基板、２４．２４’はＮ型エピタキ
シャル層、２５はアイソレーション領域、２６．２６’
はＮ＋型埋込層、２７．２７’はＰ散拡散層、２８．２
８’。

２９．２９’は導電層、３０および３０′はヒユーズ、
そして３１は絶縁層である。

第８図は、共通のビット線ＢＬと隣接するワード線ＷＬ
　１およびＷＬ　２とに接続された２個のメモリセルＭ
ＣＩおよびＭＣ２の構造を示しているが、各メモリセル
はヒユーズと１個のＰＮＰ　トランジスタとによって構
成されている。このようなメモリセルに情報を書込む場
合には、前述の実施例と同様に書込状態制御用高電圧を
例えばＣＦに印加しビット線ＢＬに書込電流を印加しか
つワード線を低レベルにすることによって前記ヒユーズ
を溶断することによって行なわれる。

第９図は、第８図の構造の等価回路を示す。同図におい
てトランジスタＱＩ２はＰ型拡散層２７、Ｎ型エピタキ
シャル層２４およびＮ　型埋込層２６、およびＰ型基板
２３によって構成されるものであり、ＰＮＰ　）ランジ
スタＱ１３もＰ型拡散層２７′、Ｎ型エピタキシャル層
２４′およびＮ　型埋込層２６′、およびＰ型基板２３
によって構成されるものである。抵抗Ｒ１２およびＲ１
３はそれぞれヒユーズ３０および３０′を示し、抵抗Ｒ
１４およびＲ１５はＰ型基板２３の厚さ方向の抵抗分を
示している。

まだ、ＮＰＮトランジスタＱ１４はＮ型エピタキシャル
層２４および２４′とＰ型基板２３によって構成ぼれる
ものである。

第９図の回路図に示されるように、ヒユーズ型メモリセ
ルの場合も、例えばメモリセルＭＣ１に書込みを行なう
ときに隣接するメモリセルＭＣ２が未書込セルである場
合にプログラム電流がリークする。即ちこの場合は、ビ
ット線ＢＬに書込電流が印加されるとともに、ワード線
ＷＬ　１は低レベルに引下げられる。もしワード線ＷＬ
２が書込状態制御用高電圧によシ、書込電流印加による
ビット線の電位上昇以上壕でゾルアップされておらなけ
れば、トランジスタＱＩ３従ってＱ１４がオンとなシビ
ット線ＢＬから同図実線矢印で示すようなリーク電流Ｉ
Ｒが流れる。なお、プログラム電流ＩＰは同図の点線矢
印で示されるようにオンとなったトランジスタＱ１２か
らワード線ＷＬ　１を介してデコーダドライバ等に流れ
る。従って、ヒーーズ型メモリセルの場合にも選択され
たワード線に隣接するワード線を書込状態制御用高電圧
程度にグルアップする必要があるが、本発明に係る非選
択ワード線プルアップ回路を用いることにより効果的に
プログラム電流のリークを防止することができる。

（７）発明の効果 即ち、本発明によれば、書込時にある端子（例えばＣＥ
端子）に書込状態制御用高電圧（Ｐｖ′ｃｇ）を印加し
、書込可能状態としビット線に書込電流を印加しかつワ
ード線を低レベルにすることによってデータの書込みを
行なうＦＲＯＭ装置において、選択ワード線に隣接する
ワード線の電位を効率的に書込状態制御用高電圧によシ
、書込電流印加によるビット線の電位上昇より高くレベ
ルにプルアップすることが可能であり、またデコーダド
ライバの出力回路の電源電圧としては書込状態制御用高
電圧を使用せず通常の低電圧の主電源を使用するためデ
コーダドライバの出力トランジスタの吸収電流はほぼ書
込電流程度の大きさとなシ、従ってデコーダドライバの
出力トランジスタを小型化してメモリ装置の集積度を向
上させることができる。また、本発明によればアドレス
バッファを構成するインバータの出力素子の小型化を図
ることができるので、メモリ装置の集積度をさらに向上
させることができるとともに、動作速度を速めることが
可能となる。

【図面の簡単な説明】

第１図は、一般的なＦＲＯＭ　＠置の構成を示すブロッ
ク回路図、 第２図は、接合破壊型のメモリセルの構造を示す断面図
、 第３図は、第２図の構造の等価回路を示す電気回路図、 第４図は、従来形のデコーダドライバ付近の構成を示す
電気回路図、 第５図は、本発明の１実施例に係るＦＲＯＭ装置の構成
を示すプロ、り回路図、 第６図は、本発明の他の実施例に係るＦＲＯＭ装置に用
いられるインバータ回路の構成を示すプロ、り回路図、 第７図は本発明の他の実施例に係るＦＲＯＭ装置の構成
を示すプロ、り回路図、 第８図は、ヒーーズ型メモリセルの構造を示す断面図、
そして 第９図は、第８図の構造の等価回路を示す電気回路図で
ある。 １：メモリマトリックス、２ニアドレスバツフア、３：
デコーダドライバ、４：ゾログラム回路、５：マルチプ
レクサ、６：出力回路、７：チップイネーブルバッファ
、８：Ｐ型半導体基板、９゜９’：Ｎｌエピタキシャル
層、１０ニアインレージ曹ン領域、１１．１１’：Ｎ＋
型埋込層、１２．１２’二Ｐ型拡散層、１３．１３’：
Ｎ型拡散層、１４′。 １４’、　１５　、１５’：導電層、１６：絶縁層、１
７゜１７′：非選択ワード線ゾルアップ回路、１８：メ
モリマトリックス、１９ニブログラム回路、２０：マル
チプレクサ、２２：デコーダドライバ、２２ニアドレス
バツフア、２３：Ｐｇ半導体基板、２４゜２４’　二Ｎ
型エピタキシャル層、２５ニアイソレージ四ン領域、２
６，２６’：Ｎ＋型埋込層、２７，２７’：Ｐ型拡散層
、２８　、２８’、　２９　、２９’：導電層、３０．
３０’：ヒユーズ、３１：絶縁層、Ｑｌ、・・・Ｇ１４
：）ランジスタ、Ｒ１，・・・、Ｒ１５：抵抗、Ｄ２．
・・・、ＤＩＯ：ダイオード、ＩＶＩ　、ＩＶ２　。 ＩＶ３　、ＩＶ４　　：　（：ｙパ−タ、ＮＧＩ　、Ｎ
Ｇ２、−：ナンドダート、ＷＬ、ＷＬＩ、ＷＬ２．・・
・：　ワード線、ＢＬ、ＢＬＩ、ＢＬ２．・・・ごビッ
ト線。 第１瑠 ７１　　Ｔ２　　Ｔ３　　Ｔ４ ’４ｔ　　　２　　　ｍ　　　ＷＬｌ　　　　　　　　
　　　　　　　　　　　　　ＷＬ２第５０ ７ 第６０ 第７図 第８櫻 第′１面 １

Claims (1)

1. 【特許請求の範囲】 １、　ワード線とピット線との間に接続されたメモリー
   セルを具備し、書込み時には、被書込みメモリーセルに
   接続しているワード線とビット線を選択して、該ワード
   線を低レベルにし、該ビット線に書込み電流を印加する
   ことによシ、該メモリーセルに情報の書込みを行なうプ
   ログラマゾル・リードオンリー・メモリ装置であって、
   ワード線選択用アドレス信号によυ動作され且つ選択さ
   れたビット線への書込み時の印加電圧以上の高電圧を非
   選択ワード線に印加する非選択ワード線プルアップ回路
   を備えたことを特徴とするプログラマブル・リードオン
   リー・メモリ装置。 ２、前記非選択ワード線シルア、デ回路は、ワード線選
   択用アドレス信号群のうち、１つのアドレス入力により
   発生するアドレス信号のみによ）動作し、かつワード線
   の配列は、非選択ワード線プルアップ回路によって印加
   される高電圧が１つのワード線おきに印加されるような
   配列を持つことを特徴とする特許請求の範囲第１項に記
   載のプログラマブル・リードオンリー・メモリ装置。 ３、前記１つのアドレス入力は最下位アドレス入力とす
   ることを特徴とする特許請求の範囲第２項に記載のプロ
   グラマブル・リードオンリ・メモリ装置。