JPS6137717B2 - - Google Patents

Description

【発明の詳細な説明】 (1) 発明の技術分野 本発明は半導体記憶装置の制御回路、特に
PROM（programmable ROM）に応用して好適
な制御回路に関する。

(2) 技術の背景 半導体記憶装置（以下単にメモリとも称す）に
は種々の形式のものが実用に供されているが本発
明はこのうち主としてPROMについて言及する。
PROMは通常電源電圧Vccを供給してピツト選
択、ワード選択、読出し等の動作を行うが、その
書込み時には電源電圧Vccを遥かに超えるプログ
ラム制御電圧Vp（例えば20V）を必要とする。

ところでこのようなPROMは普通ワンチツプで
パツケージに組まれるためその入出力ピン数は所
定の本数に制限される。このため、ある１つのピ
ンが２つ又はそれ以上の入出力信号の端子として
共用されることがしばしばある。この場合、同一
のレベルを有する入出力信号の共用はそれ程問題
はないが、１つのピンが前述のプログラム制御電
圧Vpと通常の入力制御信号Sc（電圧Vss）の入
力端子として兼用される場合には、当該ピンの後
段につながるプログラム回路を駆動する定電流回
路に誤動作を生じさせないように、いわゆる切替
回路を設ける必要がある。すなわち、プログラム
制御電圧Vpが印加されるときのみ択一的に該後
段の回路に所望のプログラム制御電圧Vpを与え
るようにし、それ以外のときは、入力制御信号
Scを該後段の回路に与えないようにする。本発
明は具体的にはこのような切替回路について述べ
るものである。

(3) 従来技術と問題点 叙上のとおり本発明は切替回路について述べる
ものであるが、該切替回路のPROMにおける位置
付けを予め明らかにする。

第１図は一般的な接合短絡型PROMの回路構成
を示す回路図である。本図において、１１はビツ
ト線、１２はワード線、１３はこれらビツト線と
ワード線の各交点毎に設けられるメモリセルであ
り、書込み後消去不可能なメモリセルである。所
望のメモリセル１３を選択するには、対応する１
つのビツト線をビツトデコーダ１４―２によつて
選択すると共に対応する１つのワード線をワード
デコーダ１５によつて選択する。これらデコーダ
にはそれぞれビツトアドレスADbとワードアド
レスADwが与えられる。ビツトデコーダ１４―
２はデータの読出しモードに用いられ、各ビツト
線に係るデータを、ORゲート１６を通して、出
力バツフア１７を介し入出力端子１８より読み出
す。

上記構成は読出しモードに関連するものであ
り、各動作は電源電圧Vccを駆動源としてなされ
る。一方、書込みモードは次のとおりである。ビ
ツドアドレスADbを入力としてビツトデコーダ
１４―１を介し、書込みすべき１つのプログラム
回路２１を選択する。選択された１つのプログラ
ム回路２１には、入出力端子１８より、例えば
120mAというプログラム電流が流入し、当該ビ
ツト線１１に流出する。このとき、読出し系に影
響がないようにシヨツトキー・バリヤ・ダイオー
ド２２が挿入される。

前記プログラム回路２１についてみると、これ
はダーリントン接続構造となつており、前記の
120mAというプログラム電流が流れる。このと
き該ダーリントン回路の初段トランジスタにはベ
ース電流を供給しなければならないので、いわゆ
る定電流回路２３が設けられる。これは、書込み
モード時にのみ、すなわち制御端子２５にプログ
ラム制御電圧Vp（約20V）が印加されて初めて
能動状態になる。この場合、書込みモード時にの
み定電流回路２３等が、制御端子２５より見える
ように、且つこれ以外のモード時にはこれらがあ
たかも存在しないように見せかけるため切替回路
２４が置かれる。既述の如く、制御端子２５は書
込みモード時におけるプログラム制御電圧Vpと
読出しモード時における、入力制御信号Scとを
択一的に受信できるように共用になつている。な
お、この入力制御信号Scは例えばチツプイネー
ブル回路CEを通し、出力バツフア１７を能動状
態にするための信号である。ただし、これに限ら
ない。

かくの如く、制御端子２５にはプログラム制御
電圧Vp又は入力制御信号Scが択一的に印加され
るが、該入力制御信号Scの印加時には、該入力
信号Scにとつて定電流回路２３等は見えず、プ
ログラム電圧Vpの印加時にのみこれらが見える
ようにする。そのための回路が上述の切替回路２
４である。該回路２４はダイオード３１とシヨツ
トキー・バリヤ・ダイオード３２とからなり、入
力制御信号Scの印加時には、寄生容量３３がダ
イオード３２を介して電源電圧Vccまで充電され
ており、ダイオード３１は通常Vccより低いレベ
ルの信号Scに対しては完全にカツトオフしてい
る。従つて該信号Scから見えるのはダイオード
３１のジヤンクシヨン容量３４のみである。

いよいよ従来技術の本論に入ると、上述のとお
り、読出しモードでは、ライン３５は約電圧レベ
ルVccに充電されている。ところが、この電圧レ
ベルVccの存在により、読出しモードにおいてオ
ンしてはならない、定電流回路２３内のトランジ
スタ３６をオンにしてしまうことがあり、これが
問題である。この読出しモードでは例えばツエナ
ー電圧6Vのツエナーダイオード３７により、該
トランジスタ３６は本来オフのままであり、プロ
グラム回路２１を誤つて駆動するようなことはな
い筈である。

然し現実には、そのトランジスタ３６が読出し
モード時にオンしてしまうことがある。これは該
トランジスタ３６（ラテラルPNP構造をなす）の
ベース領域上方にある絶縁膜中にもともと含まれ
ている不純物若しくは外部から侵入する不純物
（＋イオン）の存在により該ベース領域表面がＰ
形に反転してしまうことがあるからである。この
とき絶縁膜の上側に＋イオンその下側に−イオン
が帯電し、この−イオンに引き寄せられてＰ形の
チヤネルを形成するものと考えられている。な
お、トランジスタ３６がラテラルPNP構造をなす
のは、定電流回路２３を構成する上で簡単である
からである。

この結果、前記Ｐ形のチヤネルの形成によつて
見かけ上トランジスタ３６はオンとなつてしま
う。この見かけ上のチヤンネルは図中の点線３
６′で表わされており、通常、この現象をチヤネ
ル性のリークと称している。このチヤンネル性の
リークを排除するために、従来は、ラテラルPNP
構造のトランジスタ３６に対し、そのベース領域
上の前記の絶縁膜をエミツタ電極で覆うというこ
とが行われている。このエミツタ電極は第１図に
示すとおり、読出しモード時は電源電圧Vccに保
持されているから、前記の−イオンは絶縁膜の上
側に引き寄せられ逆にその下側に＋イオンが帯電
することになり、この＋イオンによつて前記チヤ
ネルはＮ形のチヤネルとなり、不要なチヤネル性
リークの形成を排除する。然しながら、このよう
な手法では、既述のようにベース領域上方の絶縁
膜をエミツタ電極で十分に覆わなければならない
ことから、隣接コレクタ電極もベース領域から十
分遠去かつたところに置かれることになる。エミ
ツタ電極と該隣接コレクタ電極の接触を防止する
ためである。このことから、トランジスタ３６の
占有スペースはかなり大となる。いずれにして
も、上記問題の解決するために、占有スペースの
大きいトランジスタ３６を用いなければならず、
そしてこのトランジスタ３６はビツト線毎に対応
して多数配列されるものであるため、PROMの高
集積化を阻害しているというのが、従来技術にお
ける欠点となつている。

(4) 発明の目的 本発明は上記欠点を解消することのできる半導
体記憶装置における切替回路を提案することを目
的とするものである。

(5) 発明の構成 上記目的に従い本発明は、機能的には第１図の
切替回路２４と全く同じでありながら読出しモー
ド時ではライン３５に電源電圧Vccが印加されな
いように、つまり前記チヤネル性のリークがあつ
たとしてもトランジスタ３６を絶対にオンさせる
ことのない切替回路としたことを特徴とするもの
である。

(6) 発明の実施例 第２図は本発明に係る切替回路の原理構成を示
す図である。本図において、４４が本発明に係る
切替回路であり、第１図の切替回路２４に対応す
る。その他２５，２３および３５はそれぞれ既述
の制御端子、定電流回路およびラインである。切
替回路４４はスイツチ素子４１を含んでなり、電
源電圧Vccはスイツチ４１の前段に印加されてい
る。このため、スイツチ素子４１がオフである限
り、第１図のトランジスタ３６に電源圧Vccが印
加されることはなく、前記のチヤネル性リークが
生ずる状態に置かれたとしても第１図のプログラ
ム回路２１にベース電流が供給されるという事態
は発生し得ない。このスイツチ素子４１のオン・
オフ駆動を行うのは回路４２であり、回路４２は
電圧検出素子４３によつて制御される。制御端子
２５へ印加される信号が通常の入力制御信号Sc
であれば、回路４２はスイツチ素子４１をオフす
るように働きかける。逆に、制御端子２５へプロ
グラム制御電圧Vpが印加されるときはその電圧
レベル（20V）を検出し、スイツチ素子４１をオ
ンするように働きかけ、定電流回路２３を能動状
態にしてプログラム回路２１を動作させる。

第３図は第２図の原理構成を具体化した一実施
例およびその周辺回路を示す回路図である。本図
において、切替回路４４は図示の構成をなし、第
２図のスイツチ素子４１は出力側トランジスタ５
２に対応し、電圧検出素子を含め全体としてサイ
リスタ構成をなす。ただし、これらトランジスタ
の組合せ上結果的にサイリスタ構成をなしたので
あつて、単に第２図のスイツチ素子４１をサイリ
スタで置換えたのとは異なる。又、ここにサイリ
スタを置かなければならない必然性も無い。前記
電圧検出素子４３（第２図）はツエナーダイオー
ド３７からなる。このツエナーダイオード３７は
既に第１図の定電流回路２３中に設けられていた
ものを、切替回路側へ移設したものであり、例え
ば6Vのツエナー電圧を有する。従つて第３図中
の定電流回路２３′内には第１図の同回路２３中
に示すツエナーダイオードが設けられていない。

第３図において、トランジスタ５１および５２
がオンするためには、先ずトランジスタ５１がオ
ンしなければならない。トランジスタ５１がオン
するためには、制御端子２５からトランジスタ５
１のエミツタならびにベース、さらにツエナーダ
イオード３７を経由して流れるトリガー電流が必
要である。然しながら、読出しモード時の入力制
御信号Scはそのツエナーダイオード３７のツエ
ナー領域に至る程の電圧レベルしか有しておら
ず、トランジスタ５１をオンにすることができな
い。従つてトランジスタ５２もオフのままであ
る。このような状態下では、制御端子２５から見
えるのはトランジスタ５１のエミツターベース間
の容量３４′のみであり、しかもその他端はシヨ
ツトキー・バリヤ・ダイオード３２を介して電源
電圧Vccに保持されている。これは、第１図にお
いて同様のモード下で、ジヤンクシヨン容量３４
しか見えずしかもその他端がシヨツトキー・バリ
ヤ・ダイオード３２を介して電源電圧Vccに保持
されているのと全く等価である。然し、その電源
電圧Vccは、第１図においてそのまま定電流回路
２３にまで印加されてしまい、前記チヤネル性の
リークによつてトランジスタ３６を誤つてオンに
してしまうことがあつた。ところが、第３図の回
路によれば、その電源電圧Vccが、トランジスタ
５２（今、オフになつている）によつてしや断さ
れ、定電流回路２３′にまでには及ばず、ライン
３５は接地レベルに保される。従つて、トランジ
スタ３６を、該チヤネル性のリークによつて誤つ
てオンにすることはあり得ない。また制御端子２
５に接続されたラテラルPNPトランジスタ５１は
１個のみであるので、エミツタ電極を大とする等
チヤネル性リーク対策を十分に施したものでも、
全体の集積密度に与える影響は小さく、問題には
ならない。

一方、書込みモード時には、高いプログラム電
圧Vpが制御端子２５に印加されるから、トラン
ジスタ５１のエミツターベースならびにタイオー
ド３７を通してトリガー電流が流れ、該トランジ
スタ５１をオンにする。これと共にトランジスタ
５２にベース電流が供給されこれをオンにする。
一旦、トランジスタ５１および５２がオンすれ
ば、そのようなトリガー電流なしに、そのオン状
態を維持する。ただし、プログラム電圧Vpが消
滅すれば元のオフ状態に遷移してしまう。

トランジスタ５２がオンすれば、既述の寄生容
量３３を充電すると共に、定電流回路２３′を能
動状態にし、プログラム回路２１を動作状態にす
ることによつて入出力端子１８からプログラム電
流をメモリセルに供給することが可能となりデー
タの書込みを行うことができる。

かくの如く、チヤネル性のリークの形成の有無
を全く気にする必要がないから、ラテラルPNP構
造のトランジスタ３６に対し既述したような対策
（そのチヤネル部分に相当する絶対膜をそのエミ
ツタ電極で覆うこと）は全く不要となる。従つて
該トランジスタ３６の占有スペースが大となると
いう既述の欠点は解消されることになる。

(7) 発明の効果 以上説明したように本発明によれば、従来に比
して若干の素子を追加するのみで、トランジスタ
３６の占有スペースを縮小でき、例えばPROMの
高集積化に有効となる。

【図面の簡単な説明】

第１図は一般的なPROMの回路構成を示す回路
図、第２図は本発明に係る切替回路の原理構成を
示す図、第３図は第２図の原理構成を具体化した
一実施例およびその周辺回路を示す回路図であ
る。 １１……ビツト線、１２……ワード線、１３…
…メモリセル、２１……プログラム回路、２３，
２３′……定電流回路、２４，４４……切替回
路、２５……制御端子、３２……シヨツトキー・
バリヤ・ダイオード、３６……トランジスタ、３
７……ツエナーダイオード、４１……スイツチ素
子、４２……電圧検出回路、４３……電圧検出素
子、５１……入力側トランジスタ、５２……出力
側トランジスタ。

Claims (1)

1. 【特許請求の範囲】 １ 複数のビツト線と、複数のワード線と、これ
   らビツト線およびワード線の各交点毎に設けられ
   るメモリセルと、これらメモリセルのうちの選択
   された１つに対するデータの書込みを行うために
   該ビツト線毎に設けられるプログラム回路と、こ
   れらプログラム回路のうち前記の選択されたメモ
   リセルに対応する該プログラム回路に駆動電流を
   供給する定電流回路と、前記の書込みの際該定電
   流回路に印加すべきプログラム制御電圧Vpを受
   信し、且つ該書込みの際以外のときには入力制御
   信号Scを受信する制御端子と、該制御端子と前
   記定電流回路との間にあつて前記書込みの際にの
   み前記プログラム制御電圧Vpが該定電流回路に
   与えられるようにする切替回路とを含んでなるプ
   ログラマブル半導体記憶装置であつて、前記切替
   回路は前記制御端子および前記定電流回路の間に
   挿入されるスイツチ素子を含み、該制御端子への
   印加電圧レベルが前記入力制御信号Scの電圧Vsc
   より高く前記プログラム制御電圧Vpより低い所
   定の電圧Vz（Vsc＜Vz＜Vp）を超えたときにこ
   れを検出して前記スイツチ素子をオンにし、前記
   プログラム制御電圧Vpを前記定電流回路に与え
   るとともに、前記制御端子への印加電圧レベルが
   前記所定の電圧Vz以下のときには前記スイツチ
   素子をオフにし、前記定電流回路に与える電圧レ
   ベルを前記前記プログラム回路の動作開始電圧以
   下に保持するようにしたことを特徴とする半導体
   記憶装置。 ２ 前記スイツチ素子は前記制御子に接続する入
   力側トランジスタと前記定電流回路に接続する出
   力側トランジスタとが全体としてサイリスタ構成
   をなすようにしてなり、前記電圧Vzは該入力側
   トランジスタのベースに接続され且つ前記入力制
   御信号Scの電圧Vscより高く、プログラム制御電
   圧Vpより低いツエナー電圧を有するツエナーダ
   イオードにより設定してなり、且つ該入力側トラ
   ンジスタのベースには常時電源電圧Vccがダイオ
   ードを介して印加される特許請求の範囲第１項記
   載の半導体記憶装置。