JPH0219559B2 - - Google Patents
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- JPH0219559B2 JPH0219559B2 JP57207507A JP20750782A JPH0219559B2 JP H0219559 B2 JPH0219559 B2 JP H0219559B2 JP 57207507 A JP57207507 A JP 57207507A JP 20750782 A JP20750782 A JP 20750782A JP H0219559 B2 JPH0219559 B2 JP H0219559B2
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- JP
- Japan
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- word line
- transistor
- clamp circuit
- potential
- voltage
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Links
- 239000004065 semiconductor Substances 0.000 claims description 12
- 230000003213 activating effect Effects 0.000 claims description 2
- 239000003990 capacitor Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000002411 adverse Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は、半導体記憶装置に関し、特にワード
線の先端に接続されたクランプ回路を具備し、該
クランプ回路の動作がワード線の抵抗によつて悪
影響を受けることなく的確に行なわれるようにし
た半導体記憶装置に関する。
線の先端に接続されたクランプ回路を具備し、該
クランプ回路の動作がワード線の抵抗によつて悪
影響を受けることなく的確に行なわれるようにし
た半導体記憶装置に関する。
(2) 技術の背景
一般に、大容量の半導体記憶装置においては、
各ワード線の先端にクランプ回路を接続し、該ワ
ード線の他端に接続されたワードデコーダから入
力される選択電圧に応じて該クランプ回路を動作
させることにより、ワード線の選択時に該ワード
線の電位が充分に上昇できるようにするとともに
ワード線の非選択時にワード線電位を低電圧にク
ランプし、それによりワード線の選択動作が的確
に行なわれるようにしている。
各ワード線の先端にクランプ回路を接続し、該ワ
ード線の他端に接続されたワードデコーダから入
力される選択電圧に応じて該クランプ回路を動作
させることにより、ワード線の選択時に該ワード
線の電位が充分に上昇できるようにするとともに
ワード線の非選択時にワード線電位を低電圧にク
ランプし、それによりワード線の選択動作が的確
に行なわれるようにしている。
(3) 従来技術と問題点
第１図は、従来形のクランプ回路を示す。同図
のクランプ回路は、互いに交差結合されたトラン
ジスタＱ２，Ｑ３および高電圧電源Vccとトラン
ジスタＱ２間に接続されたトランジスタＱ１等に
よつて構成される。そして、Ｒ１はワード線の等
価抵抗を示し、この抵抗Ｒ１すなわちワード線の
両端にワードデコーダWDとクランプ回路のトラ
ンジスタＱ３のドレインが接続されている。
のクランプ回路は、互いに交差結合されたトラン
ジスタＱ２，Ｑ３および高電圧電源Vccとトラン
ジスタＱ２間に接続されたトランジスタＱ１等に
よつて構成される。そして、Ｒ１はワード線の等
価抵抗を示し、この抵抗Ｒ１すなわちワード線の
両端にワードデコーダWDとクランプ回路のトラ
ンジスタＱ３のドレインが接続されている。
第２図を参照して第１図のクランプ回路の動作
を説明する。時刻t0以前の期間すなわちリセツト
期間中はリセツト信号φRが高レベルとなつてい
るためトランジスタＱ１を通してノードN1の電
位が高レベルに充電され、かつトランジスタＱ３
がオンとなつている。そして時間t0付近において
リセツト信号φRが低レベルとなりワードデコー
ダWDの出力WL0が上昇する。この場合、トラン
ジスタＱ３がオンとなつているのでＱ３のドレイ
ンWL1の電圧はワード線の抵抗Ｒ１とトランジ
スタＱ３のgmによつて決定される比率で上昇す
る。そして、ノードWL1の電圧がトランジスタ
Ｑ２のしきい値電圧以上に達するとトランジスタ
Ｑ２がオンとなりノードN1の電圧がほぼ低電圧
電源Vssまで低下する。これにより、トランジス
タＱ３がオフとなりノードWL1の電位がさらに
上昇する。
を説明する。時刻t0以前の期間すなわちリセツト
期間中はリセツト信号φRが高レベルとなつてい
るためトランジスタＱ１を通してノードN1の電
位が高レベルに充電され、かつトランジスタＱ３
がオンとなつている。そして時間t0付近において
リセツト信号φRが低レベルとなりワードデコー
ダWDの出力WL0が上昇する。この場合、トラン
ジスタＱ３がオンとなつているのでＱ３のドレイ
ンWL1の電圧はワード線の抵抗Ｒ１とトランジ
スタＱ３のgmによつて決定される比率で上昇す
る。そして、ノードWL1の電圧がトランジスタ
Ｑ２のしきい値電圧以上に達するとトランジスタ
Ｑ２がオンとなりノードN1の電圧がほぼ低電圧
電源Vssまで低下する。これにより、トランジス
タＱ３がオフとなりノードWL1の電位がさらに
上昇する。
しかしながら、上述の従来形においては、ワー
ド線の抵抗Ｒ１が大きいとノードWL1の電圧が
トランジスタＱ２のしきい値電圧以上に上昇する
ことができずトランジスタＱ２をオンとすること
ができないため、第２図に示されるように時間t1
以後もノードWL1の電圧が上昇せずワード線の
選択動作が的確に行なわれないという不都合があ
つた。特に、最近の大容量の半導体記憶装置にお
いては、個々のワード線が極めて細くかつワード
線の材料として多結晶シリコン等が用いられる場
合が多いため、ワード線の抵抗がかなり高くなつ
ており、このような不都合が生ずる可能性が極め
て高くなつていた。
ド線の抵抗Ｒ１が大きいとノードWL1の電圧が
トランジスタＱ２のしきい値電圧以上に上昇する
ことができずトランジスタＱ２をオンとすること
ができないため、第２図に示されるように時間t1
以後もノードWL1の電圧が上昇せずワード線の
選択動作が的確に行なわれないという不都合があ
つた。特に、最近の大容量の半導体記憶装置にお
いては、個々のワード線が極めて細くかつワード
線の材料として多結晶シリコン等が用いられる場
合が多いため、ワード線の抵抗がかなり高くなつ
ており、このような不都合が生ずる可能性が極め
て高くなつていた。
(4) 発明の目的
本発明の目的は、前述の従来形における問題点
に鑑み、ワード線先端に接続されたクランプ回路
を具備する半導体記憶装置において、該クランプ
回路をワード線の電位が充分に上昇した後に動作
させるという構想に基づき、クランプ回路の動作
がワード線の抵抗によつて悪影響を受けることを
防止し、ワード線の選択動作が的確に行なわれる
ようにすることにより半導体記憶装置の信頼性を
向上させることにある。
に鑑み、ワード線先端に接続されたクランプ回路
を具備する半導体記憶装置において、該クランプ
回路をワード線の電位が充分に上昇した後に動作
させるという構想に基づき、クランプ回路の動作
がワード線の抵抗によつて悪影響を受けることを
防止し、ワード線の選択動作が的確に行なわれる
ようにすることにより半導体記憶装置の信頼性を
向上させることにある。
(5) 発明の構成
そしてこの目的は、本発明によれば、非選択ワ
ード線の電位を基準電位にクランプするためのク
ランプ回路がそれぞれのワード線に接続され、該
クランプ回路はゲートが該ワード線に接続された
第１のトランジスタと、該クランプ回路を作動さ
せるための制御信号をゲートに受ける第２のトラ
ンジスタとを交差接続してなるフリツプフロツプ
から成り、選択されたワード線の電位が少なくと
も該第１のトランジスタを導通させる電位を越え
た後、各クランプ回路に対して該制御信号を与え
るようにしたことを特徴とする半導体記憶装置を
提供することによつて達成される。
ード線の電位を基準電位にクランプするためのク
ランプ回路がそれぞれのワード線に接続され、該
クランプ回路はゲートが該ワード線に接続された
第１のトランジスタと、該クランプ回路を作動さ
せるための制御信号をゲートに受ける第２のトラ
ンジスタとを交差接続してなるフリツプフロツプ
から成り、選択されたワード線の電位が少なくと
も該第１のトランジスタを導通させる電位を越え
た後、各クランプ回路に対して該制御信号を与え
るようにしたことを特徴とする半導体記憶装置を
提供することによつて達成される。
(6) 発明の実施例
以下図面により本発明の実施例を説明する。第
３図は、本発明の１実施例に係わるクランプ回路
の構成を示し、同図ａは、ワード線が選択された
場合の各部の信号を示し、同図ｂはワード線が非
選択の場合の各部の信号を示す。第３図に示され
るクランプ回路は交差結合されたトランジスタＱ
２およびＱ３とトランジスタＱ２のドレインに接
続されたデプレツシヨン型のMOSキヤパシタＱ
４とを具備する。該MOSキヤパシタＱ４はデプ
レツシヨン型MOSトランジスタのソースおよび
ドレインを接続して一方の端子としゲート電極を
他方の端子として用いることにより容量を構成し
たものであつて、デプレツシヨン型トランジスタ
を用いるためソースおよびドレインの電圧よりゲ
ート電圧が低くてもキヤパシタとしての動作を行
なうことができるものである。また、トランジス
タＱ３のドレインには抵抗Ｒ１を有するワード線
の一端が接続され該ワード線の他端はワードデコ
ーダWDに接続されている。
３図は、本発明の１実施例に係わるクランプ回路
の構成を示し、同図ａは、ワード線が選択された
場合の各部の信号を示し、同図ｂはワード線が非
選択の場合の各部の信号を示す。第３図に示され
るクランプ回路は交差結合されたトランジスタＱ
２およびＱ３とトランジスタＱ２のドレインに接
続されたデプレツシヨン型のMOSキヤパシタＱ
４とを具備する。該MOSキヤパシタＱ４はデプ
レツシヨン型MOSトランジスタのソースおよび
ドレインを接続して一方の端子としゲート電極を
他方の端子として用いることにより容量を構成し
たものであつて、デプレツシヨン型トランジスタ
を用いるためソースおよびドレインの電圧よりゲ
ート電圧が低くてもキヤパシタとしての動作を行
なうことができるものである。また、トランジス
タＱ３のドレインには抵抗Ｒ１を有するワード線
の一端が接続され該ワード線の他端はワードデコ
ーダWDに接続されている。
第４図を参照して第３図の回路の動作を説明す
る。まず、ワード線が選択状態である場合は、第
３図ａにおいて、時刻t0でワードデコーダWDの
出力WL00が立上がるが、この場合クランプ回路
の各トランジスタＱ２およびＱ３のドレインは当
初は共に低レベルであつて各トランジスタＱ２お
よびＱ３ともカツトオフしている。したがつて、
トランジスタＱ３のドレインの電位WL01はワー
ド線の抵抗Ｒ１の影響をあまり受けることなく高
電圧電源Vccにまで上昇し、したがつてトランジ
スタＱ２がオンとなる。そして電圧WL01が充分
高いレベルに上昇した時刻t1にMOSキヤパシタ
Ｑ４を介して印加されるクランプアクテイブクロ
ツクφCAを高レベルにした場合にもトランジスタ
Ｑ２がオンとなつているので該トランジスタのド
レイン電圧N01は低レベルのままとなり、したが
つてトランジスタＱ３はカツトオフ状態を維持す
る。一方、ワード線が非選択の状態では、第３図
ｂにおいて、ワードデコーダWDの出力電圧
WL10およびワード線の先端の電位WL11は低レ
ベルのままであるからクランプ回路のトランジス
タＱ２およびＱ３は共にカツトオフしている。そ
して、時刻t1においてMOSキヤパシタＱ４に印
加されるクランプアクテイブクロツクφCAが立上
がると、トランジスタＱ２がカツトオフしている
から該トランジスタＱ２のドレインしたがつてト
ランジスタＱ３のゲート電圧N11が上昇する。こ
れによつてトランジスタＱ３がオンとなり非選択
ワード線の先端の電位WL11をVssにクランプす
る。
る。まず、ワード線が選択状態である場合は、第
３図ａにおいて、時刻t0でワードデコーダWDの
出力WL00が立上がるが、この場合クランプ回路
の各トランジスタＱ２およびＱ３のドレインは当
初は共に低レベルであつて各トランジスタＱ２お
よびＱ３ともカツトオフしている。したがつて、
トランジスタＱ３のドレインの電位WL01はワー
ド線の抵抗Ｒ１の影響をあまり受けることなく高
電圧電源Vccにまで上昇し、したがつてトランジ
スタＱ２がオンとなる。そして電圧WL01が充分
高いレベルに上昇した時刻t1にMOSキヤパシタ
Ｑ４を介して印加されるクランプアクテイブクロ
ツクφCAを高レベルにした場合にもトランジスタ
Ｑ２がオンとなつているので該トランジスタのド
レイン電圧N01は低レベルのままとなり、したが
つてトランジスタＱ３はカツトオフ状態を維持す
る。一方、ワード線が非選択の状態では、第３図
ｂにおいて、ワードデコーダWDの出力電圧
WL10およびワード線の先端の電位WL11は低レ
ベルのままであるからクランプ回路のトランジス
タＱ２およびＱ３は共にカツトオフしている。そ
して、時刻t1においてMOSキヤパシタＱ４に印
加されるクランプアクテイブクロツクφCAが立上
がると、トランジスタＱ２がカツトオフしている
から該トランジスタＱ２のドレインしたがつてト
ランジスタＱ３のゲート電圧N11が上昇する。こ
れによつてトランジスタＱ３がオンとなり非選択
ワード線の先端の電位WL11をVssにクランプす
る。
第５図は、本発明の他の実施例に係わる半導体
記憶装置に用いられているクランプ回路の構成を
示し、第５図ａはこのクランプ回路に接続された
ワード線が選択状態である場合の各部の信号を示
し、第５図ｂは該ワード線が非選択状態である場
合の各部の信号を示す。第５図のクランプ回路
は、交差結合されたトランジスタＱ２およびＱ３
とトランジスタＱ２のドレインに接続されたデプ
レツシヨン型トランジスタＱ５等によつて構成さ
れる。デプレツシヨン型トランジスタＱ５のゲー
トとソースは共通接続され、ドレインにはクラン
プアクテイブクロツクφCAが印加されている。
記憶装置に用いられているクランプ回路の構成を
示し、第５図ａはこのクランプ回路に接続された
ワード線が選択状態である場合の各部の信号を示
し、第５図ｂは該ワード線が非選択状態である場
合の各部の信号を示す。第５図のクランプ回路
は、交差結合されたトランジスタＱ２およびＱ３
とトランジスタＱ２のドレインに接続されたデプ
レツシヨン型トランジスタＱ５等によつて構成さ
れる。デプレツシヨン型トランジスタＱ５のゲー
トとソースは共通接続され、ドレインにはクラン
プアクテイブクロツクφCAが印加されている。
第６図を参照して第５図の回路の動作を説明す
る。ワード線が選択状態である場合は、第５図ａ
において、ワードデコーダWDの出力WL00が時
刻t0付近より高レベルに上昇を始める。この場
合、クランプアクテイブクロツクφCAは低レベル
のままであるから、当初はトランジスタＱ２およ
びＱ３のドレイン電圧NO1およびWL01は共に低
レベルとなつておりトランジスタＱ２およびＱ３
は共にカツトオフしている。したがつて、ワード
デコーダWDの出力電圧WL00が上昇するに応じ
てトランジスタＱ３のドレイン電圧WL01もワー
ド線の抵抗の影響をあまり受けることなく高レベ
ルに上昇する。トランジスタＱ３のドレイン電圧
WL01がほぼ高レベルに上昇した時刻t1において
クランプアクテイブクロツクφCAを高レベルに上
昇させるとトランジスタＱ２が先にオンとなつて
いるため、該トランジスタＱ２のドレイン電圧
N01は低レベルのままとなりトランジスタＱ３も
カツトオフ状態に維持される。
る。ワード線が選択状態である場合は、第５図ａ
において、ワードデコーダWDの出力WL00が時
刻t0付近より高レベルに上昇を始める。この場
合、クランプアクテイブクロツクφCAは低レベル
のままであるから、当初はトランジスタＱ２およ
びＱ３のドレイン電圧NO1およびWL01は共に低
レベルとなつておりトランジスタＱ２およびＱ３
は共にカツトオフしている。したがつて、ワード
デコーダWDの出力電圧WL00が上昇するに応じ
てトランジスタＱ３のドレイン電圧WL01もワー
ド線の抵抗の影響をあまり受けることなく高レベ
ルに上昇する。トランジスタＱ３のドレイン電圧
WL01がほぼ高レベルに上昇した時刻t1において
クランプアクテイブクロツクφCAを高レベルに上
昇させるとトランジスタＱ２が先にオンとなつて
いるため、該トランジスタＱ２のドレイン電圧
N01は低レベルのままとなりトランジスタＱ３も
カツトオフ状態に維持される。
クランプ回路に接続されたワード線が非選択状
態の場合は、第５図ｂにおいて、ワードデコーダ
WDの出力電圧WL10およびトランジスタＱ３の
ドレイン電圧WL11は共に低レベルに維持され
る。そして時刻t1においてクランプアクテイブク
ロツクφCAが上昇すると、トランジスタＱ２がカ
ツトオフしているからトランジスタＱ３がオンと
なり非選択ワード線の先端の電位WL11を低レベ
ル電圧Vssにクランプする。
態の場合は、第５図ｂにおいて、ワードデコーダ
WDの出力電圧WL10およびトランジスタＱ３の
ドレイン電圧WL11は共に低レベルに維持され
る。そして時刻t1においてクランプアクテイブク
ロツクφCAが上昇すると、トランジスタＱ２がカ
ツトオフしているからトランジスタＱ３がオンと
なり非選択ワード線の先端の電位WL11を低レベ
ル電圧Vssにクランプする。
(7) 発明の効果
このように、本発明によれば、ワード線クラン
プ回路を選択ワード線の電位が充分高くなつた後
に動作させるから、ワード線電圧の上昇期間中は
クランプ回路のトランジスタＱ３がカツトオフし
ており、ワード線の抵抗がかなり大きい場合にも
クランプ回路によつてワード線電圧の上昇が妨げ
られることがなくなりワード線の選択動作が的確
に行なわれる。また、非選択ワード線においては
クランプアクテイブクロツクの印加によりワード
線電位が的確に低レベルにクランプされるのでノ
イズ成分等によつて非選択ワード線の電位が変動
すること等が防止される。
プ回路を選択ワード線の電位が充分高くなつた後
に動作させるから、ワード線電圧の上昇期間中は
クランプ回路のトランジスタＱ３がカツトオフし
ており、ワード線の抵抗がかなり大きい場合にも
クランプ回路によつてワード線電圧の上昇が妨げ
られることがなくなりワード線の選択動作が的確
に行なわれる。また、非選択ワード線においては
クランプアクテイブクロツクの印加によりワード
線電位が的確に低レベルにクランプされるのでノ
イズ成分等によつて非選択ワード線の電位が変動
すること等が防止される。
第１図は、従来形のワード線クランプ回路の構
成を示すブロツク回路図、第２図は、第１図の回
路の動作を説明するためのタイミングチヤート、
第３図は、本発明の１実施例に係わる半導体記憶
装置に用いられるワード線クランプ回路の構成を
示すブロツク回路図、第４図は、第３図の回路の
動作を説明するためのタイミングチヤート、第５
図は、本発明の他の実施例に係わる半導体記憶装
置に用いられるワード線クランプ回路の構成を示
すブロツク回路図、そして第６図は、第５図の回
路の動作を説明するためのタイミングチヤートで
ある。 Ｑ１，Ｑ２，Ｑ３……MOSトランジスタ、Ｑ
４……MOSキヤパシタ、Ｑ５……MOSデプレツ
シヨントランジスタ、WD……ワードデコーダ、
Ｒ１……ワード線の抵抗。
成を示すブロツク回路図、第２図は、第１図の回
路の動作を説明するためのタイミングチヤート、
第３図は、本発明の１実施例に係わる半導体記憶
装置に用いられるワード線クランプ回路の構成を
示すブロツク回路図、第４図は、第３図の回路の
動作を説明するためのタイミングチヤート、第５
図は、本発明の他の実施例に係わる半導体記憶装
置に用いられるワード線クランプ回路の構成を示
すブロツク回路図、そして第６図は、第５図の回
路の動作を説明するためのタイミングチヤートで
ある。 Ｑ１，Ｑ２，Ｑ３……MOSトランジスタ、Ｑ
４……MOSキヤパシタ、Ｑ５……MOSデプレツ
シヨントランジスタ、WD……ワードデコーダ、
Ｒ１……ワード線の抵抗。
Claims (1)
- 【特許請求の範囲】 １ 非選択ワード線の電位を基準電位にクランプ
するためのクランプ回路がそれぞれのワード線に
接続され、 該クランプ回路はゲートが該ワード線に接続さ
れた第１のトランジスタと、該クランプ回路を作
動させるための制御信号をゲートに受ける第２の
トランジスタとを交差接続してなるフリツプフロ
ツプから成り、 選択されたワード線の電位が少なくとも該第１
のトランジスタを導通させる電位を越えた後、各
クランプ回路に対して該制御信号を与えるように
したことを特徴とする半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57207507A JPS59116985A (ja) | 1982-11-29 | 1982-11-29 | 半導体記憶装置 |
| US06/554,338 US4592020A (en) | 1982-11-29 | 1983-11-22 | Semiconductor memory device having clamp circuits |
| EP83307209A EP0115127B1 (en) | 1982-11-29 | 1983-11-25 | Semiconductor memory device having clamp circuits |
| DE8383307209T DE3377545D1 (en) | 1982-11-29 | 1983-11-25 | Semiconductor memory device having clamp circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57207507A JPS59116985A (ja) | 1982-11-29 | 1982-11-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59116985A JPS59116985A (ja) | 1984-07-06 |
| JPH0219559B2 true JPH0219559B2 (ja) | 1990-05-02 |
Family
ID=16540861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57207507A Granted JPS59116985A (ja) | 1982-11-29 | 1982-11-29 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4592020A (ja) |
| EP (1) | EP0115127B1 (ja) |
| JP (1) | JPS59116985A (ja) |
| DE (1) | DE3377545D1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5056061A (en) * | 1989-12-20 | 1991-10-08 | N. A. Philips Corporation | Circuit for encoding identification information on circuit dice using fet capacitors |
| KR950008385B1 (ko) * | 1990-05-24 | 1995-07-28 | 삼성전자주식회사 | 반도체 소자의 워드라인 형성방법 |
| EP0953983A3 (en) * | 1996-03-01 | 2005-10-05 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with clamping circuit for preventing malfunction |
| EP0793176B1 (en) * | 1996-03-01 | 1999-06-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device capable of preventing malfunction due to disconnection of word select line |
| US5838046A (en) * | 1996-06-13 | 1998-11-17 | Waferscale Integration Inc. | Operating method for ROM array which minimizes band-to-band tunneling |
| JP4243413B2 (ja) | 2000-05-31 | 2009-03-25 | セイコーエプソン株式会社 | 磁石粉末の製造方法およびボンド磁石の製造方法 |
| US20110033542A1 (en) | 2009-08-07 | 2011-02-10 | Monosol Rx, Llc | Sublingual and buccal film compositions |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3810124A (en) * | 1972-06-30 | 1974-05-07 | Ibm | Memory accessing system |
| JPS5248936A (en) * | 1975-10-17 | 1977-04-19 | Hitachi Ltd | Memory surrounding circuit |
| JPS5891594A (ja) * | 1981-11-27 | 1983-05-31 | Fujitsu Ltd | ダイナミツク型半導体記憶装置 |
-
1982
- 1982-11-29 JP JP57207507A patent/JPS59116985A/ja active Granted
-
1983
- 1983-11-22 US US06/554,338 patent/US4592020A/en not_active Expired - Lifetime
- 1983-11-25 DE DE8383307209T patent/DE3377545D1/de not_active Expired
- 1983-11-25 EP EP83307209A patent/EP0115127B1/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59116985A (ja) | 1984-07-06 |
| EP0115127A2 (en) | 1984-08-08 |
| DE3377545D1 (en) | 1988-09-01 |
| EP0115127B1 (en) | 1988-07-27 |
| US4592020A (en) | 1986-05-27 |
| EP0115127A3 (en) | 1986-09-03 |
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