JP3161052B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、ＥＰＲＯＭ（Erasable
and Programmable Read Only Memory）等、不揮発性半
導体記憶装置に関する。
and Programmable Read Only Memory）等、不揮発性半
導体記憶装置に関する。
【０００２】
【従来の技術】従来、不揮発性半導体記憶装置として、
図６にその要部を示すようなものが知られている。図
中、１はフローティングゲートを有してなる不揮発性の
メモリ・セル・トランジスタ、２はワード線、３はビッ
ト線、４は内部ロウアドレス信号をデコードするＡＮＤ
回路である。
図６にその要部を示すようなものが知られている。図
中、１はフローティングゲートを有してなる不揮発性の
メモリ・セル・トランジスタ、２はワード線、３はビッ
ト線、４は内部ロウアドレス信号をデコードするＡＮＤ
回路である。
【０００３】この不揮発性半導体記憶装置は、読出し
時、電源電圧と同一電圧をワード線駆動電圧としてワー
ド線２に供給するというものであり、書込み時、書込み
用の高電圧をワード線２に供給するための回路は、その
図示を省略している。
時、電源電圧と同一電圧をワード線駆動電圧としてワー
ド線２に供給するというものであり、書込み時、書込み
用の高電圧をワード線２に供給するための回路は、その
図示を省略している。
【０００４】
【発明が解決しようとする課題】近年、かかる不揮発性
半導体記憶装置においても、ＤＲＡＭやＳＲＡＭ等と同
様に、電源電圧の低電圧化が要求されている。しかし、
図６に示すように構成される従来の不揮発性半導体記憶
装置において、その回路構成のままで、電源電圧の低電
圧化を図ると、ワード線駆動電圧も低電圧化されるた
め、メモリ・セル・トランジスタの特性のばらつきが問
題になり、読出し時、読出し不良が発生する場合がある
という問題点があった。
半導体記憶装置においても、ＤＲＡＭやＳＲＡＭ等と同
様に、電源電圧の低電圧化が要求されている。しかし、
図６に示すように構成される従来の不揮発性半導体記憶
装置において、その回路構成のままで、電源電圧の低電
圧化を図ると、ワード線駆動電圧も低電圧化されるた
め、メモリ・セル・トランジスタの特性のばらつきが問
題になり、読出し時、読出し不良が発生する場合がある
という問題点があった。
【０００５】本発明は、かかる点に鑑み、メモリ・セル
・トランジスタの特性のばらつきによる読出し不良を避
け、電源電圧の低電圧化を図ることができるようにした
不揮発性半導体記憶装置を提供することを目的とする。
・トランジスタの特性のばらつきによる読出し不良を避
け、電源電圧の低電圧化を図ることができるようにした
不揮発性半導体記憶装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明中、第１の発明に
よる不揮発性半導体記憶装置は、読出し時、選択された
ワード線にその一端を電気的に接続されるコンデンサを
設け、前記読出し時、前記選択されたワード線を駆動す
る場合、前記コンデンサの他端の電圧を低レベルから高
レベルに立ち上げて、前記コンデンサの前記一端に電源
電圧以上の電圧を得、この電源電圧以上の電圧をワード
線駆動電圧として前記選択されたワード線に供給するよ
うに構成するというものである。
よる不揮発性半導体記憶装置は、読出し時、選択された
ワード線にその一端を電気的に接続されるコンデンサを
設け、前記読出し時、前記選択されたワード線を駆動す
る場合、前記コンデンサの他端の電圧を低レベルから高
レベルに立ち上げて、前記コンデンサの前記一端に電源
電圧以上の電圧を得、この電源電圧以上の電圧をワード
線駆動電圧として前記選択されたワード線に供給するよ
うに構成するというものである。
【０００７】本発明中、第２の発明による不揮発性半導
体記憶装置は、読出し時、選択されたワード線にその一
端を電気的に接続されるコンデンサを設けると共に、前
記コンデンサの前記一端に出力端を接続され、チップを
活性化するチップイネーブル信号がアクティブにされた
ときは、前記出力端に昇圧電圧を出力する昇圧回路を設
け、前記チップイネーブル信号がアクティブにされたと
きは、前記コンデンサの他端の電圧を低レベルから高レ
ベルに立ち上げて、前記コンデンサの前記一端に電源電
圧以上の電圧を得、前記昇圧回路による昇圧が完了する
までは、前記コンデンサの前記一端に得られる前記電源
電圧以上の電圧をワード線駆動電圧として前記選択され
たワード線に供給し、前記昇圧回路による昇圧が完了し
た後は、前記昇圧回路から出力される昇圧電圧を前記ワ
ード線駆動電圧として前記選択されたワード線に供給
し、その後、前記チップイネーブル信号が非アクティブ
とされるまでは前記昇圧回路から出力される昇圧電圧が
ワード線駆動電圧として使用されるように構成するとい
うものである。
体記憶装置は、読出し時、選択されたワード線にその一
端を電気的に接続されるコンデンサを設けると共に、前
記コンデンサの前記一端に出力端を接続され、チップを
活性化するチップイネーブル信号がアクティブにされた
ときは、前記出力端に昇圧電圧を出力する昇圧回路を設
け、前記チップイネーブル信号がアクティブにされたと
きは、前記コンデンサの他端の電圧を低レベルから高レ
ベルに立ち上げて、前記コンデンサの前記一端に電源電
圧以上の電圧を得、前記昇圧回路による昇圧が完了する
までは、前記コンデンサの前記一端に得られる前記電源
電圧以上の電圧をワード線駆動電圧として前記選択され
たワード線に供給し、前記昇圧回路による昇圧が完了し
た後は、前記昇圧回路から出力される昇圧電圧を前記ワ
ード線駆動電圧として前記選択されたワード線に供給
し、その後、前記チップイネーブル信号が非アクティブ
とされるまでは前記昇圧回路から出力される昇圧電圧が
ワード線駆動電圧として使用されるように構成するとい
うものである。
【０００８】
【作用】本発明中、第１の発明によっても、第２の発明
によっても、読出し時、選択されたワード線を駆動する
場合、ワード線に電源電圧以上の電圧を供給するとして
いるので、電源電圧を低電圧化したとしても、メモリ・
セル・トランジスタの特性のばらつきによる読出し不良
を避け、良好な読出しを行うことができる。
によっても、読出し時、選択されたワード線を駆動する
場合、ワード線に電源電圧以上の電圧を供給するとして
いるので、電源電圧を低電圧化したとしても、メモリ・
セル・トランジスタの特性のばらつきによる読出し不良
を避け、良好な読出しを行うことができる。
【０００９】
【実施例】以下、図１〜図５を参照して、本発明の第１
実施例〜第３実施例について説明する。
実施例〜第３実施例について説明する。
【００１０】第１実施例・・図１、図２ 図１は本発明の第１実施例（本発明中、第１の発明の一
実施例）の要部を示す回路図であり、この第１実施例が
搭載しているデコーダ回路の一部分を示しており、書込
み時、書込み用の高電圧をワード線に供給するための回
路は、その図示を省略している。
実施例）の要部を示す回路図であり、この第１実施例が
搭載しているデコーダ回路の一部分を示しており、書込
み時、書込み用の高電圧をワード線に供給するための回
路は、その図示を省略している。
【００１１】図中、５はフローティングゲートを有して
なる不揮発性のメモリ・セル・トランジスタ、６はワー
ド線、７はビット線、８、９は電源電圧Ｖccを供給する
電源線である。
なる不揮発性のメモリ・セル・トランジスタ、６はワー
ド線、７はビット線、８、９は電源電圧Ｖccを供給する
電源線である。
【００１２】また、１０〜１３はｎＭＯＳトランジス
タ、１４は内部ロウアドレス信号をデコードするＮＡＮ
Ｄ回路、１５はＮＡＮＤ回路１４の出力を反転するイン
バータである。
タ、１４は内部ロウアドレス信号をデコードするＮＡＮ
Ｄ回路、１５はＮＡＮＤ回路１４の出力を反転するイン
バータである。
【００１３】また、１６は外部から供給されるアドレス
が遷移した場合にＡＴＤ（addresstransition detecto
r）回路（図示せず）から出力されるＡＴＤ信号を反転
するインバータ、１７はコンデンサである。
が遷移した場合にＡＴＤ（addresstransition detecto
r）回路（図示せず）から出力されるＡＴＤ信号を反転
するインバータ、１７はコンデンサである。
【００１４】この第１実施例では、ＮＡＮＤ回路１４に
供給される内部ロウアドレス信号のいずれか又は全部が
「Ｌ」の場合、ワード線６は非選択とされる。この場
合、ＮＡＮＤ回路１４の出力＝Ｖcc、インバータ１５の
出力＝０［Ｖ］で、ｎＭＯＳトランジスタ１２＝ＯＮ、
ｎＭＯＳトランジスタ１１＝ＯＦＦとされ、ワード線６
は接地電圧、０［Ｖ］にされる。
供給される内部ロウアドレス信号のいずれか又は全部が
「Ｌ」の場合、ワード線６は非選択とされる。この場
合、ＮＡＮＤ回路１４の出力＝Ｖcc、インバータ１５の
出力＝０［Ｖ］で、ｎＭＯＳトランジスタ１２＝ＯＮ、
ｎＭＯＳトランジスタ１１＝ＯＦＦとされ、ワード線６
は接地電圧、０［Ｖ］にされる。
【００１５】これに対して、ワード線６が選択される場
合には、ＮＡＮＤ回路１４に供給される内部ロウアドレ
ス信号は全て「Ｈ」とされる。この場合、ＮＡＮＤ回路
１４の出力＝０［Ｖ］、インバータ１５の出力＝Ｖcc
で、ｎＭＯＳトランジスタ１２＝ＯＦＦ、ｎＭＯＳトラ
ンジスタ１１＝ＯＮとされる。
合には、ＮＡＮＤ回路１４に供給される内部ロウアドレ
ス信号は全て「Ｈ」とされる。この場合、ＮＡＮＤ回路
１４の出力＝０［Ｖ］、インバータ１５の出力＝Ｖcc
で、ｎＭＯＳトランジスタ１２＝ＯＦＦ、ｎＭＯＳトラ
ンジスタ１１＝ＯＮとされる。
【００１６】図２は、このようにしてワード線６が選択
された場合の動作を説明するための波形図であり、ワー
ド線６が選択される前には、図２に示すように、それに
先行してＡＴＤ信号が０［Ｖ］からＶccに立ち上がる。
された場合の動作を説明するための波形図であり、ワー
ド線６が選択される前には、図２に示すように、それに
先行してＡＴＤ信号が０［Ｖ］からＶccに立ち上がる。
【００１７】ここに、ＡＴＤ信号がＶccに立ち上がる前
は、ノード１８はｎＭＯＳトランジスタ１０によってＶ
ccに充電されているが、ＡＴＤ信号がＶccに立ち上がる
と、インバータ１６の出力は０［Ｖ］に立ち下がり、こ
のため、ノード１８の電圧は下降し、その後、再び、ｎ
ＭＯＳトランジスタ１０によってＶccに充電される。
は、ノード１８はｎＭＯＳトランジスタ１０によってＶ
ccに充電されているが、ＡＴＤ信号がＶccに立ち上がる
と、インバータ１６の出力は０［Ｖ］に立ち下がり、こ
のため、ノード１８の電圧は下降し、その後、再び、ｎ
ＭＯＳトランジスタ１０によってＶccに充電される。
【００１８】この結果、前述したように、ワード線６が
選択されて、ｎＭＯＳトランジスタ１１＝ＯＮ、ｎＭＯ
Ｓトランジスタ１２＝ＯＦＦとされる場合には、ノード
１９の電圧は、Ｖcc−Ｖth（但し、Ｖth＝ｎＭＯＳトラ
ンジスタのスレッショルド電圧）に向かって上昇するこ
とになる。
選択されて、ｎＭＯＳトランジスタ１１＝ＯＮ、ｎＭＯ
Ｓトランジスタ１２＝ＯＦＦとされる場合には、ノード
１９の電圧は、Ｖcc−Ｖth（但し、Ｖth＝ｎＭＯＳトラ
ンジスタのスレッショルド電圧）に向かって上昇するこ
とになる。
【００１９】ここに、この第１実施例においては、ノー
ド１９の電圧がＶcc−Ｖthに上昇した時点でＡＴＤ信号
はＶccから０［Ｖ］に立ち下げられる。すると、インバ
ータ１６の出力は０［Ｖ］からＶccに立ち上がり、ノー
ド１８の電圧は、コンデンサ１７のチャージポンプ作用
によってＶcc＋αに上昇する。なお、αはコンデンサ１
７やノード１８が有する寄生容量などによって決定され
る。
ド１９の電圧がＶcc−Ｖthに上昇した時点でＡＴＤ信号
はＶccから０［Ｖ］に立ち下げられる。すると、インバ
ータ１６の出力は０［Ｖ］からＶccに立ち上がり、ノー
ド１８の電圧は、コンデンサ１７のチャージポンプ作用
によってＶcc＋αに上昇する。なお、αはコンデンサ１
７やノード１８が有する寄生容量などによって決定され
る。
【００２０】この場合、ｎＭＯＳトランジスタ１１のゲ
ート電圧は、ｎＭＯＳトランジスタ１１のドレイン・ゲ
ート間容量によってノード１８の電圧と同じくＶcc＋α
に上昇し、この結果、ノード１９の電圧も、ノード１８
の電圧と同様にＶcc＋αに上昇し、これがワード線駆動
電圧としてワード線６に供給される。
ート電圧は、ｎＭＯＳトランジスタ１１のドレイン・ゲ
ート間容量によってノード１８の電圧と同じくＶcc＋α
に上昇し、この結果、ノード１９の電圧も、ノード１８
の電圧と同様にＶcc＋αに上昇し、これがワード線駆動
電圧としてワード線６に供給される。
【００２１】このように、この第１実施例によれば、読
出し時、ワード線６を選択、駆動する場合、ワード線６
にＶcc＋αを供給することができるので、Ｖccを低電圧
化したとしても、メモリ・セル・トランジスタの特性の
ばらつきによる読出し不良を避け、良好な読出しを行う
ことができる。
出し時、ワード線６を選択、駆動する場合、ワード線６
にＶcc＋αを供給することができるので、Ｖccを低電圧
化したとしても、メモリ・セル・トランジスタの特性の
ばらつきによる読出し不良を避け、良好な読出しを行う
ことができる。
【００２２】第２実施例・・図３ 図３は本発明の第２実施例（本発明中、第１の発明の他
の実施例）の要部を示す回路図であり、この第２実施例
が搭載しているデコーダ回路の一部分を示しており、書
込み時、書込み用の高電圧をワード線に供給するための
回路は、その図示を省略している。
の実施例）の要部を示す回路図であり、この第２実施例
が搭載しているデコーダ回路の一部分を示しており、書
込み時、書込み用の高電圧をワード線に供給するための
回路は、その図示を省略している。
【００２３】この第２実施例においては、ノード１８と
接地との間にダイオード２０、２１を順方向に接続して
なるクランプ回路２２を設け、ノード１８の昇圧時、ノ
ード１８の電圧がクランプ回路２２で決定される基準値
を越えないようにし、ＶccがＨマージンの範囲内で最高
電圧とされた場合においても、ワード線駆動電圧が許容
される電圧以上に高くならないようにし、その他につい
ては、第１実施例と同様に構成したものである。
接地との間にダイオード２０、２１を順方向に接続して
なるクランプ回路２２を設け、ノード１８の昇圧時、ノ
ード１８の電圧がクランプ回路２２で決定される基準値
を越えないようにし、ＶccがＨマージンの範囲内で最高
電圧とされた場合においても、ワード線駆動電圧が許容
される電圧以上に高くならないようにし、その他につい
ては、第１実施例と同様に構成したものである。
【００２４】この第２実施例によれば、第１実施例の場
合と同様にＶccを低電圧化したとしても、メモリ・セル
・トランジスタの特性のばらつきによる読出し不良を避
け、良好な読出しを行うことができると共に、ワード線
駆動電圧が許容される電圧以上となることを防止するこ
とができる。
合と同様にＶccを低電圧化したとしても、メモリ・セル
・トランジスタの特性のばらつきによる読出し不良を避
け、良好な読出しを行うことができると共に、ワード線
駆動電圧が許容される電圧以上となることを防止するこ
とができる。
【００２５】第３実施例・・図４、図５ 図４は本発明の第３実施例（本発明中、第２の発明の一
実施例）の要部を示す回路図であり、この第３実施例が
搭載しているデコーダ回路の一部分を示しており、書込
み時、書込み用の高電圧をワード線に供給するための回
路は、その図示を省略している。
実施例）の要部を示す回路図であり、この第３実施例が
搭載しているデコーダ回路の一部分を示しており、書込
み時、書込み用の高電圧をワード線に供給するための回
路は、その図示を省略している。
【００２６】この第３実施例においては、昇圧回路２３
が設けられており、その出力端２４がノード１８に接続
されている。また、インバータ１６には、ＡＴＤ信号の
代わりに、チップイネーブル信号／ＣＥの信号の立ち下
がりを検出してなるチップイネーブル信号検出信号ＣＥ
Ｄが供給されるように構成されており、その他について
は、第１実施例と同様に構成されている。
が設けられており、その出力端２４がノード１８に接続
されている。また、インバータ１６には、ＡＴＤ信号の
代わりに、チップイネーブル信号／ＣＥの信号の立ち下
がりを検出してなるチップイネーブル信号検出信号ＣＥ
Ｄが供給されるように構成されており、その他について
は、第１実施例と同様に構成されている。
【００２７】ここに、昇圧回路２３は、チップイネーブ
ル信号／ＣＥが立ち下げられてアクティブとされた時点
から昇圧を開始し、ＡＴＤ信号のパルス幅よりも長い時
間を経て、その出力端２４の電圧をＶcc＋αまでに上昇
させるように構成されている。そこで、チップイネーブ
ル信号検出信号ＣＥＤは、ＡＴＤ信号と同一パルス幅の
「Ｈ」からなる信号とされる。
ル信号／ＣＥが立ち下げられてアクティブとされた時点
から昇圧を開始し、ＡＴＤ信号のパルス幅よりも長い時
間を経て、その出力端２４の電圧をＶcc＋αまでに上昇
させるように構成されている。そこで、チップイネーブ
ル信号検出信号ＣＥＤは、ＡＴＤ信号と同一パルス幅の
「Ｈ」からなる信号とされる。
【００２８】この第３実施例では、ＮＡＮＤ回路１４に
供給される内部ロウアドレス信号のいずれか又は全部が
「Ｌ」の場合、ワード線６は非選択とされる。この場
合、ＮＡＮＤ回路１４の出力＝Ｖcc、インバータ１５の
出力＝０［Ｖ］で、ｎＭＯＳトランジスタ１２＝ＯＮ、
ｎＭＯＳトランジスタ１１＝ＯＦＦとされ、ワード線６
は接地電圧、０［Ｖ］にされる。この点については、第
１実施例の場合と同様である。
供給される内部ロウアドレス信号のいずれか又は全部が
「Ｌ」の場合、ワード線６は非選択とされる。この場
合、ＮＡＮＤ回路１４の出力＝Ｖcc、インバータ１５の
出力＝０［Ｖ］で、ｎＭＯＳトランジスタ１２＝ＯＮ、
ｎＭＯＳトランジスタ１１＝ＯＦＦとされ、ワード線６
は接地電圧、０［Ｖ］にされる。この点については、第
１実施例の場合と同様である。
【００２９】これに対して、ワード線６が選択される場
合には、ＮＡＮＤ回路１４に供給される内部ロウアドレ
ス信号は全て「Ｈ」とされる。この場合、ＮＡＮＤ回路
１４の出力＝０［Ｖ］、インバータ１５の出力＝Ｖcc
で、ｎＭＯＳトランジスタ１２＝ＯＦＦ、ｎＭＯＳトラ
ンジスタ１１＝ＯＮとされる。この点についても、第１
実施例の場合と同様である。
合には、ＮＡＮＤ回路１４に供給される内部ロウアドレ
ス信号は全て「Ｈ」とされる。この場合、ＮＡＮＤ回路
１４の出力＝０［Ｖ］、インバータ１５の出力＝Ｖcc
で、ｎＭＯＳトランジスタ１２＝ＯＦＦ、ｎＭＯＳトラ
ンジスタ１１＝ＯＮとされる。この点についても、第１
実施例の場合と同様である。
【００３０】図５は、チップイネーブル信号／ＣＥが立
ち下げられてアクティブとされ、かつ、ワード線６が選
択された場合の動作を説明するための波形図であり、こ
の第３実施例では、ワード線６が選択される前に、図５
に示すように、それに先行してチップイネーブル信号検
出信号ＣＥＤが０［Ｖ］からＶccに立ち上がる。
ち下げられてアクティブとされ、かつ、ワード線６が選
択された場合の動作を説明するための波形図であり、こ
の第３実施例では、ワード線６が選択される前に、図５
に示すように、それに先行してチップイネーブル信号検
出信号ＣＥＤが０［Ｖ］からＶccに立ち上がる。
【００３１】また、チップイネーブル信号／ＣＥが立ち
下げられてアクティブとされると、昇圧回路２３は昇圧
を開始し、その出力端２４の電圧は徐々に上昇すると共
に、ノード１８はｎＭＯＳトランジスタ１０によってＶ
ccに充電される。
下げられてアクティブとされると、昇圧回路２３は昇圧
を開始し、その出力端２４の電圧は徐々に上昇すると共
に、ノード１８はｎＭＯＳトランジスタ１０によってＶ
ccに充電される。
【００３２】この結果、前述したように、ワード線６が
選択されて、ｎＭＯＳトランジスタ１１＝ＯＮ、ｎＭＯ
Ｓトランジスタ１２＝ＯＦＦとされる場合には、ノード
１９の電圧は、Ｖcc−Ｖthに向かって上昇することにな
る。
選択されて、ｎＭＯＳトランジスタ１１＝ＯＮ、ｎＭＯ
Ｓトランジスタ１２＝ＯＦＦとされる場合には、ノード
１９の電圧は、Ｖcc−Ｖthに向かって上昇することにな
る。
【００３３】ここに、この第３実施例においては、ノー
ド１９の電圧がＶcc−Ｖthに上昇した時点でチップイネ
ーブル信号検出信号ＣＥＤは、Ｖccから０［Ｖ］に立ち
下げられる。すると、インバータ１６の出力は、０
［Ｖ］からＶccに立ち上がり、このため、ノード１８の
電圧は、コンデンサ１７のチャージポンプ作用によっ
て、Ｖcc＋αに上昇する。
ド１９の電圧がＶcc−Ｖthに上昇した時点でチップイネ
ーブル信号検出信号ＣＥＤは、Ｖccから０［Ｖ］に立ち
下げられる。すると、インバータ１６の出力は、０
［Ｖ］からＶccに立ち上がり、このため、ノード１８の
電圧は、コンデンサ１７のチャージポンプ作用によっ
て、Ｖcc＋αに上昇する。
【００３４】この場合、ｎＭＯＳトランジスタ１１のゲ
ート電圧は、ｎＭＯＳトランジスタ１１のドレイン・ゲ
ート間容量によってノード１８の電圧と同じくＶcc＋α
に上昇し、この結果、ノード１９の電圧も、ノード１８
の電圧と同様にＶcc＋αに上昇し、これがワード線駆動
電圧としてワード線６に供給される。
ート電圧は、ｎＭＯＳトランジスタ１１のドレイン・ゲ
ート間容量によってノード１８の電圧と同じくＶcc＋α
に上昇し、この結果、ノード１９の電圧も、ノード１８
の電圧と同様にＶcc＋αに上昇し、これがワード線駆動
電圧としてワード線６に供給される。
【００３５】その後、昇圧回路２３の出力端２４の電圧
はＶcc＋αに上昇するので、これがワード線駆動電圧と
してワード線６に供給されることになる。そこで、その
後、チップイネーブル信号／ＣＥが立ち上げられて非ア
クティブとされるまでは、昇圧回路２３の出力端２４に
得られる昇圧電圧がワード線駆動電圧として使用される
ことになる。
はＶcc＋αに上昇するので、これがワード線駆動電圧と
してワード線６に供給されることになる。そこで、その
後、チップイネーブル信号／ＣＥが立ち上げられて非ア
クティブとされるまでは、昇圧回路２３の出力端２４に
得られる昇圧電圧がワード線駆動電圧として使用される
ことになる。
【００３６】このように、この第３実施例によっても、
読出し時、ワード線６を選択、駆動する場合、ワード線
６にＶcc以上の電圧であるＶcc＋αを供給することがで
きるので、Ｖccを低電圧化したとしても、メモリ・セル
・トランジスタの特性のばらつきによる読出し不良を避
け、良好な読出しを行うことができる。
読出し時、ワード線６を選択、駆動する場合、ワード線
６にＶcc以上の電圧であるＶcc＋αを供給することがで
きるので、Ｖccを低電圧化したとしても、メモリ・セル
・トランジスタの特性のばらつきによる読出し不良を避
け、良好な読出しを行うことができる。
【００３７】なお、この第３実施例においても、第２実
施例のように、ノード１８と接地との間にダイオード２
０、２１を順方向に接続してなるクランプ回路２２を設
け、ノード１８の電圧がクランプ回路２２で決定される
基準値を越えないようにし、ＶccがＨマージンの範囲内
で最高電圧とされた場合においても、ワード線駆動電圧
が許容される電圧以上とならないようにすることができ
る。
施例のように、ノード１８と接地との間にダイオード２
０、２１を順方向に接続してなるクランプ回路２２を設
け、ノード１８の電圧がクランプ回路２２で決定される
基準値を越えないようにし、ＶccがＨマージンの範囲内
で最高電圧とされた場合においても、ワード線駆動電圧
が許容される電圧以上とならないようにすることができ
る。
【００３８】
【発明の効果】本発明中、第１の発明によっても、第２
の発明によっても、読出し時、選択されたワード線を駆
動する場合、ワード線に電源電圧以上の電圧を供給する
としているので、メモリ・セル・トランジスタの特性の
ばらつきによる読出し不良を避け、電源電圧の低電圧化
を図ることができる。
の発明によっても、読出し時、選択されたワード線を駆
動する場合、ワード線に電源電圧以上の電圧を供給する
としているので、メモリ・セル・トランジスタの特性の
ばらつきによる読出し不良を避け、電源電圧の低電圧化
を図ることができる。
【００３９】なお、ワード線駆動電圧が所定の基準値を
越えないようにワード線駆動電圧を制御するワード線駆
動電圧制御回路を設ける場合には、電源電圧がＨマージ
ンの範囲内で最高電圧とされた場合においても、ワード
線駆動電圧が許容される電圧以上となることを防止する
ことができる。
越えないようにワード線駆動電圧を制御するワード線駆
動電圧制御回路を設ける場合には、電源電圧がＨマージ
ンの範囲内で最高電圧とされた場合においても、ワード
線駆動電圧が許容される電圧以上となることを防止する
ことができる。
【図１】本発明の第１実施例（本発明中、第１の発明の
一実施例）の要部を示す回路図である。
一実施例）の要部を示す回路図である。
【図２】本発明の第１実施例の動作を説明するための波
形図である。
形図である。
【図３】本発明の第２実施例（本発明中、第１の発明の
他の実施例）の要部を示す回路図である。
他の実施例）の要部を示す回路図である。
【図４】本発明の第３実施例（本発明中、第２の発明の
一実施例）の要部を示す回路図である。
一実施例）の要部を示す回路図である。
【図５】本発明の第３実施例の動作を説明するための波
形図である。
形図である。
【図６】従来の不揮発性半導体記憶装置の一例の要部を
示す回路図である。
示す回路図である。
５ メモリ・セル・トランジスタ ６ ワード線 ７ ビット線 ８、９ 電源線 １０〜１３ ｎＭＯＳトランジスタ １４ ＮＡＮＤ回路 １５、１６ インバータ １７ コンデンサ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−103900（ＪＰ，Ａ) 特開 平１−307097（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/00 - 16/34
Claims (2)
- 【請求項１】読出し時、選択されたワード線にその一端
を電気的に接続されるコンデンサを設けると共に、前記
コンデンサの前記一端に出力端を接続され、チップを活
性化するチップイネーブル信号がアクティブにされたと
きは、前記出力端に昇圧電圧を出力する昇圧回路を設
け、前記チップイネーブル信号がアクティブにされたと
きは、前記コンデンサの他端の電圧を低レベルから高レ
ベルに立ち上げて、前記コンデンサの前記一端に電源電
圧以上の電圧を得、前記昇圧回路による昇圧が完了する
までは、前記コンデンサの前記一端に得られる前記電源
電圧以上の電圧をワード線駆動電圧として前記選択され
たワード線に供給し、前記昇圧回路による昇圧が完了し
た後は、前記昇圧回路から出力される昇圧電圧を前記ワ
ード線駆動電圧として前記選択されたワード線に供給
し、その後、前記チップイネーブル信号が非アクティブ
とされるまでは前記昇圧回路から出力される昇圧電圧が
ワード線駆動電圧として使用されるように構成されてい
ることを特徴とする不揮発性半導体記憶装置。 - 【請求項２】前記ワード線駆動電圧が所定の基準値を越
えないように前記ワード線駆動電圧を制御するワード線
駆動電圧制御回路を設けて構成されていることを特徴と
する請求項１記載の不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18363292A JP3161052B2 (ja) | 1992-07-10 | 1992-07-10 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18363292A JP3161052B2 (ja) | 1992-07-10 | 1992-07-10 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0628876A JPH0628876A (ja) | 1994-02-04 |
| JP3161052B2 true JP3161052B2 (ja) | 2001-04-25 |
Family
ID=16139175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18363292A Expired - Lifetime JP3161052B2 (ja) | 1992-07-10 | 1992-07-10 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3161052B2 (ja) |
Families Citing this family (8)
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| JP2003233996A (ja) | 2002-02-08 | 2003-08-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP4895815B2 (ja) * | 2004-08-30 | 2012-03-14 | スパンション エルエルシー | 半導体装置及びワード線昇圧方法 |
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| US7525853B2 (en) | 2005-08-12 | 2009-04-28 | Spansion Llc | Semiconductor device and method for boosting word line |
| JP5398520B2 (ja) * | 2009-12-25 | 2014-01-29 | 株式会社東芝 | ワード線駆動回路 |
| JP6086818B2 (ja) * | 2013-05-29 | 2017-03-01 | サイプレス セミコンダクター コーポレーション | 記憶回路 |
-
1992
- 1992-07-10 JP JP18363292A patent/JP3161052B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0628876A (ja) | 1994-02-04 |
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